JPH0573292B2 - - Google Patents
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- JPH0573292B2 JPH0573292B2 JP61072905A JP7290586A JPH0573292B2 JP H0573292 B2 JPH0573292 B2 JP H0573292B2 JP 61072905 A JP61072905 A JP 61072905A JP 7290586 A JP7290586 A JP 7290586A JP H0573292 B2 JPH0573292 B2 JP H0573292B2
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- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、CMOSレベルあるいはTTLレベ
ルの信号をECLレベルの信号に変換して出力す
るための出力回路に関する。
ルの信号をECLレベルの信号に変換して出力す
るための出力回路に関する。
（従来の技術）
従来、この種の出力回路として、モトローラ社
MECL 10KシリーズのTTL−ECL Trans−
lators、例えばMC10124〜10191等が知られてい
る。
MECL 10KシリーズのTTL−ECL Trans−
lators、例えばMC10124〜10191等が知られてい
る。
しかし、これらのICにおいては、CMOS（ある
いはTTL）レベルとの整合を計るための正の電
源（例えば＋5V）と、ECLレベルとの整合を計
るための負の電源（例えば−5.2V）の２種類の
電源を必要とする。
いはTTL）レベルとの整合を計るための正の電
源（例えば＋5V）と、ECLレベルとの整合を計
るための負の電源（例えば−5.2V）の２種類の
電源を必要とする。
また、正負の電源を使用するため、このICを
構成する素子には両電源電圧を合わせた電圧以上
の耐圧が要求される。このため、上記ICと同様
な回路を他の回路と同一チツプ上に形成しようと
すると、全ての素子に上述した耐圧を持たせる必
要がある。
構成する素子には両電源電圧を合わせた電圧以上
の耐圧が要求される。このため、上記ICと同様
な回路を他の回路と同一チツプ上に形成しようと
すると、全ての素子に上述した耐圧を持たせる必
要がある。
（発明が解決しようとする問題点）
上述したように、CMOS（あるいはTTL）レベ
ルの信号をECLレベルの信号に変換して出力す
る従来の回路は、正負２つの電源が必要となると
ともに、他の回路と同一チツプ上に形成しようと
するとその回路を構成する素子にも高耐圧が要求
される欠点がある。
ルの信号をECLレベルの信号に変換して出力す
る従来の回路は、正負２つの電源が必要となると
ともに、他の回路と同一チツプ上に形成しようと
するとその回路を構成する素子にも高耐圧が要求
される欠点がある。
従つて、この発明の目的は、MOS型素子とバ
イポーラ型素子とが混在する半導体集積回路装置
において、装置自体は正の単一電源で動作し、し
かもECLレベルを出力できる出力回路を提供す
ることである。
イポーラ型素子とが混在する半導体集積回路装置
において、装置自体は正の単一電源で動作し、し
かもECLレベルを出力できる出力回路を提供す
ることである。
（問題点を解決するための手段）
この発明による出力回路の概念は、第１図に示
すようなものである。内部回路からの信号Ｓは、
Ｎチヤネル型MOSトランジスタ１１のゲートに
供給される。このMOSトランジスタの一端には、
電源端子１２と接続点間に直列接続された抵抗１
３，１４の接続点Ｎが接続され、他端およびバツ
クゲートには接地点が接続される。上記接続点Ｎ
には、NPN型のバイポーラトランジスタ１５の
ベースが接続され、このトランジスタ１５のコレ
クタには上記電源端子１２が、エミツタには出力
端子１６がそれぞれ接続される。そして、上記電
源端子１２には電源１７の正極が接続されて電源
Ｖ１が供給され、上記出力端子１６には負荷抵抗
１８を介して電源１９の負極が接続されて負の電
源Ｖ２が供給される。
すようなものである。内部回路からの信号Ｓは、
Ｎチヤネル型MOSトランジスタ１１のゲートに
供給される。このMOSトランジスタの一端には、
電源端子１２と接続点間に直列接続された抵抗１
３，１４の接続点Ｎが接続され、他端およびバツ
クゲートには接地点が接続される。上記接続点Ｎ
には、NPN型のバイポーラトランジスタ１５の
ベースが接続され、このトランジスタ１５のコレ
クタには上記電源端子１２が、エミツタには出力
端子１６がそれぞれ接続される。そして、上記電
源端子１２には電源１７の正極が接続されて電源
Ｖ１が供給され、上記出力端子１６には負荷抵抗
１８を介して電源１９の負極が接続されて負の電
源Ｖ２が供給される。
（作用）
上記第１図の回路の作用について説明する。電
源電圧を抵抗１３，１４で分圧した接続点Ｎの電
位は、抵抗１３，１４の抵抗値をそれぞれＲ１
３，Ｒ１４とすると、内部回路からの信号Ｓに基
づくMOSトランジスタ１１のオン／オフ動作に
より、R14・V1／R13＋R14なる電位と接地電位間を遷移 する。この接続点Ｎの電位をトランジスタ１５と
外部の負電源１９に接続した負荷抵抗１８とによ
つて電位シフトした出力端子１６の電位は、
R14・Ｖ１／R13＋R14−VBE15と−VBE15との間を遷移す
る （VBE15はトランジスタ１５のベース、エミツタ間
電圧）。従つて、IC２０自体は正電源のみで動作
しているにもかかわらず、負の出力が得られる。
従つて、IC２０の内部回路を構成する素子には、
上記正電源に対する低い耐圧しか要求されない。
源電圧を抵抗１３，１４で分圧した接続点Ｎの電
位は、抵抗１３，１４の抵抗値をそれぞれＲ１
３，Ｒ１４とすると、内部回路からの信号Ｓに基
づくMOSトランジスタ１１のオン／オフ動作に
より、R14・V1／R13＋R14なる電位と接地電位間を遷移 する。この接続点Ｎの電位をトランジスタ１５と
外部の負電源１９に接続した負荷抵抗１８とによ
つて電位シフトした出力端子１６の電位は、
R14・Ｖ１／R13＋R14−VBE15と−VBE15との間を遷移す
る （VBE15はトランジスタ１５のベース、エミツタ間
電圧）。従つて、IC２０自体は正電源のみで動作
しているにもかかわらず、負の出力が得られる。
従つて、IC２０の内部回路を構成する素子には、
上記正電源に対する低い耐圧しか要求されない。
但し、IC２０に印加される電圧は１つ電源か
らであるが、外部電源としては正，負の２電源を
必要とする。
らであるが、外部電源としては正，負の２電源を
必要とする。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第２図に示すように、内部回路か
らのCMOSレベルの信号Ｓは、Ｎチヤネル型の
MOSトランジスタ１１のゲートに供給される。
このMOSトランジスタ１１の一端には、NPN型
のバイポーラトランジスタ１５のベースが接続さ
れ、他端およびバツクゲートには接続点が接続さ
れる。上記トランジスタ１５のコレクタには、電
源端子１２が接続され、ベース，コレクタ間には
抵抗１３が接続される。また、上記トランジスタ
１５のベースと接地点間には抵抗１４1，１４2が
直列接続され、この抵抗１４1と１４2との接続点
には、上記トランジスタ１５のベースと接地点間
に接続されたNPN型バイポーラトランジスタ２
１のベースが接続される。上記トランジスタ１５
のエミツタには、NPN型バイポーラトランジス
タ２２のベースおよび抵抗２３の一端が接続さ
れ、このトランジスタ２２のコレクタには上記電
源端子１２が、エミツタには抵抗２４，２５の一
端がそれぞれ接続される。上記抵抗２３，２４の
他端には出力端子１６が、上記抵抗２５の他端に
は上記出力端子１６と接地点間に接地された
NPN型バイポーラトランジスタ２６のベースが
それぞれ接続される。また、上記出力端子１６と
接地点間にはダイオード２７のアノード，カソー
ド間が接続される。そして、上記電源端子１２に
は電源１７から正の電圧VCCが、出力端子１６に
は負荷抵抗１８を介して電源１９から負の電圧−
VEEがそれぞれ印加されるようにして成る。
して説明する。第２図に示すように、内部回路か
らのCMOSレベルの信号Ｓは、Ｎチヤネル型の
MOSトランジスタ１１のゲートに供給される。
このMOSトランジスタ１１の一端には、NPN型
のバイポーラトランジスタ１５のベースが接続さ
れ、他端およびバツクゲートには接続点が接続さ
れる。上記トランジスタ１５のコレクタには、電
源端子１２が接続され、ベース，コレクタ間には
抵抗１３が接続される。また、上記トランジスタ
１５のベースと接地点間には抵抗１４1，１４2が
直列接続され、この抵抗１４1と１４2との接続点
には、上記トランジスタ１５のベースと接地点間
に接続されたNPN型バイポーラトランジスタ２
１のベースが接続される。上記トランジスタ１５
のエミツタには、NPN型バイポーラトランジス
タ２２のベースおよび抵抗２３の一端が接続さ
れ、このトランジスタ２２のコレクタには上記電
源端子１２が、エミツタには抵抗２４，２５の一
端がそれぞれ接続される。上記抵抗２３，２４の
他端には出力端子１６が、上記抵抗２５の他端に
は上記出力端子１６と接地点間に接地された
NPN型バイポーラトランジスタ２６のベースが
それぞれ接続される。また、上記出力端子１６と
接地点間にはダイオード２７のアノード，カソー
ド間が接続される。そして、上記電源端子１２に
は電源１７から正の電圧VCCが、出力端子１６に
は負荷抵抗１８を介して電源１９から負の電圧−
VEEがそれぞれ印加されるようにして成る。
なお、抵抗２５は波形整形用であり、ダイオー
ド２７はサージ保護用である。
ド２７はサージ保護用である。
次に、上記のような構成において動作を説明す
る。上記抵抗１４1，１４2の抵抗値をそれぞれ
R1，R2とすると、トランジスタ１５のベース電
位は、略（R1＋R2）VBE／R2で電源電圧VCCに関
係なく一定となる。従つて、このベース電位は、
MOSトランジスタ１１のオン／オフ状態に応じ
て接地電位と（R1＋R2）VBE／R2なる電位間を遷
移する。
る。上記抵抗１４1，１４2の抵抗値をそれぞれ
R1，R2とすると、トランジスタ１５のベース電
位は、略（R1＋R2）VBE／R2で電源電圧VCCに関
係なく一定となる。従つて、このベース電位は、
MOSトランジスタ１１のオン／オフ状態に応じ
て接地電位と（R1＋R2）VBE／R2なる電位間を遷
移する。
今、内部回路からの信号Ｓがハイレベルである
とすると、MOSトランジスタ１１がオン状態と
なり、トランジスタ１５のベース電位は接地電位
となる。この電位が各トランジスタ１５，２２お
よび２６によつてVBEずつ低下され、出力端子１
６には−3VBEなる電位が出力される。
とすると、MOSトランジスタ１１がオン状態と
なり、トランジスタ１５のベース電位は接地電位
となる。この電位が各トランジスタ１５，２２お
よび２６によつてVBEずつ低下され、出力端子１
６には−3VBEなる電位が出力される。
一方、信号Ｓがローレベルの場合には、MOS
トランジスタ１１がオフ状態となり、トランジス
タ１５のベース電位は上述した（R1＋R2）VBE／
R2となる。従つて、この電位がトランジスタ１
５，２２および２６によるVBEによつて低下さ
れ、出力端子１６には（R1＋R2）VBE／R2−
3VBEなる電位が得られる。
トランジスタ１１がオフ状態となり、トランジス
タ１５のベース電位は上述した（R1＋R2）VBE／
R2となる。従つて、この電位がトランジスタ１
５，２２および２６によるVBEによつて低下さ
れ、出力端子１６には（R1＋R2）VBE／R2−
3VBEなる電位が得られる。
第３図は、SPICEシユミレーシヨンプログラ
ムを用いて上記第２図の回路をシユミレートした
結果を示している。ここでは、VCC＝5V，VEE＝
−2V、負荷抵抗１８の抵抗値Ｒ１８＝50Ωとし、
信号Ｓとして立ち上がりおよび立ち下がり時間が
1.5nSで0V〜5Vのパルスを与えている。図示す
るように、CMOSレベルの信号がECLレベルの
信号に変換されており、変換時間Ｄ１，Ｄ２は約
1.3nSとなつた。従つて、従来回路の変換時間
（５〜6nS）に比し、大幅な高速化が達成できる。
ムを用いて上記第２図の回路をシユミレートした
結果を示している。ここでは、VCC＝5V，VEE＝
−2V、負荷抵抗１８の抵抗値Ｒ１８＝50Ωとし、
信号Ｓとして立ち上がりおよび立ち下がり時間が
1.5nSで0V〜5Vのパルスを与えている。図示す
るように、CMOSレベルの信号がECLレベルの
信号に変換されており、変換時間Ｄ１，Ｄ２は約
1.3nSとなつた。従つて、従来回路の変換時間
（５〜6nS）に比し、大幅な高速化が達成できる。
以上説明したようにこの発明によれば、MOS
型素子とバイポーラ型素子とが混在する半導体集
積回路装置において、装置自体は正の単一電源で
動作させ、しかもECLレベルを出力できる出力
回路が得られる。
型素子とバイポーラ型素子とが混在する半導体集
積回路装置において、装置自体は正の単一電源で
動作させ、しかもECLレベルを出力できる出力
回路が得られる。
第１図はこの発明による出力回路の概念を説明
するための図、第２図はこの発明の一実施例に係
わる出力回路を示す図、第３図は上記第２図の回
路のシミユレーシヨン結果を示す図である。 １２…電源端子、１６…出力端子、１５…バイ
ポーラトランジスタ、Ｓ…内部回路からの信号、
１１…MOSトランジスタ、１３…第１の抵抗、
１４1，１４2…第２、第３の抵抗、２１，２２，
２６…バイポーラトランジスタ。
するための図、第２図はこの発明の一実施例に係
わる出力回路を示す図、第３図は上記第２図の回
路のシミユレーシヨン結果を示す図である。 １２…電源端子、１６…出力端子、１５…バイ
ポーラトランジスタ、Ｓ…内部回路からの信号、
１１…MOSトランジスタ、１３…第１の抵抗、
１４1，１４2…第２、第３の抵抗、２１，２２，
２６…バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ コレクタが正の電源端子に接続されエミツタ
が出力端子に接続される第１バイポーラトランジ
スタと、上記電源端子と上記第１バイポーラトラ
ンジスタのベースとの間に接続される第１抵抗
と、上記第１バイポーラトランジスタのベースと
接地点間に直列接続される第２、第３抵抗と、上
記第１バイポーラトランジスタのベースと接地点
間に接続されベースが上記第２、第３抵抗の接続
点に接続される第２バイポーラトランジスタと、
上記第１バイポーラトランジスタのベースと接地
点間に接続されゲートに内部回路から正の
CMOSレベルあるいは正のTTLレベルの信号が
供給されてオン／オフ制御されることにより、上
記第１バイポーラトランジスタのベースに接地電
位を印加するか上記第１乃至第３抵抗および上記
第２バイポーラトランジスタによつて生成された
バイアス電圧を印加するかを切換えるMOSトラ
ンジスタとを具備し、上記出力端子に負荷抵抗を
介して負電源を接続することにより、上記出力端
子から負のECLレベルの信号を出力することを
特徴とする出力回路。 ２ 前記第１バイポーラトランジスタにダーリン
トン接続される複数のバイポーラトランジスタを
さらに具備し、これら複数のバイポーラトランジ
スタを流れる電流が前記出力端子に供給されるよ
うにして成ることを特徴とする特許請求の範囲第
１項記載の出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072905A JPS62230223A (ja) | 1986-03-31 | 1986-03-31 | 出力回路 |
| EP87103438A EP0239841B1 (en) | 1986-03-31 | 1987-03-10 | Voltage output circuit |
| US07/024,164 US4788459A (en) | 1986-03-31 | 1987-03-10 | Bi-CMOS voltage level conversion circuit |
| DE8787103438T DE3779165D1 (de) | 1986-03-31 | 1987-03-10 | Spannungsausgabeschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072905A JPS62230223A (ja) | 1986-03-31 | 1986-03-31 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230223A JPS62230223A (ja) | 1987-10-08 |
| JPH0573292B2 true JPH0573292B2 (ja) | 1993-10-14 |
Family
ID=13502831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072905A Granted JPS62230223A (ja) | 1986-03-31 | 1986-03-31 | 出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4788459A (ja) |
| EP (1) | EP0239841B1 (ja) |
| JP (1) | JPS62230223A (ja) |
| DE (1) | DE3779165D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195719A (ja) * | 1988-01-30 | 1989-08-07 | Nec Corp | 半導体集積回路 |
| US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
| JPH02154521A (ja) * | 1988-12-06 | 1990-06-13 | Mitsubishi Electric Corp | レベル変換回路 |
| US4914321A (en) * | 1989-04-10 | 1990-04-03 | Motorola, Inc. | BIMOS level convertor |
| JP2549729B2 (ja) * | 1989-04-26 | 1996-10-30 | 株式会社東芝 | 半導体集積回路 |
| US5030856A (en) * | 1989-05-04 | 1991-07-09 | International Business Machines Corporation | Receiver and level converter circuit with dual feedback |
| EP0400372B1 (de) * | 1989-05-30 | 1995-08-02 | Siemens Aktiengesellschaft | CMOS-ECL-Wandler |
| GB2341246A (en) | 1998-09-03 | 2000-03-08 | Ericsson Telefon Ab L M | Differential level shifting circuit |
| JP7386784B2 (ja) * | 2020-12-24 | 2023-11-27 | 株式会社クボタ | 電子制御装置、作業車両および入力回路 |
Citations (4)
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| JPS585029A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | レベル変換回路 |
| JPS5821926A (ja) * | 1981-07-31 | 1983-02-09 | Toshiba Corp | インタ−フエ−ス回路 |
| JPS59107636A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | レベル変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4176272A (en) * | 1977-11-03 | 1979-11-27 | E-Systems, Inc. | MOS-bipolar printer driver circuit |
| US4437171A (en) * | 1982-01-07 | 1984-03-13 | Intel Corporation | ECL Compatible CMOS memory |
| US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
-
1986
- 1986-03-31 JP JP61072905A patent/JPS62230223A/ja active Granted
-
1987
- 1987-03-10 US US07/024,164 patent/US4788459A/en not_active Expired - Lifetime
- 1987-03-10 EP EP87103438A patent/EP0239841B1/en not_active Expired - Lifetime
- 1987-03-10 DE DE8787103438T patent/DE3779165D1/de not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
| JPS585029A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | レベル変換回路 |
| JPS5821926A (ja) * | 1981-07-31 | 1983-02-09 | Toshiba Corp | インタ−フエ−ス回路 |
| JPS59107636A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0239841A2 (en) | 1987-10-07 |
| JPS62230223A (ja) | 1987-10-08 |
| DE3779165D1 (de) | 1992-06-25 |
| EP0239841B1 (en) | 1992-05-20 |
| EP0239841A3 (en) | 1988-01-20 |
| US4788459A (en) | 1988-11-29 |
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