KR100280951B1 - 출력 전류 변동을 억합할 수 있는 전류 출력형 디지털-아날로그 변환기 - Google Patents

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Abstract

D/A 변환기에서, 논리 회로(1)는 입력 신호선(LX0, LX1, ...)중 하나에 접속된 게이트와, 제1전원 단자(V1)에 접속된 드레인과, 소스를 각각 구비하되, 상기 소스는 출력 신호선(Ly0, Ly1, ...)중 하나에 상기 소스가 접속되는 접속 상태와 상기 출력 신호선에 상기 소스가 접속되지 않는 비접속 상태중 하나의 상태를 갖는,복수의 MOS 트랜지스터(Q0, Q1, ...)를 구비하고 있다. 기준 전류원(2)은 직렬 접속된 정전류원(201)과 제1트랜지스터(202)를 구비하고 있다. 디지털-아날로그 변환부(3)는, 출력 신호선중 하나와 제1트랜지스터에 각각 접속된 복수의 제2트랜지스터(350, 351, ..., 350′, 351′, ...)를 구비하고 있다. 제2트랜지스터의 각각은 제1트랜지스터와 함께 전류 미러 회로를 형성한다. 디지털-아날로그 변환부는 출력 단자(OUT)와 출력 신호선중 하나와의 사이에 각각 접속된 복수의 제3트랜지스터(370, 371, ..., 370′, 371′, ...)를 또한 구비하고 있다.

Description

출력 전류 변동을 억압할 수 있는 전류 출력형 디지털-아날로그 변환기
[발명의 분야]
본 발명은 디지털-아날로그(D/A) 변환기에 관한 것으로, 특히 전류 출력형 D/A 변환기의 출력 전류의 변동의 개선에 관한 것이다.
[관련 기술의 설명]
전류 출력형 D/A 변환기는 다음과 같은 이점을 가진다:
-출력 임피던스가 감소될 수 있다.
-고속 동작이 가능하다.
-고정밀 저항기들이 불필요하다.
-변환기가 집적회로(IC)내에 용이하게 일체화된다.
-고속 클록 신호가 불필요하다.
이러한 유형의 종래 D/A 변환기(일본 특허출원 61-95623호 참조)는 논리 회로, 기준 전류원, 논리 회로와 기준 전류원 사이에 접속된 디지털-아날로그 변환부로 구성되어 있다. 이 경우, 디지털-아날로그 변환부의 바이폴라 트랜지스터는 기준 전류원의 바이폴라 트랜지스터와 함께 전류 미러 회로를 형성한다. 이에 대해서는 나중에 보다 상세히 설명하기로 한다.
그러나, 상기한 종래 기술의 D/A 변환기에 있어서는, 스위칭 수단에 의해 각각의 전류 미러 회로들 내로 저항이 도입되어, 출력 전류가 변동된다. 한편, 상술한 저항과 그의 변동을 최소화하기 위해, 스위칭 수단으로서 사용된 트랜지스터는 크기가 증대될 수 있고, 이것은 그러나 집적도를 떨어뜨린다.
본 발명의 목적은 출력 전류의 변동을 억압할 수 있는 전류 출력형 D/A 변환기를 제공하는 것이다.
제1도는 종래의 D/A 변환기를 도시하는 회로도.
제2도는 제1도의 논리 회로의 입/출력 관계를 도시하는 회로도.
제3도는 본 발명에 의한 D/A 변환기의 제1실시예를 도시하는 회로도.
제4도는 본 발명에 의한 D/A 변환기의 제2실시예를 도시하는 회로도.
제5도는 제3도의 D/A 변환기의 수정된 예를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 논리 회로 2 : 기준 전류원
3 : 디지털-아날로그 변환부
IN0, IN1, IN2: 입력 단자
LX0, LX1, LX2: LY0, LY1, LY2: 신호선
QO0, QO1, QO5, Q10, Q11, Q15, Q20, Q21, Q25: MOS 트랜지스터
본 발명에 따르면, D/A 변환기에 있어서, 논리 회로는 복수의 MOS 트랜지스터들을 포함하되, 상기 MOS 트랜지스터들 각각은 입력 신호선들 중 하나에 접속된 게이트와, 제1전원 단자에 접속된 드레인과, 출력 신호선중 하나에 소스를 접속하는 접속 상태 및 상기 출력 신호선에 소스를 접속하지 않는 비접속 상태중 한 상태를 갖는 상기 소스를 구비하고 있다. 기준 전류원은 직렬 접속된 정전류원과 제1트랜지스터를 구비하고 있다. 디지털-아날로그 변환부는 출력 신호선중의 하나와 제1트랜지스터에 각각 접속되는 복수의 제2트랜지스터를 구비하고 있다. 제2트랜지스터들 각각은 제1트랜지스터와 함께 전류 미러 회로를 형성하고 있다. 디지털-아날로그 변환부는 출력 신호선중 하나와 출력 단자 사이에 각각 접속된 복수의 제3트랜지스터를 또한 구비한다.
그러므로, 전류 미러 회로내의 제1트랜지스터와 제2트랜지스터 사이에는 실질적인 저항이 존재하지 않는다.
본 발명은 첨부도면을 참조하면 종래 기술과 비교할 때 하기의 상세한 설명으로부터 보다 명확히 이해될 것이다.
양호한 실시예들을 설명하기 전에 제1도를 참조하여 종래의 D/A 변환기(일본 특허출원 61-95623호)에 대해 설명하기로 한다.
제1도에 있어서, 참조 부호(100)는 비트 S0, S1, S2로 형성된 3 비트 그레이 부호 신호를 제2도에 도시한 바와 같은 3 비트 그레이 부호 신호(S2, S1, S0)와 관계를 갖는 D0, D1, D2로 형성된 3 비트 이진 부호 신호로 변환하기 위한 논리 회로를 나타내고 있다. 논리 회로(100)는 그레이 부호 신호(S0, S1, S2)를 수신하는 입력 단자 IN0, IN1및 IN2에 접속된 7개의 3입력 게이트 회로(111, 112, ..., 117)와 4개의 게이트 회로(111, 112, ..., 117)에 각각 접속된 3개의 OR 회로(120, 121, 122)로 구성된다. 즉, 논리 회로(100)는 그레이 부호 신호(S0, S1, S2)를 복호화하여 2진 부호 신호(D2, D1, D0)를 생성하는 복호기로서 동작한다.
또한, 기준 전류원(200)은 정전류원(201)과, 콜렉터와 베이스가 접속된 NPN 타입의 바이폴라 트랜지스터(202), 및 저항기(203)로 구성된다. 이 경우, 바이폴라 트랜지스터(202)의 상호 콘덕턱스는 gm으로 정의되고, 바이폴라 트랜지스터(202)를 통해서는 전류 I0가 흐른다.
또한, 디지털-아날로그 변환부(300)는 2진 부호 신호(D2, D1, D0)를 수신하여 2진 부호 신호(D2, D1, D0)에 따라 출력 단자 OUT에서 출력 전류 IOUT를 생성한다. 디지털-아날로그 변환부(300)는 기준 전류원(200)에 의해 전력이 공급된다.
디지털 아날로그 변환부(300)는 출력 단자 OUT와 접지 단자 GND 사이에 직렬 접속된 NPN 타입 바이폴라 트랜지스터(310) 및 저항기(320)와, 출력 단자 OUT와 접지 단자 GND 사이에 직렬 접속된 NPN 타입의 바이폴라 트랜지스터(311) 및 저항기(321)와, 출력 단자 OUT와 접지 단자 GND 사이에 직렬 접속된 NPN 타입 바이폴라 트랜지스터(312)와 저항기(322)로 구성된다. 또한 N 채널 MOS트랜지스터(330, 331, 332)는 기준 전류원(200)과 바이폴라 트랜지스터(310, 311, 312)의 베이스의 사이에 접속되고, 2진 부호 비트 D2, D1, D0에 의해 각각 제어된다. 또한 N 채널 MOS 트랜지스터(340, 341, 342)는 접지 단자 GND와 바이폴라 트랜지스터 (310, 311, 312)의 베이스에 접속되고, 반전된 2진 부호 비트 D2, D1, D0의 신호에 의해 제어된다.
바이폴라 트랜지스터(310, 311, 312)의 에미터 영역은 바이폴라 트랜지스터(310, 311, 312)의 상호 콘덕턴스가 각각 gm, 2gm, 4(＝22)gm이 되도록 정해진다.
논리 회로(100)의 2진 부호 신호의 비트 D0가 하이(high)이면, 트랜지스터(330, 340)는 각각 온 및 오프로 되어서, 트랜지스터(202, 310)가 전류 미러 회로를 형성한다. 이 경우 트랜지스터(310)의 상호 콘덕턴스는 트랜지스터(202)의 상호 콘덕턴스와 같기 때문에, 전류 I0가 트랜지스터(310)를 통해 흐른다. 한편, 논리 회로(100)의 2진 부호 신호의 비트 D0가 로우(low)이면, 트랜지스터(330, 340)는 각각 오프 및 온으로 되어서 트랜지스터(310)가 오프로 된다.
또한, 논리 회로(100)의 2진 부호 신호의 비트 D1가 하이이면, 트랜지스터(331, 341)는 각각 온 및 오프로 되어서, 트랜지스터(202, 311)가 전류 미러 회로를 형성한다. 이 경우 트랜지스터(311)의 상호 콘덕턴스는 트랜지스터(202)의 상호 콘덕턴스의 두 배가 되어, 트랜지스터(311)를 통해 흐르는 전류가 2I0가 된다. 한편, 논리 회로(100)의 2진 부호 신호의 비트 D1가 로우이면, 트랜지스터(331, 341)는 각각 오프 및 온으로 되어서 트랜지스터(311)가 오프로 된다.
또한, 논리 회로(100)의 2진 부호 신호의 비트 D2가 하이이면, 트랜지스터(332, 342)는 각각 온 및 오프로 되어 트랜지스터(202, 312)가 전류 미러 회로를 형성하게 된다. 이 경우 트랜지스터(312)의 상호 콘덕턴스는 트랜지스터(202)의 상호 콘덕턴스의 4배가 되어서 트랜지스터(312)를 통해 흐르는 전류는 전류 4I0(＝22I0)가 된다. 한편, 논리 회로(100)의 2진 부호 신호의 비트 D2가 로우이면, 트랜지스터(332, 342)는 각각 오프 및 온으로 되어서 트랜지스터(312)가 오프로 된다.
그러나, 제1도에 있어서, 전류 미러 회로의 각각에 있어서 두 트랜지스터(202, 310; 311, 312)의 베이스들 간의 저항이 증대하게 되는 경우, 출력 전류 I0, 2I0, 4I0는 에러 성분을 포함한다. 또한, 그러한 저항이 서로 다르다면, 출력 전류 I0, 2I0, 4I0도 에러 성분을 포함하게 된다. 따라서, 상기 언급된 저항과 저항의 변동을 최소화하기 위해서는 트랜지스터(330, 331, 332)의 크기를 증대하여야 하고, 이것은 집적도를 떨어뜨린다.
또한, 제1도에서, 입력 신호의 비트 수가 증가하면, 논리 회로(100)의 구성요소의 수가 현저히 증가하게 되므로 집적도도 떨어진다.
본 발명의 제1실시예를 도시하는 제3도에서, 논리 회로(1)는 입력 단자 IN0, IN1, IN2에 각각 접속된 신호선 LX0, LX1, LX2과 신호선 LY0, LY1, ..., LY5에 접속되어 있고, 신호선 LX0, LX1, LX2와 신호선 LY0, LY1, ...., LY5의 교차점에 위치한 MOS 트랜지스터 Q0, Q1, ....Q5, Q10, Q11, ..., Q15, Q20, Q21, .....Q25로 구성된다. 이 경우, 트랜지스터 Q0, Q1, ....Q5의 게이트는 신호선 LX0에 접속되어 있고, 트랜지스터 Q10, Q11, ..., Q15의 게이트는 신호선 LX1에 접속되어 있으며, 트랜지스터 Q20, Q21, ..., Q25는 신호선 LX2에 접속되어 있다. 또한, 트랜지스터 Q0, Q10, Q20, Q10, Q11, ..., Q15, Q20, Q21, ...., Q25의 드레인은 그 전압이 V1인 전원에 접속되어 있다. 한편 상기 트랜지스터들의 일부 소스는 대응하는 신호선 LY0, LX1, ...., LX5에 접속되어 있으며, 이때 다른 소스들은 신호선 LY0, LY1, ...., LX5에 접속되어 있지 않다. 그러므로, 트랜지스터 Q1, Q2, ...., Q25는 판독 전용 메모리의 메모리 셀 어레이와 유사한 매트릭스(3행, 6열)를 형성한다.
또한, 기준 전류원(200)과 동일한 구조를 갖는 기준 전류원(2)이 제공된다.
또한, 디지털-아날로그 변환부(3)는 신호선 LY0및 접지 단자 GND 사이에 직렬로 접속된 저항기 (360)와 NPN 타입의 바이폴라 트랜지스터(350)와, 신호선 LY1및 접지 단자 GND 사이에 직렬로 접속된 저항기(361)와 NPN 타입의 바이폴라 트랜지스터(351), 및 신호선 LY2및 접지 단자 GND 사이에 직렬로 접속된 저항기(362)와 NPN 타입 바이폴라 트랜지스터(352)와, 신호선 LY3과 접지 단자 GND 사이에 직렬로 접속된 저항기 (363)와 NPN 타입의 바이폴라 트랜지스터(353)와, 신호선 LY4와 접지 단자 GND 사이에 직렬로 접속된 저항기(364)와 NPN 타입의 바이폴라 트랜지스터(354)와, 신호선 LY5와 접지 단자 GND 사이에 직렬로 접속된 저항기(365)와 NPN 타입의 바이폴라 트랜지스터(355)로 구성된다. 바이폴라 트랜지스터(350, 351, 352, 353, 354, 355)의 에미터 영역은 바이폴라 트랜지스터(350, 351, 352, 353, 354, 355)의 상호 콘덕턴스가 각각 gm, 2gm, 4(＝22)gm, 8(＝23)gm, 16(＝24)gm, 및 32(＝25)gm이 되도록 정해진다. 이 경우, 트랜지스터(350, 351, ..., 355)의 베이스는 기준 전류원(2)의 트랜지스터(202)의 베이스와 콜렉터에 접속되어 있다. 따라서, 트랜지스터(350, 351, 352, 353, 354, 355)가 액티브 상태인 경우, 트랜지스터(350, 351, 352, 353, 354, 355)는 트랜지스터(202)와 함께 전류 미러 회로를 형성하므로, 전류 I0, 2I0, 4(＝22)I0, 8(＝23)I0, 16(＝24)I0, 32(＝25)I0가 각각 트랜지스터(350, 351, 352, 353, 354, 355)를 통해 흐른다.
디지털-아날로그 변환부(3)는 또한 출력 단자 OUT와 신호선 LY0, LY1, LY2, LY3, LY4, LY5사이에 접속된 NPN 타입의 바이폴라 트랜지스터(370, 371, 372, 373, 374, 및 375)로 구성된다. 바이폴라 트랜지스터(370, 371, 372, 373, 374, 375)의 베이스는 그 전압이 V2인 전원에 접속되어 있다.
제3도의 D/A 변환기의 동작에 대해 이하에서 설명한다.
입력 신호 S0, S1, S2가 각각 하이, 로우, 로우 이면, 트랜지스터 Q0, Q1, ...., Q5의 게이트 전압은 하이가 된다. 이 경우, 트랜지스터 (370, 371, ...., 375)의 베이스-에미터간 전압은 각각 VBEO, VBE1, ...., VBE5로 정해진다.
Figure kpo00001
여기서 Vth는 MOS 트랜지스터의 임계 전압이다. 결과적으로, 트랜지스터(370, 373, 374)는 오프로 된다. 한편, 트랜지스터 Q1, Q2, 및 Q5는 상기 신호선에 접속되어 있지 않으므로 입력 신호 S0의 전압에 무관하고,
Figure kpo00002
Figure kpo00003
따라서, 트랜지스터(371, 372, 375)는 온으로 된다. 따라서, IOUT는 다음과 같다.
Figure kpo00004
다음에 S0, S1, S2가 각각 로우, 하이, 로우이면, 트랜지스터 Q10, Q11, ....,Q15의 게이트 전압은 하이가 되고, 이 경우,
Figure kpo00005
그 결과, 트랜지스터(370, 372, 374 및 375)는 오프가 된다. 한편, 트랜지스터 Q11, Q13는 신호선에 접속되어 있지 않기 때문에 입력 신호 S1의 전압에 무관하고,
Figure kpo00006
그러므로, 트랜지스터(371, 373)는 온으로 되고, 따라서 IOUT은 다음과 같다.
Figure kpo00007
다음에, 입력 신호 S0, S1, S2가 각각 로우, 로우, 하이이면, 트랜지스터 Q20, Q21, ....,Q25의 게이트 전압은 하이가 되며, 이 경우,
Figure kpo00008
그 결과, 트랜지스터(370, 373, 375)는 오프가 된다. 한편, 트랜지스터 Q21, Q22, Q24는 신호선에 접속되어 있지 않기 때문에 입력 신호 S2의 전압에 무관하고,
Figure kpo00009
그러므로, 트랜지스터(371, 372, 374)는 온으로 된다. 따라서 IOUT은 다음과 같이 된다.
Figure kpo00010
또한, 입력 신호 S0, S1, S2중 두 신호가 하이가 될 수도 있고, 입력 신호 S0, S1, S2가 모두 하이가 될 수도 있다. 후자의 경우, 모든 트랜지스터 Q0, Q1, ...., Q25의 게이트 전압은 하이가 된다. 이 경우,
Figure kpo00011
Figure kpo00012
그 결과, 트랜지스터(370, 372, 373, 374, 375)는 오프가 된다. 한편, 트랜지스터 Q1, Q11, Q21는 신호선에 접속되어 있지 않기 때문에 입력 신호 S0, S1, S2의 전압과는 무관하고,
Figure kpo00013
따라서, 트랜지스터(371)만이 온으로 되므로,
Figure kpo00014
제3도에서, 기준 전류원(2)의 트랜지스터(202)의 베이스가 스위칭 수단없이 디지털-아날로그 변환부(3)의 트랜지스터(350, 351, ..., 355)의 베이스에 직접 접속되어 있고, 트랜지스터(350, 351, ..., 355)의 스위칭이 논리 회로(1)에 의해 실행되므로, 트랜지스터(350, 351, ..., 355)를 거쳐서 흐르는 전류의 변동, 즉 출력 전류 IOUT의 변동은 억압될 수 있다. 또한, 디지털-아날로그 변환부(1)의 논리는 트랜지스터 Q0, Q1, ...., Q25의 소스와 신호선 LY0, LY1, ...., LY5사이에의 접촉 관통 구멍의 유무에 따라 미리 설정되므로, D/A 변환기의 논리를 용이하게 변경한다.
본 발명의 제2실시예를 도시하는 제4도에 있어서는, 제3도의 NPN 타입 트랜지스터(370, 371, ..., 375)는 6개의 에미터를 가진 멀티-에미터 타입의 NPN 타입 바이폴라 트랜지스터(37)로 대체되어 있다. 이 경우, 제4도의 D/A 변환기의 동작은 제3도의 D/A 변환기의 동작과 동일하다.
제3도의 D/A 변환기의 수정예를 나타내는 제5도에 있어서는, 제3도의 바이폴라 트랜지스터(202, 350, 351, ..., 355, 370, 371, ..., 375)는 N 채널 타입의 MOS 트랜지스터(202′, 350′, 351′, ..., 355′, 370′, 371′, ..., 375′)로 각각 대체되었다. 이 경우에서도, 제5도의 D/A 변환기의 동작은 제3도의 D/A 변환기의 동작과 동일하다.
본 발명에 의하면, 각 변환 트랜지스터의 베이스에 삽입된 스위칭 트랜지스터에 의한 저항 분산에 따른 오차의 발생을 제거할 수 있으며, 회로면적의 증가를 억제하므로 큰 비트수의 입력 디지털 수에 용이하게 대응할 수 있다.
또한, 상술한 바와같이 출력 전류의 변동을 억압할 수 있다.

Claims (11)

  1. 디지털-아날로그 변환기에 있어서, 복수의 입력 단자들(IN0, IN1, ...)과; 출력 단자(OUT)와; 상기 입력 단자들에 각각 접속된 복수의 입력 신호선들(LX0, LX1, ...)과; 복수의 출력 신호선들(LY0, LY1, ...)과; 상기 입력 신호선들중 하나에 접속된 게이트, 제1전원 단자(V1)에 접속된 드레인, 및 상기 출력 신호선들중 하나에 접속되거나 또는 상기 출력 신호선들과 분리될 수 있는 소스를 각각 구비하는 복수의 MOS 트랜지스터(Q0, Q1, ...)을 포함하는 논리 회로(1)와; 정전류원(201)과 상기 정전류원에 접속된 제1트랜지스터(202)를 포함하는 기준 전류원(2)과; 상기 출력 신호선들중의 하나와 상기 제1트랜지스터에 각각 접속되고, 상기 제1트랜지스터와 함께 전류 미러 회로를 각각 형성하는 복수의 제2트랜지스터들(350, 351, ..., 350′, 351′, ...), 및 상기 출력 신호선들중의 하나와 상기 출력 단자 사이에 각각 접속되는 복수의 제3트랜지스터들(370, 371, ..., 370′, 371′, ...)을 포함하는 디지털-아날로그 변환부(3)를 구비하는 디지털-아날로그 변환기.
  2. 제1항에 있어서, 상기 제1, 제2, 제3트랜지스터들은 바이폴라 트랜지스터들인 디지털-아날로그 변환기.
  3. 제1항에 있어서, 상기 제3트랜지스터들은 상기 출력 단자에 접속된 콜렉터와, 상기 출력 신호선들중 하나에 각각 접속된 복수의 에미터들을 갖는 멀티 에미터 바이폴라 트랜지스터(37)에 의해 구성되는 디지털-아날로그 변환기.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3트랜지스터들은 MOS 트랜지스터들인 디지털-아날로그 변환기.
  5. 제1항에 있어서, 상기 제2트랜지스터들의 상호 콘덕턴스들의 비는 1 : 2 : 22: ....인 디지털-아날로그 변환기.
  6. 디지털-아날로그 변환기에 있어서, 복수의 입력 단자들(IN0, IN1, ...)과; 출력 단자(OUT)와; 제1, 제2, 제3 및 제4전원 단자들(GND, VCC, V1, V2)과; 상기 입력 단자들에 각각 접속된 복수의 입력 신호선들(LX0, LX1, ...)과; 복수의 출력 신호선들(LY0, LY1, ...)과; 상기 입력 신호선들중 하나에 접속된 게이트, 상기 제3전원 단자에 접속된 드레인, 및 상기 출력 신호선들중 하나에 접속되거나 또는 상기 출력 신호선들과 분리될 수 있는 소스를 각각 구비하는 복수의 MOS 트랜지스터들(Q0, Q1, ... Q25)을 포함하는 논리 회로(1)와; 상기 제2전원 단자에 접속된 정전류원(201), 상기 정전류원에 둘다 접속된 콜렉터 및 베이스와, 에미터를 갖는 제1바이폴라 트랜지스터(202), 및 상기 제1바이폴라 트랜지스터의 에미터와 상기 제1전원 단자 사이에 접속된 제1저항기(203)를 포함하는 기준 전류원(2)과; 상기 출력 신호선들중 하나에 접속된 콜렉터, 상기 제1바이폴라 트랜지스터의 베이스에 접속된 베이스, 및 에미터를 각각 갖는 복수의 제2바이폴라 트랜지스터들(350, 351, ...)과, 상기 제2바이폴라 트랜지스터들중 하나의 에미터 및 상기 제1전원 단자 사이에 각각 접속된 복수의 제2저항기들(360, 361, ....)과, 상기 출력 단자에 접속된 콜렉터, 상기 제4전원 단자에 접속된 베이스, 및 상기 출력 신호선들중 하나에 접속된 에미터를 각각 갖는 복수의 제3바이폴라 트랜지스터들(370, 371, ...)을 포함하는 디지털-아날로그 변환부(3)를 구비하는 디지털-아날로그 변환기.
  7. 제6항에 있어서, 상기 제2바이폴라 트랜지스터들의 상호 콘덕턴스들의 비는 1 : 2 : 22: ....인 디지털-아날로그 변환기.
  8. 디지털-아날로그 변환기에 있어서, 복수의 입력 단자들(IN0, IN1, ...)과; 출력 단자(OUT)와; 제1, 제2, 제3, 제4전원 단자들(GND, VCC, V1, V2)과; 상기 입력 단자들에 각각 접속된 복수의 입력 신호선들(LX0, LX1, ...)과; 복수의 출력 신호선들(LY0, LY1, ...)과; 상기 입력 신호선들중 하나에 접속된 게이트, 상기 제3전원 단자에 접속된 드레인, 및 상기 출력 신호선들중 하나에 접속되거나 또는 상기 출력 신호선들과 분리될 수 있는 소스를 각각 구비하는 복수의 MOS 트랜지스터들(Q0, Q1, ...Q25)을 포함하는 논리 회로(1)와; 상기 제2전원 단자에 접속된 정전류원(201), 상기 정전류원에 둘다 접속된 콜렉터와 베이스, 및 에미터를 갖는 제1바이폴라 트랜지스터(202), 상기 제1바이폴라 트랜지스터의 에미터와 상기 제1전원 단자 사이에 접속된 제1저항기(203)를 포함하는 기준 전류원(2)과; 상기 출력 신호선들중 하나에 접속된 콜렉터, 상기 제1바이폴라 트랜지스터의 베이스에 접속된 베이스, 및 에미터를 각각 갖는 복수의 제2바이폴라 트랜지스터들(350, 351, ...)과, 상기 제2바이폴라 트랜지스터들중 하나의 에미터와 상기 제1전원 단자 사이에 각각 접속된 복수의 제2저항기들(360, 361, ...)과, 상기 출력 단자에 접속된 콜렉터, 상기 제4전원 단자에 접속된 베이스, 및 상기 출력 신호선들중 하나에 각각 접속된 복수의 에미터들을 갖는 제3바이폴라 트랜지스터(37)를 포함하는 디지털-아날로그 변환부(3)를 구비하는 디지털-아날로그 변환기.
  9. 제8항에 있어서, 상기 제2바이폴라 트랜지스터들의 상호 콘덕턴스들의 비는 1 : 2 : 22: ...인 디지털-아날로그 변환기.
  10. 디지털-아날로그 변환기에 있어서, 복수의 입력 단자들(IN0, IN1, ...)과; 출력 단자(OUT)와; 제1, 제2, 제3, 제4전원 단자들(GND, VCC, V1, V2)과; 상기 입력 단자들에 각각 접속된 복수의 입력 신호선들(LX0, LX1, ...)과; 복수의 출력 신호선들(LY0, LY1, ...)과; 상기 입력 신호선들중 하나에 접속된 게이트, 상기 제3전원 단자에 접속된 드레인, 및 상기 출력 신호선들중 하나에 접속되거나 또는 상기 출력 신호선들과 분리될 수 있는 소스를 각각 구비하는 복수의 MOS 트랜지스터들(Q0, Q1, ...Q25)을 포함하는 논리 회로(1)와; 상기 제2전원 단자에 접속된 정전류원(201), 상기 정전류원에 둘다 접속된 드레인과 게이트, 및 소스를 갖는 제1MOS 트랜지스터(202′), 및 상기 제1MOS 트랜지스터의 소스와 상기 제1전원 단자 사이에 접속된 제1저항기(203)를 포함하는 기준 전류원(2)과; 상기 출력 신호선들중 하나에 접속된 드레인, 상기 제1MOS 트랜지스터의 게이트에 접속된 게이트, 및 소스를 각각 갖는 복수의 제2MOS 트랜지스터들(350′, 351′, ...), 상기 제2MOS 트랜지스터들중 하나의 소스와 상기 제1전원 단자 사이에 각각 접속된 복수의 제2저항기들(360, 361, ...), 및 상기 출력 단자에 접속된 드레인, 상기 제4전원 단자에 접속된 게이트, 및 상기 출력 신호선들중 하나에 각각 접속된 소스를 각각 갖는 복수의 제3MOS 트랜지스터들(370′, 371′, ...)을 포함하는 디지털-아날로그 변환부(3)를 구비하는 디지털-아날로그 변환기.
  11. 제10항에 있어서, 상기 제2MOS 트랜지스터들의 상호 콘덕턴스들의 비는 1 : 2 : 22: ....인 디지털-아날로그 변환기.
KR1019970065480A 1996-11-28 1997-11-28 출력 전류 변동을 억합할 수 있는 전류 출력형 디지털-아날로그 변환기 KR100280951B1 (ko)

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