JPS6195623A - Ｄａ変換回路 - Google Patents
Ｄａ変換回路Info
- Publication number
- JPS6195623A JPS6195623A JP21701284A JP21701284A JPS6195623A JP S6195623 A JPS6195623 A JP S6195623A JP 21701284 A JP21701284 A JP 21701284A JP 21701284 A JP21701284 A JP 21701284A JP S6195623 A JPS6195623 A JP S6195623A
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- JP
- Japan
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- mosfet
- analog switch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ＭＯＳＦＥＴで構成されろＬＳＩに使用する
ＤＡ変換回路に関し、例えば、汎用ＤＡ／ＡＤコンバー
タ、マイコン内ｇＩｌ／ＡＤコンバータ、音声合成用Ｌ
ＳＩ、電子チューニング用ＬＳＩ等のデジタル処理した
信号をアナログ信号に変換する必要のある各種分野のＬ
ＳＩＫ利用されるＤＡ変換回路に関する。
ＤＡ変換回路に関し、例えば、汎用ＤＡ／ＡＤコンバー
タ、マイコン内ｇＩｌ／ＡＤコンバータ、音声合成用Ｌ
ＳＩ、電子チューニング用ＬＳＩ等のデジタル処理した
信号をアナログ信号に変換する必要のある各種分野のＬ
ＳＩＫ利用されるＤＡ変換回路に関する。
（ロ）従来の技術
従来、ＭＯＳＦＥＴで構成されるＬＳＩに用いられるＤ
Ａ変換回路は第４図に示す如く構成されている。第４図
に於いて、ロジック回路（１）は変換するべきｎビット
のデジタルデータな記憶保持するものであり、デジタル
データの各ビットの内容は論理出力としてインバータ（
２）を介して出力される。各インバータ（２）の出力が
ゲー）Ｋ印加されるＭＯＳ Ｆ Ｅ Ｔ（３）は電源ｖ
０とアナログ出力端子（４）に並列接続され、各ＭＯＳ
Ｆ Ｅ Ｔ（３１の相互コンダクタンスは、そのゲー
トサイズに１． ２． ４． ８・・・２ｎ″″１ の
重み付けをすることによって、ｇｍ。
Ａ変換回路は第４図に示す如く構成されている。第４図
に於いて、ロジック回路（１）は変換するべきｎビット
のデジタルデータな記憶保持するものであり、デジタル
データの各ビットの内容は論理出力としてインバータ（
２）を介して出力される。各インバータ（２）の出力が
ゲー）Ｋ印加されるＭＯＳ Ｆ Ｅ Ｔ（３）は電源ｖ
０とアナログ出力端子（４）に並列接続され、各ＭＯＳ
Ｆ Ｅ Ｔ（３１の相互コンダクタンスは、そのゲー
トサイズに１． ２． ４． ８・・・２ｎ″″１ の
重み付けをすることによって、ｇｍ。
２ｇｍ、４ｇｍ・・・２ ｇｍと設定されている。
従って、デジタルデータの各ビットの論理出力によつて
各ＭＯ３ＦＥＴ（３１が選択的にオン及びオフすること
によって各ＭＯＳ Ｆ Ｅ Ｔ（３）を流れる重み付け
された電流が合成され、アナログ出力端子（４）から取
り出されるのである。このようなりＡ変換回路は、構成
がシンプルで素子数が少なくなり、また、ＬＳＩの製造
プロセスに於いて特殊なプロセスも不要となり、更Ｋ、
パルス幅変調方式のように高レートのクロックが不要と
なると共に電流出力型であるため変換速度が速い利点が
ある。この第４図に示されたＤＡ変換回路は特開昭５８
−１７９０２１号公報に記載されている。
各ＭＯ３ＦＥＴ（３１が選択的にオン及びオフすること
によって各ＭＯＳ Ｆ Ｅ Ｔ（３）を流れる重み付け
された電流が合成され、アナログ出力端子（４）から取
り出されるのである。このようなりＡ変換回路は、構成
がシンプルで素子数が少なくなり、また、ＬＳＩの製造
プロセスに於いて特殊なプロセスも不要となり、更Ｋ、
パルス幅変調方式のように高レートのクロックが不要と
なると共に電流出力型であるため変換速度が速い利点が
ある。この第４図に示されたＤＡ変換回路は特開昭５８
−１７９０２１号公報に記載されている。
（ハ）発明が解決しようとする問題点
しかしながら第４図に示されたＤ人変換回路では、相互
コンダクタンスに重み付けされたＭＯＳＦＥＴ（３）の
特性のバラツキがそのまま出力電流のバラツキとなるた
め、特に、すべてのＭＯ８ＦＥ＋ Ｔ （
３１がオンした状態でのバラツキが大きくなる。
コンダクタンスに重み付けされたＭＯＳＦＥＴ（３）の
特性のバラツキがそのまま出力電流のバラツキとなるた
め、特に、すべてのＭＯ８ＦＥ＋ Ｔ （
３１がオンした状態でのバラツキが大きくなる。
また、各ＭＯＳ Ｆ Ｅ Ｔ（３）のバラツキを最少と
するために、そのトランジスタサイズを小さくすること
ができず出力電流が大きく消費電力が犬となると共に占
有面積が大きくなる欠点があった。
するために、そのトランジスタサイズを小さくすること
ができず出力電流が大きく消費電力が犬となると共に占
有面積が大きくなる欠点があった。
に）問題点を解決するための手段
本発明は上述した点に鑑みて為されたものであり、デジ
タルデータの各ビットの論理出力に基いて制御され、重
み付けされたＭＯＳＦＥＴのゲート電極に、そのＭＯＳ
ＦＥＴをオフさせるための電位を印加する＄１のアナロ
グスイッチ、及び、そのＭＯＳＦＥＴをオンさせるため
のバイアス電位を印加する第２のアナログスイッチと、
バイアス電位を発生するために定１に流源と直列接続さ
れドレイン及びゲートが接続された基準ＭＯＳＦＥＴを
設け、基準ＭＯＳＦＥＴと重み付けされたＭＯＳＦＥＴ
は第２のアナログスイッチを介してミラー接続されるも
のである。
タルデータの各ビットの論理出力に基いて制御され、重
み付けされたＭＯＳＦＥＴのゲート電極に、そのＭＯＳ
ＦＥＴをオフさせるための電位を印加する＄１のアナロ
グスイッチ、及び、そのＭＯＳＦＥＴをオンさせるため
のバイアス電位を印加する第２のアナログスイッチと、
バイアス電位を発生するために定１に流源と直列接続さ
れドレイン及びゲートが接続された基準ＭＯＳＦＥＴを
設け、基準ＭＯＳＦＥＴと重み付けされたＭＯＳＦＥＴ
は第２のアナログスイッチを介してミラー接続されるも
のである。
（ホ）作用
上述の手段によれば、論理出力によって第２のアナログ
スイッチがオンするとその第２のアナログスイッチが接
続されたＭＯＳＦＥＴと基準ＭＯＳＦＥＴがミラー接続
されるため、その重み付けされたＭＯＳＦＥＴに流れる
電流は、基準ＭＯＳＦＥＴに流れる電流を基準として、
基準ＭＯ３ＦＥＴと重み付けされたＭＯＳＦＥＴの相互
コンダクタンスの比に比例した電流となり、重み付けさ
れたＭＯＳＦＥＴの特性のバラツキに無関係に定まる。
スイッチがオンするとその第２のアナログスイッチが接
続されたＭＯＳＦＥＴと基準ＭＯＳＦＥＴがミラー接続
されるため、その重み付けされたＭＯＳＦＥＴに流れる
電流は、基準ＭＯＳＦＥＴに流れる電流を基準として、
基準ＭＯ３ＦＥＴと重み付けされたＭＯＳＦＥＴの相互
コンダクタンスの比に比例した電流となり、重み付けさ
れたＭＯＳＦＥＴの特性のバラツキに無関係に定まる。
（へ）実施例
第１図は本発明の実施例を示す回路図である。
ロジンク回路（５）は、例えばｎ個のラッチ回路あるい
はｎビットのシフトレジスタ等から構成され、アナログ
に変換すべきｎビットのデジタルデータを記憶保持する
ものであり、各ビットの論理出力はインバータ（６）（
７）を介して出力される。（８）はアナログ信号出力端
子であり、このアナログ信号出力端子（８）と電源ｖＤ
Ｄとの間には、相互コンダクタンスがｇｍ、２ｇｍ、４
ｇｍ −２”−’ ｇｍと重み付けされて設定された
ｎ個のＰチャンネルＭＯＳ Ｆ Ｅ Ｔ（９）が並列接
続されろ。このＭＯ３ＦＥＴ１９１の相互コンダクタン
スの重み付けの方法は、ゲート電極のサイズを２ｎ−１
の関係にする方法、あるいは、ユニッ）ＭＯＳＦＥＴを
２ｎ−１個並列接続する方法によって実現される。また
、各ＭＯ３ＦＥＴ（９１のゲートと電源■ＤＤとの間に
は、インバータ（７）の出力によってその開閉が制御さ
れる第１のアナログスイッチＱｌが接続され、更に、各
ＭＯＳＦＥＴ＋９１のゲートとバイアス電位ラインα１
）との間には、インバータ（６）の出力によってその開
閉が制御される第２のアナログスイッチα２が接続され
る。この第１及び第２のアナログスイッチＱＯＩＱ２１
は、単チャンネルのＭＯＳＦＥＴあるいはＣ−ＭＯＳＦ
ＥＴタイプのものが使用される。−力、電源■Ｉ、。と
接地間にはＰチャンネル型の基準ＭＯＳＦＥＴ（１３と
定電流源α力が直列接続され、基準ＭＯ３ＦＥＴＱ３の
ゲートはドレインに接続され、その接続点がバイアス電
位ラインＱｌ）に接続されろ。ここで、定電流源（１４
）としては第２図（ａｌ、（ｂｌ、（ｃｌに示されるよ
うな回路が用いられる。第２図（ａｌは高抵抗α９を用
いたもの。第２図（ｂｌはゲートに所定の電圧Ｖ、を印
加して飽和領域にバイアスしたＭＯＳ Ｆ Ｅ Ｔ（Ｕ
Ｓ、あるいは、トライオード領域にバイアスした相互コ
ンダクタンスｇｍの小さいＭＯＳＦＥＴＱＧを用いたも
の。第２図（ｃｌはカレントミラー接続されたＭＯＳＦ
ＥＴａηＵを用い、ＭＯＳＦＥＴ餞の入力には他のオペ
アンプ等のバイアス回路から電流１１ｔ＋を導入したも
のである。また、カレントミラーの［流が微小な場合、
重み付けされたＭＯＳＦＥＴ（９）のゲートを駆動する
能力が不足するため、この場合には第３図に示される如
く、基準ＭＯＳＦＥＴ（１３と定電流源α（の接続点を
電圧フォロワ回路Ｑ９で受け、ゼロインピーダンスのド
ライブ出力としてバイアス電位ラインＣ１１ｌを引き出
すことにより、ゲートの駆動能力が向上し、動作スピー
ドも改善される。尚、本実施例ではＭＯＳＦＥＴＱ３を
Ｐチャンネル型で構成したが、各ＭＯＳＦＥＴ、０シッ
クレベル、電源、電流源の極性を逆転させろことＫより
、Ｎチャンネルで構成することも可能なことは勿論であ
る。
はｎビットのシフトレジスタ等から構成され、アナログ
に変換すべきｎビットのデジタルデータを記憶保持する
ものであり、各ビットの論理出力はインバータ（６）（
７）を介して出力される。（８）はアナログ信号出力端
子であり、このアナログ信号出力端子（８）と電源ｖＤ
Ｄとの間には、相互コンダクタンスがｇｍ、２ｇｍ、４
ｇｍ −２”−’ ｇｍと重み付けされて設定された
ｎ個のＰチャンネルＭＯＳ Ｆ Ｅ Ｔ（９）が並列接
続されろ。このＭＯ３ＦＥＴ１９１の相互コンダクタン
スの重み付けの方法は、ゲート電極のサイズを２ｎ−１
の関係にする方法、あるいは、ユニッ）ＭＯＳＦＥＴを
２ｎ−１個並列接続する方法によって実現される。また
、各ＭＯ３ＦＥＴ（９１のゲートと電源■ＤＤとの間に
は、インバータ（７）の出力によってその開閉が制御さ
れる第１のアナログスイッチＱｌが接続され、更に、各
ＭＯＳＦＥＴ＋９１のゲートとバイアス電位ラインα１
）との間には、インバータ（６）の出力によってその開
閉が制御される第２のアナログスイッチα２が接続され
る。この第１及び第２のアナログスイッチＱＯＩＱ２１
は、単チャンネルのＭＯＳＦＥＴあるいはＣ−ＭＯＳＦ
ＥＴタイプのものが使用される。−力、電源■Ｉ、。と
接地間にはＰチャンネル型の基準ＭＯＳＦＥＴ（１３と
定電流源α力が直列接続され、基準ＭＯ３ＦＥＴＱ３の
ゲートはドレインに接続され、その接続点がバイアス電
位ラインＱｌ）に接続されろ。ここで、定電流源（１４
）としては第２図（ａｌ、（ｂｌ、（ｃｌに示されるよ
うな回路が用いられる。第２図（ａｌは高抵抗α９を用
いたもの。第２図（ｂｌはゲートに所定の電圧Ｖ、を印
加して飽和領域にバイアスしたＭＯＳ Ｆ Ｅ Ｔ（Ｕ
Ｓ、あるいは、トライオード領域にバイアスした相互コ
ンダクタンスｇｍの小さいＭＯＳＦＥＴＱＧを用いたも
の。第２図（ｃｌはカレントミラー接続されたＭＯＳＦ
ＥＴａηＵを用い、ＭＯＳＦＥＴ餞の入力には他のオペ
アンプ等のバイアス回路から電流１１ｔ＋を導入したも
のである。また、カレントミラーの［流が微小な場合、
重み付けされたＭＯＳＦＥＴ（９）のゲートを駆動する
能力が不足するため、この場合には第３図に示される如
く、基準ＭＯＳＦＥＴ（１３と定電流源α（の接続点を
電圧フォロワ回路Ｑ９で受け、ゼロインピーダンスのド
ライブ出力としてバイアス電位ラインＣ１１ｌを引き出
すことにより、ゲートの駆動能力が向上し、動作スピー
ドも改善される。尚、本実施例ではＭＯＳＦＥＴＱ３を
Ｐチャンネル型で構成したが、各ＭＯＳＦＥＴ、０シッ
クレベル、電源、電流源の極性を逆転させろことＫより
、Ｎチャンネルで構成することも可能なことは勿論であ
る。
このように、第１図の如く構成されたＤ入変換回路に於
いて、ロジック回路（５）の出力が”１”であるときは
インバータ（６）の出力はＯｎ、インバータ（７）の出
力は１ｎとなるから、第１のアナログスイッチα〔はオ
ンし第２のアナログスイッチａ２はオフする。従って、
ＭＯＳＦＥＴ＋９＋のゲートには第１のアナログスイッ
チＱωを介して電源ｖＤＤが印加されるため、ＭＯＳ
Ｆ Ｅ Ｔ（９１はオフする。一方、ロジック回路（５
）の出力が０″であるときは、インバータ（６）の出力
は１″、インバータ（７）の出力は０“となるから、第
１のアナログスイッチ〔Ｑはオフし、第２のアナログス
イッチＱ３がオンする。従って、ＭＯＳＦＥＴ＋９＋の
ゲートはバイアス電位ラインＱｌ）Ｋ接続されることに
なる。即ち、バイアス電位ラインＱｌ）Ｋゲートが接続
されたＭＯＳＦＥＴ＋９１は基準ＭＯＳＦＥＴＱ３１と
カレントミラー接続されたことになり、そのＭＯＳ Ｆ
Ｅ Ｔ（９）に流れる電流は、基準ＭＯ３ＦＥＴ（１
３を流れる電流、即ち、定電流源ＱＨＣよって決定され
る基準電流Ｉｒｖｆに依存することになる。例えば、基
準ＭＯＳＦＥＴＱ３）の相互コンダクタンスをデジタル
データの最下位ビットＢ０に対応するＭＯＳＦＥＴ（９
１の相互コンダクタンスｇｍと等しくなるように設定し
ておけば、ピッ）Ｂｏに対応するＭＯＳＦＥＴ（９）が
オンしたときＫは、そのＭＯＳ Ｆ Ｅ Ｔ（９）に流
れろ電流は工ｒｅｆとなり、またピッ）Ｂ、に対応する
ＭＯＳＦＥＴ（９１がオンしたときＫは、そこＫは２Ｉ
ｒｄの電流が流れろ。即ち、基準ＭＯＳＦＥＴａ３の相
互コンダクタンスとオンとなったＭＯＳＦＥＴ（９）の
相互コンダクタンスの比に比例した電流が流れるのであ
る。そして、オンしたＭＯＳＦＥＴ（９）を流れる電流
が加算されてアナログ信号出力端子（８）から取り出さ
れ、この電流は抵抗あるいはオペアンプ等により電圧に
変換され利用される。
いて、ロジック回路（５）の出力が”１”であるときは
インバータ（６）の出力はＯｎ、インバータ（７）の出
力は１ｎとなるから、第１のアナログスイッチα〔はオ
ンし第２のアナログスイッチａ２はオフする。従って、
ＭＯＳＦＥＴ＋９＋のゲートには第１のアナログスイッ
チＱωを介して電源ｖＤＤが印加されるため、ＭＯＳ
Ｆ Ｅ Ｔ（９１はオフする。一方、ロジック回路（５
）の出力が０″であるときは、インバータ（６）の出力
は１″、インバータ（７）の出力は０“となるから、第
１のアナログスイッチ〔Ｑはオフし、第２のアナログス
イッチＱ３がオンする。従って、ＭＯＳＦＥＴ＋９＋の
ゲートはバイアス電位ラインＱｌ）Ｋ接続されることに
なる。即ち、バイアス電位ラインＱｌ）Ｋゲートが接続
されたＭＯＳＦＥＴ＋９１は基準ＭＯＳＦＥＴＱ３１と
カレントミラー接続されたことになり、そのＭＯＳ Ｆ
Ｅ Ｔ（９）に流れる電流は、基準ＭＯ３ＦＥＴ（１
３を流れる電流、即ち、定電流源ＱＨＣよって決定され
る基準電流Ｉｒｖｆに依存することになる。例えば、基
準ＭＯＳＦＥＴＱ３）の相互コンダクタンスをデジタル
データの最下位ビットＢ０に対応するＭＯＳＦＥＴ（９
１の相互コンダクタンスｇｍと等しくなるように設定し
ておけば、ピッ）Ｂｏに対応するＭＯＳＦＥＴ（９）が
オンしたときＫは、そのＭＯＳ Ｆ Ｅ Ｔ（９）に流
れろ電流は工ｒｅｆとなり、またピッ）Ｂ、に対応する
ＭＯＳＦＥＴ（９１がオンしたときＫは、そこＫは２Ｉ
ｒｄの電流が流れろ。即ち、基準ＭＯＳＦＥＴａ３の相
互コンダクタンスとオンとなったＭＯＳＦＥＴ（９）の
相互コンダクタンスの比に比例した電流が流れるのであ
る。そして、オンしたＭＯＳＦＥＴ（９）を流れる電流
が加算されてアナログ信号出力端子（８）から取り出さ
れ、この電流は抵抗あるいはオペアンプ等により電圧に
変換され利用される。
（ト）発明の効果
上述の如く本発明によれば、重み付げされたＭＯＳＦＥ
ＴＫ流れる電流は、ミラー接続された基準ＭＯ３ＦＥＴ
によって決定されるため、出力電流値のバラツキ、特に
、すべてのＭＯＳＦＥＴがオンしたときの出力ｔｉ値の
バラツキが小さくなり、また、その出力電流のとり得る
範囲を任意に設定でき、定を流源を温度罠よらず一定に
保てば出力電流は温度変化による影響を受けることがな
い。更に、同一サイズのユニッ）ＭＯＳＦＥＴを重み付
けに従って並列接続して構成した場合、ユニットＭＯＳ
ＦＥＴとして最小サイズのものを使用しても、出力電Ｒ
Ｋバラツキが生じないため、占有面積が減少するもので
ある。また、定電流源を可変とすればＤＡ変換出力を定
電流源により変調することが可能となり、ＤＡ変換回路
の用途が拡大するものである。
ＴＫ流れる電流は、ミラー接続された基準ＭＯ３ＦＥＴ
によって決定されるため、出力電流値のバラツキ、特に
、すべてのＭＯＳＦＥＴがオンしたときの出力ｔｉ値の
バラツキが小さくなり、また、その出力電流のとり得る
範囲を任意に設定でき、定を流源を温度罠よらず一定に
保てば出力電流は温度変化による影響を受けることがな
い。更に、同一サイズのユニッ）ＭＯＳＦＥＴを重み付
けに従って並列接続して構成した場合、ユニットＭＯＳ
ＦＥＴとして最小サイズのものを使用しても、出力電Ｒ
Ｋバラツキが生じないため、占有面積が減少するもので
ある。また、定電流源を可変とすればＤＡ変換出力を定
電流源により変調することが可能となり、ＤＡ変換回路
の用途が拡大するものである。
第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図、第３図及び第４図は定電流源及びバイア
ス電位ラインを示す回路図である。 （５）・・・ロジック回路、 ＋６Ｈ７１・・・インバ
ータ、（８）・・・アナログ信号出力端子、 （９）・
・・ＭＯＳＦＥＴ、Ｑｌｌｌ・・・第１のアナログスイ
ッチ、 Ｑｌ）・・・バイアス電位ライン、 Ｑり・・
・第２のアナログスイッチ、（１３１・・・基準ＭＯＳ
Ｆ Ｅ Ｔ、 α枦・・定電流源。 出願人 三洋Ｉ１機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第２図 第３図
を示す回路図、第３図及び第４図は定電流源及びバイア
ス電位ラインを示す回路図である。 （５）・・・ロジック回路、 ＋６Ｈ７１・・・インバ
ータ、（８）・・・アナログ信号出力端子、 （９）・
・・ＭＯＳＦＥＴ、Ｑｌｌｌ・・・第１のアナログスイ
ッチ、 Ｑｌ）・・・バイアス電位ライン、 Ｑり・・
・第２のアナログスイッチ、（１３１・・・基準ＭＯＳ
Ｆ Ｅ Ｔ、 α枦・・定電流源。 出願人 三洋Ｉ１機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第２図 第３図
Claims (1)
- １、各々２＾ｎ＾−＾１（ｎ＝１、２、・・・・・・）
に重み付けされた相互コンダクタンス（ｇｍ）を有する
ｎ個のＭＯＳＦＥＴアレイで構成されたＤＡ変換回路に
於いて、デジタルデータの各ビットの論理出力に基いて
制御され、前記各ＭＯＳＦＥＴのゲート電極に、そのＭ
ＯＳＦＥＴをオフさせるための電位を印加する第１のア
ナログスイッチ、及び、そのＭＯＳＦＥＴをオンさせる
ためのバイアス電位を印加する第２のアナログスイッチ
と、前記バイアス電位を発生するために定電流源と直列
接続されドレイン及びゲートが接続された基準ＭＯＳＦ
ＥＴを設け、該基準ＭＯＳＦＥＴと前記各ＭＯＳＦＥＴ
は前記第２のアナログスイッチを介してミラー接続され
ることを特徴とするＤＡ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21701284A JPS6195623A (ja) | 1984-10-16 | 1984-10-16 | Ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21701284A JPS6195623A (ja) | 1984-10-16 | 1984-10-16 | Ｄａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6195623A true JPS6195623A (ja) | 1986-05-14 |
Family
ID=16697440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21701284A Pending JPS6195623A (ja) | 1984-10-16 | 1984-10-16 | Ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6195623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055844A (en) * | 1988-04-28 | 1991-10-08 | Kabushiki Kaisha Toshiba | Digital to analog converter |
| US6072413A (en) * | 1996-11-28 | 2000-06-06 | Nec Corporation | Current output type digital-to-analog converter capable of suppressing output current fluctuation using a current mirror |
-
1984
- 1984-10-16 JP JP21701284A patent/JPS6195623A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055844A (en) * | 1988-04-28 | 1991-10-08 | Kabushiki Kaisha Toshiba | Digital to analog converter |
| US6072413A (en) * | 1996-11-28 | 2000-06-06 | Nec Corporation | Current output type digital-to-analog converter capable of suppressing output current fluctuation using a current mirror |
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