JPH04154312A - オペアンプ回路 - Google Patents
オペアンプ回路Info
- Publication number
- JPH04154312A JPH04154312A JP27982690A JP27982690A JPH04154312A JP H04154312 A JPH04154312 A JP H04154312A JP 27982690 A JP27982690 A JP 27982690A JP 27982690 A JP27982690 A JP 27982690A JP H04154312 A JPH04154312 A JP H04154312A
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- Japan
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- circuit
- transistor
- bias
- load
- resistance
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- Pending
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＭＯＳオペアンプ回路に関し、
無用な電力を消費することなく多様な負荷を駆動するこ
とを目的とし、 差動回路の出力信号でＣＭＯＳ構成の出力段の一方のＭ
ＯＳトランジスタを駆動するとともに他方のＭＯＳトラ
ンジスタは複数の異なるバイアス電圧の中から一つのバ
イアス電圧を選択して出力する可変バイアス回路で駆動
するように構成する。
とを目的とし、 差動回路の出力信号でＣＭＯＳ構成の出力段の一方のＭ
ＯＳトランジスタを駆動するとともに他方のＭＯＳトラ
ンジスタは複数の異なるバイアス電圧の中から一つのバ
イアス電圧を選択して出力する可変バイアス回路で駆動
するように構成する。
この発明はＣＭ ＯＳオペアンプ回路に関するものであ
る。
る。
ＣＭＯＳオペアンプ回路はＣＭＯＳ構成の出力段で負荷
を駆動する構成となっているが、消費電力を増大させる
ことなく多様な負荷駆動能力を備えることが要請されて
いる。
を駆動する構成となっているが、消費電力を増大させる
ことなく多様な負荷駆動能力を備えることが要請されて
いる。
従来のソース電流駆動型ＣＭＯＳオペアンプ回路の一例
を第４図に従って説明すると、入力段を構成する差動回
路１はＰチャネルＭＯＳトランジスタＴ ｒｌ、 Ｔ
ｒ２とＮチャネルＭＯＳトランジスタＴ ｒ３． Ｔ
ｒ４． Ｔ ｒ５とて構成され、トランジスタＴｒ３．
Ｔｒ４のケートに入力信号Ｖｉｎｌ 、 Ｖｉｎ２が
入力され、トランジスタＴｒ５のゲートには抵抗ＲとＮ
チャネルＭＯＳトランジスタＴｒ８とから構成されるバ
イアス回路２から一定のバイアス電圧か供給されている
。
を第４図に従って説明すると、入力段を構成する差動回
路１はＰチャネルＭＯＳトランジスタＴ ｒｌ、 Ｔ
ｒ２とＮチャネルＭＯＳトランジスタＴ ｒ３． Ｔ
ｒ４． Ｔ ｒ５とて構成され、トランジスタＴｒ３．
Ｔｒ４のケートに入力信号Ｖｉｎｌ 、 Ｖｉｎ２が
入力され、トランジスタＴｒ５のゲートには抵抗ＲとＮ
チャネルＭＯＳトランジスタＴｒ８とから構成されるバ
イアス回路２から一定のバイアス電圧か供給されている
。
また、ＣＭＯ８構成の出力段３はＰチャネルＭＯＳトラ
ンジスタＴｒ６とＮチャネルＭＯＳトランジスタＴｒ７
とから構成され、トランジスタＴｒ６のゲートは前記ト
ランジスタＴ ｒ２． Ｔ ｒ４のドレインに接続され
、トランジスタＴｒ７のゲートは前記バイアス回路２か
らトランジスタＴｒ５と同一のバイアス電圧が供給され
ている。そして、出力段３の両トランジスタＴ ｒ６．
Ｔ ｒ７のドレインから負荷回路４に出力信号Ｖｏ
ｕｔが出力されている。
ンジスタＴｒ６とＮチャネルＭＯＳトランジスタＴｒ７
とから構成され、トランジスタＴｒ６のゲートは前記ト
ランジスタＴ ｒ２． Ｔ ｒ４のドレインに接続され
、トランジスタＴｒ７のゲートは前記バイアス回路２か
らトランジスタＴｒ５と同一のバイアス電圧が供給され
ている。そして、出力段３の両トランジスタＴ ｒ６．
Ｔ ｒ７のドレインから負荷回路４に出力信号Ｖｏ
ｕｔが出力されている。
上記のようなソース電流駆動型ＣＭＯＳオペアンプ回路
ではバイアス回路の動作によりトランジスタＴ ｒ５．
Ｔ ｒ７は常時オンされて一定のバイアス電流ＩＢを
流し得る状態であり、この状態で入力信号Ｖｉｎｌ 、
Ｖｉｎ２が入力されると入力信号Ｖｉｎ２の電圧レベ
ルが同Ｖ ｉｎｌより高くなるほどトランジスタＴｒ６
から負荷回路４に流れるソース電流Ｉｓが大きくなって
負荷回路４がその、ソース電流Ｉｓで駆動される。
ではバイアス回路の動作によりトランジスタＴ ｒ５．
Ｔ ｒ７は常時オンされて一定のバイアス電流ＩＢを
流し得る状態であり、この状態で入力信号Ｖｉｎｌ 、
Ｖｉｎ２が入力されると入力信号Ｖｉｎ２の電圧レベ
ルが同Ｖ ｉｎｌより高くなるほどトランジスタＴｒ６
から負荷回路４に流れるソース電流Ｉｓが大きくなって
負荷回路４がその、ソース電流Ｉｓで駆動される。
ところが、上記のようなＣＭＯＳオペアンプ回路では入
力信号Ｖ ｉｎｌに対し同Ｖ ｉｎ２を高くするほど負
荷回路４を駆動するソース電流Ｉｓを増大させることが
できるが、入力信号Ｖ ｉｎｌに対し同Ｖｉｎ２を低く
することにより負荷回路４からトランジスタＴｒ７に流
れるシンク電流で同負荷回路４を駆動しようとしてもそ
のシンク電流はトランジスタＴｒ７に流れるバイアス電
流ＩＢ以上となることはない。従って、大シンク電流を
必要とする負荷回路４では負荷駆動能力が不足したり、
あるいはシンク電流をほとんど必要としない負荷回路４
では必要以上にバイアス電流ＩＢを流すと、トランジス
タＴｒ６がオンされるＨレベル出力時にトランジスタＴ
ｒ６． Ｔ ｒ７を貫通する貫通電流が増大して無用
な消費電力が増大する。従って、このオペアンプ回路で
は無用な電力を消費することなく多様な負荷に対応する
ことは困難であった。
力信号Ｖ ｉｎｌに対し同Ｖ ｉｎ２を高くするほど負
荷回路４を駆動するソース電流Ｉｓを増大させることが
できるが、入力信号Ｖ ｉｎｌに対し同Ｖｉｎ２を低く
することにより負荷回路４からトランジスタＴｒ７に流
れるシンク電流で同負荷回路４を駆動しようとしてもそ
のシンク電流はトランジスタＴｒ７に流れるバイアス電
流ＩＢ以上となることはない。従って、大シンク電流を
必要とする負荷回路４では負荷駆動能力が不足したり、
あるいはシンク電流をほとんど必要としない負荷回路４
では必要以上にバイアス電流ＩＢを流すと、トランジス
タＴｒ６がオンされるＨレベル出力時にトランジスタＴ
ｒ６． Ｔ ｒ７を貫通する貫通電流が増大して無用
な消費電力が増大する。従って、このオペアンプ回路で
は無用な電力を消費することなく多様な負荷に対応する
ことは困難であった。
この発明の目的は、無用な電力を消費することなく多様
な負荷を駆動し得るオペアンプ回路を提供することにあ
る。
な負荷を駆動し得るオペアンプ回路を提供することにあ
る。
第１図は本発明の原理説明図である。すなわち、差動回
路１の出力信号でＣＭＯＳ構成の出力段３の一方のＭＯ
３Ｉ−ランンスタを駆動するとともに他方のＭＯＳ）ラ
ンシスタは複数の異なるバイアス電圧の中から一つのバ
イアス電圧を選択して出力する可変バイアス回路６で駆
動している。
路１の出力信号でＣＭＯＳ構成の出力段３の一方のＭＯ
３Ｉ−ランンスタを駆動するとともに他方のＭＯＳ）ラ
ンシスタは複数の異なるバイアス電圧の中から一つのバ
イアス電圧を選択して出力する可変バイアス回路６で駆
動している。
可変バイアス回路６で設定可能な複数のバイアス電圧の
中から負荷に応じたバイアス電圧を選択して出力させる
と、出力段３に対し負荷に適したバイアス電圧が供給さ
れる。
中から負荷に応じたバイアス電圧を選択して出力させる
と、出力段３に対し負荷に適したバイアス電圧が供給さ
れる。
以下、この発明を具体化した一実施例を第２図及び第３
図に従って説明する。なお、前記従来例と同一構成部分
は同一番号を付してその説明を省略する。
図に従って説明する。なお、前記従来例と同一構成部分
は同一番号を付してその説明を省略する。
この実施例は前記従来例のＣＭＯＳオペアンプ回路を４
ビツトのＤＡ変換器の出力回路として用いたものであり
、差動回路ｌ及び出力段３は前記従来例と同一構成であ
る。そして、トランジスタＴｒ４のゲートには二種類の
抵抗値の抵抗Ｒ１，Ｒ２て構成される抵抗スｌ−ＩＪシ
ンクか接続され、その抵抗ストリング５で４ビツトのデ
ジタル２進信号ＤＩ−Ｄ４かアナログ電圧に変換されて
トランジスタＴｒ４のケートに入力されている。また、
トランジスタＴｒ３のゲートには出力段３から出カイ言
号Ｖｏｕｔが人力されている。
ビツトのＤＡ変換器の出力回路として用いたものであり
、差動回路ｌ及び出力段３は前記従来例と同一構成であ
る。そして、トランジスタＴｒ４のゲートには二種類の
抵抗値の抵抗Ｒ１，Ｒ２て構成される抵抗スｌ−ＩＪシ
ンクか接続され、その抵抗ストリング５で４ビツトのデ
ジタル２進信号ＤＩ−Ｄ４かアナログ電圧に変換されて
トランジスタＴｒ４のケートに入力されている。また、
トランジスタＴｒ３のゲートには出力段３から出カイ言
号Ｖｏｕｔが人力されている。
差動回路１及び出力段３のトランジスタＴ ｒ５゜Ｔｒ
７のゲートには可変バイアス回路６が接続されている。
７のゲートには可変バイアス回路６が接続されている。
その可変バイアス回路６は電源ＶｃｃとＮチャネルＭＯ
ＳトランジスタＴｒ９のドレインとの間に抵抗値がそれ
ぞれ異なる３本の抵抗Ｒ３，Ｒ４、Ｒ５か切り換えスイ
ッチ７を介して並列に接続され、その切り換えスイッチ
７により各抵抗Ｒ３，Ｒ４，Ｒ５のいずれかかドレイン
に接続される。そして、トランジスタＴｒ９のトレイン
が前記トランジスタＴ ｒ５． Ｔ ｒ７のゲートに接
続され、同トランジスタＴｒ９のゲートはドレインに接
続されるとともにソースはグランドＧに接続されている
。
ＳトランジスタＴｒ９のドレインとの間に抵抗値がそれ
ぞれ異なる３本の抵抗Ｒ３，Ｒ４、Ｒ５か切り換えスイ
ッチ７を介して並列に接続され、その切り換えスイッチ
７により各抵抗Ｒ３，Ｒ４，Ｒ５のいずれかかドレイン
に接続される。そして、トランジスタＴｒ９のトレイン
が前記トランジスタＴ ｒ５． Ｔ ｒ７のゲートに接
続され、同トランジスタＴｒ９のゲートはドレインに接
続されるとともにソースはグランドＧに接続されている
。
また、切り換えスイッチ７はレジスタ８の出力信号に基
づいて切り換えられ、そのレジスタ８に格納されるデー
タは外部から人為的に入力される。
づいて切り換えられ、そのレジスタ８に格納されるデー
タは外部から人為的に入力される。
その切り換えスイッチ７の一例を第３図に従って説明す
ると、各抵抗Ｒ３，Ｒ４，Ｒ５とトランジスタＴｒ９の
ドレインとはそれぞれトランスファーゲート９ａ、９ｂ
、９ｃを介して接続され、各トランスファーゲート９ａ
、９ｂ、９ｃのＰチャネル側ゲートにはそれぞれレジス
タ８ａ、８ｂ。
ると、各抵抗Ｒ３，Ｒ４，Ｒ５とトランジスタＴｒ９の
ドレインとはそれぞれトランスファーゲート９ａ、９ｂ
、９ｃを介して接続され、各トランスファーゲート９ａ
、９ｂ、９ｃのＰチャネル側ゲートにはそれぞれレジス
タ８ａ、８ｂ。
８Ｃの出力信号がインバータｌＯを介して入力され、Ｎ
チャネル側ケートにはそれぞれレジスタ８ａ、８ｂ、８
ｃの出力信号が直接入力されている。
チャネル側ケートにはそれぞれレジスタ８ａ、８ｂ、８
ｃの出力信号が直接入力されている。
そして、各レジスタ８ａ、８ｂ、８ｃは外部からそれぞ
れ入力される設定信号によりいずれか一つのレジスタか
らＨレベルの信号が出力されるようになっている。
れ入力される設定信号によりいずれか一つのレジスタか
らＨレベルの信号が出力されるようになっている。
さて、上記のように構成されたＤＡ変換器では４ビツト
のデジタル２進信号Ｄ１〜Ｄ４か入力されるとその２進
信号Ｄ１〜Ｄ４が抵抗ストリング５によりアナログ電圧
に変換され、そのアナログ電圧が差動回路１及び出力段
３により増幅されて負荷回路４に出力信号Ｖｏｕｔとし
て出力される。
のデジタル２進信号Ｄ１〜Ｄ４か入力されるとその２進
信号Ｄ１〜Ｄ４が抵抗ストリング５によりアナログ電圧
に変換され、そのアナログ電圧が差動回路１及び出力段
３により増幅されて負荷回路４に出力信号Ｖｏｕｔとし
て出力される。
このとき、例えば可変バイアス回路６の各抵抗Ｒ３、Ｒ
４，Ｒ５の抵抗値かＲ３＞Ｒ４＞Ｒ５というように設定
されているとき、各抵抗Ｒ３，Ｒ４゜Ｒ５をトランジス
タＴｒ９のドレインに接続した場合のトランジスタＴ
ｒ５． Ｔ ｒ７に供給されるバイアス電圧はＲ３＜Ｒ
４＜Ｒ５の順で３段階となる。
４，Ｒ５の抵抗値かＲ３＞Ｒ４＞Ｒ５というように設定
されているとき、各抵抗Ｒ３，Ｒ４゜Ｒ５をトランジス
タＴｒ９のドレインに接続した場合のトランジスタＴ
ｒ５． Ｔ ｒ７に供給されるバイアス電圧はＲ３＜Ｒ
４＜Ｒ５の順で３段階となる。
従って、負荷回路４に寄生する負荷容量か大きくなった
場合にはレジスタ８ａだけがＨレベルの信号を出力する
ように設定すると、トランスファーゲート９ａが閉路さ
れて抵抗Ｒ５がトランジスタＴｒ９のドレインに接続さ
れ、３段階のバイアス電圧のうち最も高いバイアス電圧
か選択されてＴｒ５． Ｔｒ７に出力される。一方、
負荷回路４に寄生する負荷容量が小さい場合にはレジス
タ８ｃたけがＨレベルの信号を出力するように設定する
と、トランスファーケート９ｃか閉路されて抵抗Ｒ３か
トランジスタＴｒ９のドレインに接続され、３段階のバ
イアス電圧のうち最も低いバイアス電圧か選択されてＴ
ｒ５． Ｔ ｒ７に出力される。
場合にはレジスタ８ａだけがＨレベルの信号を出力する
ように設定すると、トランスファーゲート９ａが閉路さ
れて抵抗Ｒ５がトランジスタＴｒ９のドレインに接続さ
れ、３段階のバイアス電圧のうち最も高いバイアス電圧
か選択されてＴｒ５． Ｔｒ７に出力される。一方、
負荷回路４に寄生する負荷容量が小さい場合にはレジス
タ８ｃたけがＨレベルの信号を出力するように設定する
と、トランスファーケート９ｃか閉路されて抵抗Ｒ３か
トランジスタＴｒ９のドレインに接続され、３段階のバ
イアス電圧のうち最も低いバイアス電圧か選択されてＴ
ｒ５． Ｔ ｒ７に出力される。
以上のようにこのＤ Ａ変換器ではオペアンプ回路に接
続される負荷回路４に寄生する負荷容量の大小によりオ
ペアンプ回路に供給するバイアス電圧を可変バイアス回
路６により３段階に調節可能である。従って、負荷回路
４に応じた負荷駆動能力を選択することかできるととも
に、無用なバイアス電流による消費電力の増大を防止す
ることができる。
続される負荷回路４に寄生する負荷容量の大小によりオ
ペアンプ回路に供給するバイアス電圧を可変バイアス回
路６により３段階に調節可能である。従って、負荷回路
４に応じた負荷駆動能力を選択することかできるととも
に、無用なバイアス電流による消費電力の増大を防止す
ることができる。
なお、前記実施例では可変バイアス回路６て差動回路１
及び出力段３のバイアス電圧を調節可能としたが、差動
回路１のバイアス電圧は固定とし、出力段３のバイアス
電圧だけを調節するような構成としてもよい。また、前
記実施例は本発明をソース電流駆動型ＣＭＯＳオペアン
プ回路に具体化したものであるか、シンク電流駆動型Ｃ
ＭＯＳオペアンプ回路のバイアス回路を同様な思想で可
変バイアス回路とすることもできる。
及び出力段３のバイアス電圧を調節可能としたが、差動
回路１のバイアス電圧は固定とし、出力段３のバイアス
電圧だけを調節するような構成としてもよい。また、前
記実施例は本発明をソース電流駆動型ＣＭＯＳオペアン
プ回路に具体化したものであるか、シンク電流駆動型Ｃ
ＭＯＳオペアンプ回路のバイアス回路を同様な思想で可
変バイアス回路とすることもできる。
以上詳述したように、この発明は無用な電力を消費する
ことなく多様な負荷を駆動し得るオペアンプ回路を提供
することかできる優れた効果を発揮する。
ことなく多様な負荷を駆動し得るオペアンプ回路を提供
することかできる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図、第３図は可変
バイアス回路の一実施例を示す回路図、 第４図は従来例を示す回路図である。 図中、 ■は差動回路、 ３は出力段、 ６は可変バイアス回路である。 第１図 本発明の原３１１１１１明図
バイアス回路の一実施例を示す回路図、 第４図は従来例を示す回路図である。 図中、 ■は差動回路、 ３は出力段、 ６は可変バイアス回路である。 第１図 本発明の原３１１１１１明図
Claims (1)
- １、差動回路（１）の出力信号でＣＭＯＳ構成の出力段
（３）の一方のＭＯＳトランジスタを駆動するとともに
他方のＭＯＳトランジスタは複数の異なるバイアス電圧
の中から一つのバイアス電圧を選択して出力する可変バ
イアス回路（６）で駆動することを特徴とするオペアン
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27982690A JPH04154312A (ja) | 1990-10-18 | 1990-10-18 | オペアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27982690A JPH04154312A (ja) | 1990-10-18 | 1990-10-18 | オペアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04154312A true JPH04154312A (ja) | 1992-05-27 |
Family
ID=17616458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27982690A Pending JPH04154312A (ja) | 1990-10-18 | 1990-10-18 | オペアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04154312A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331718B1 (en) | 1996-12-30 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Thin film circuit with improved carrier mobility |
| JP2002368558A (ja) * | 2001-06-04 | 2002-12-20 | Asahi Kasei Microsystems Kk | 掛け算器 |
| WO2004112141A1 (ja) * | 2003-06-12 | 2004-12-23 | Kabushiki Kaisha Toyota Jidoshokki | ダイレクトコンバージョン受信の周波数変換回路、その半導体集積回路及びダイレクトコンバージョン受信機 |
| WO2004112144A1 (ja) * | 2003-06-13 | 2004-12-23 | Kabushiki Kaisha Toyota Jidoshokki | Ｄｃアンプ及びその半導体集積回路 |
-
1990
- 1990-10-18 JP JP27982690A patent/JPH04154312A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331718B1 (en) | 1996-12-30 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Thin film circuit with improved carrier mobility |
| US6677611B2 (en) | 1996-12-30 | 2004-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Thin film circuit |
| US7759681B2 (en) | 1996-12-30 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Thin film circuit |
| JP2002368558A (ja) * | 2001-06-04 | 2002-12-20 | Asahi Kasei Microsystems Kk | 掛け算器 |
| WO2004112141A1 (ja) * | 2003-06-12 | 2004-12-23 | Kabushiki Kaisha Toyota Jidoshokki | ダイレクトコンバージョン受信の周波数変換回路、その半導体集積回路及びダイレクトコンバージョン受信機 |
| WO2004112144A1 (ja) * | 2003-06-13 | 2004-12-23 | Kabushiki Kaisha Toyota Jidoshokki | Ｄｃアンプ及びその半導体集積回路 |
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