JP2002368558A - 掛け算器 - Google Patents
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- JP2002368558A JP2002368558A JP2001168485A JP2001168485A JP2002368558A JP 2002368558 A JP2002368558 A JP 2002368558A JP 2001168485 A JP2001168485 A JP 2001168485A JP 2001168485 A JP2001168485 A JP 2001168485A JP 2002368558 A JP2002368558 A JP 2002368558A
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Abstract
(57)【要約】
【課題】 利得可変範囲の広い掛け算器をもたらすこと
にある。 【解決手段】 第１の差動増幅器DA1と、その第１の差
動増幅器DA1の対をなすトランジスタM5，M6のソースに
それぞれ接続された第２および第３の差動増幅器DA 2，D
A3と、それら第２および第３の差動増幅器DA2，DA3のそ
れぞれの対をなすトランジスタのうちの一方であるM1，
M3の出力端子が接続される第１の抵抗成分Ｒ 1と、それ
ら第２および第３の差動増幅器DA2，DA3のそれぞれの対
をなすトランジスタのうちの他方であるM2，M4の出力端
子が接続される第２の抵抗成分Ｒ2と、電流源から流れ
る電流I0を電圧に変換し、第１の差動増幅器DA1の対を
なすトランジスタのゲートに加算入力する入力バイアス
回路ＢＳと、を具えてなる掛け算器において、第１の差
動増幅器DA1の対をなすトランジスタのソースにそれぞ
れ所定の電流Ia，Ibを流すソース電流源を接続するとと
もに、電流源を流れる電流値Ia，Ib，I0をそれぞれ制御
可能としたものである。
にある。 【解決手段】 第１の差動増幅器DA1と、その第１の差
動増幅器DA1の対をなすトランジスタM5，M6のソースに
それぞれ接続された第２および第３の差動増幅器DA 2，D
A3と、それら第２および第３の差動増幅器DA2，DA3のそ
れぞれの対をなすトランジスタのうちの一方であるM1，
M3の出力端子が接続される第１の抵抗成分Ｒ 1と、それ
ら第２および第３の差動増幅器DA2，DA3のそれぞれの対
をなすトランジスタのうちの他方であるM2，M4の出力端
子が接続される第２の抵抗成分Ｒ2と、電流源から流れ
る電流I0を電圧に変換し、第１の差動増幅器DA1の対を
なすトランジスタのゲートに加算入力する入力バイアス
回路ＢＳと、を具えてなる掛け算器において、第１の差
動増幅器DA1の対をなすトランジスタのソースにそれぞ
れ所定の電流Ia，Ibを流すソース電流源を接続するとと
もに、電流源を流れる電流値Ia，Ib，I0をそれぞれ制御
可能としたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、差動増幅器を２
重に組み合わせることで構成される掛け算器に関するも
のである。
重に組み合わせることで構成される掛け算器に関するも
のである。
【０００２】
【従来の技術】高性能な掛け算器として、差動増幅器を
２重に組み合わせることで構成される、例えば図４およ
び図５に示す如きギルバート・セル（Gilbert Cell）タ
イプの掛け算器（ミキサ）が知られている。ここで、VL
0，Vinは各々入力電圧であるが、周波数が互いに異な
る。そしてVoutは出力電圧であり、次式、 ｜f（Vin）−f（VLo）｜＝｜f（Vout）｜ のようにして、出力電圧の周波数成分f（Vout）を取り
出すのがこれらの掛け算器の目的である。
２重に組み合わせることで構成される、例えば図４およ
び図５に示す如きギルバート・セル（Gilbert Cell）タ
イプの掛け算器（ミキサ）が知られている。ここで、VL
0，Vinは各々入力電圧であるが、周波数が互いに異な
る。そしてVoutは出力電圧であり、次式、 ｜f（Vin）−f（VLo）｜＝｜f（Vout）｜ のようにして、出力電圧の周波数成分f（Vout）を取り
出すのがこれらの掛け算器の目的である。
【０００３】これらの掛け算器（ミキサ）の小信号利得
Avは、Av＝2×gm×Rd（2は差動を考慮した係数）であ
り、ここに、gm＝M5，M6の相互コンダクタンス、Rd＝R1
＝R2である。なお、BSは、電流源I0から流れる電流を電
圧に変換し、第１の差動増幅器DA1の対をなすトランジ
スタM5，M6のゲートにそれぞれ加算入力する入力バイア
ス回路である。
Avは、Av＝2×gm×Rd（2は差動を考慮した係数）であ
り、ここに、gm＝M5，M6の相互コンダクタンス、Rd＝R1
＝R2である。なお、BSは、電流源I0から流れる電流を電
圧に変換し、第１の差動増幅器DA1の対をなすトランジ
スタM5，M6のゲートにそれぞれ加算入力する入力バイア
ス回路である。
【０００４】通常これらの掛け算器の利得の上限は、負
荷Rdでの電圧降下Id×Rdで制限される。それゆえ、これ
を緩和するためRdの代わりにインダクタを用いた例もあ
るが、2GHzで500Ω（オーム）を得ようとすると500／(2
π×2×109)＝40nHにも達し、高性能なオンチップ・イ
ンダクタを得るのは現状では困難である。
荷Rdでの電圧降下Id×Rdで制限される。それゆえ、これ
を緩和するためRdの代わりにインダクタを用いた例もあ
るが、2GHzで500Ω（オーム）を得ようとすると500／(2
π×2×109)＝40nHにも達し、高性能なオンチップ・イ
ンダクタを得るのは現状では困難である。
【０００５】
【発明が解決しようとする課題】この発明は、上述した
利得の上限を制限している負荷Rdでの電圧降下Id×Rdの
影響を排除するための回路構成、およびそれを応用した
利得可変回路の提案を行うものである。
利得の上限を制限している負荷Rdでの電圧降下Id×Rdの
影響を排除するための回路構成、およびそれを応用した
利得可変回路の提案を行うものである。
【０００６】
【課題を解決するための手段およびその作用】この発明
の掛け算器は、第１の周波数の第１の信号が入力される
第１の差動増幅器と、前記第１の差動増幅器の対をなす
トランジスタのソースにそれぞれ接続され、それぞれ第
２の周波数の第２の信号が入力される第２の差動増幅器
および第３の差動増幅器と、前記第２の差動増幅器およ
び第３の差動増幅器のそれぞれの対をなすトランジスタ
のうちの一方の出力端子が接続される第１の抵抗成分
と、前記第２の差動増幅器および第３の差動増幅器のそ
れぞれの対をなすトランジスタのうちの他方の出力端子
が接続される第２の抵抗成分と、電流源から流れる電流
を電圧に変換し、前記第１の差動増幅器の対をなすトラ
ンジスタのゲートにそれぞれ加算入力する入力バイアス
回路と、を具えてなる掛け算器において、前記第１の差
動増幅器の対をなすトランジスタのソースにそれぞれ所
定の電流を流すソース電流源を接続するとともに、当該
ソース電流源と、前記入力バイアス回路を構成する電流
源とを流れる電流値をそれぞれ制御可能としたことを特
徴としている。
の掛け算器は、第１の周波数の第１の信号が入力される
第１の差動増幅器と、前記第１の差動増幅器の対をなす
トランジスタのソースにそれぞれ接続され、それぞれ第
２の周波数の第２の信号が入力される第２の差動増幅器
および第３の差動増幅器と、前記第２の差動増幅器およ
び第３の差動増幅器のそれぞれの対をなすトランジスタ
のうちの一方の出力端子が接続される第１の抵抗成分
と、前記第２の差動増幅器および第３の差動増幅器のそ
れぞれの対をなすトランジスタのうちの他方の出力端子
が接続される第２の抵抗成分と、電流源から流れる電流
を電圧に変換し、前記第１の差動増幅器の対をなすトラ
ンジスタのゲートにそれぞれ加算入力する入力バイアス
回路と、を具えてなる掛け算器において、前記第１の差
動増幅器の対をなすトランジスタのソースにそれぞれ所
定の電流を流すソース電流源を接続するとともに、当該
ソース電流源と、前記入力バイアス回路を構成する電流
源とを流れる電流値をそれぞれ制御可能としたことを特
徴としている。
【０００７】すなわちこの発明の発明者は、差動増幅器
を２重に組み合わせるとともに、電流源から流れる電流
を電圧に変換して第１の差動増幅器の対をなすトランジ
スタのゲートにそれぞれ加算入力する入力バイアス回路
を具えることで構成される掛け算器において、利得の上
限を制限している負荷Rdでの電圧降下Id×Rdの影響を排
除するための回路構成およびそれを応用した可変利得回
路を求めるために、第１の差動増幅器の対をなすトラン
ジスタのソースにそれぞれ所定の電流を流すソース電流
源を接続するとともに、当該ソース電流源と、上記入力
バイアス回路を構成する電流源とを流れる電流値をそれ
ぞれ制御可能として、電流と利得との関係を検討した。
を２重に組み合わせるとともに、電流源から流れる電流
を電圧に変換して第１の差動増幅器の対をなすトランジ
スタのゲートにそれぞれ加算入力する入力バイアス回路
を具えることで構成される掛け算器において、利得の上
限を制限している負荷Rdでの電圧降下Id×Rdの影響を排
除するための回路構成およびそれを応用した可変利得回
路を求めるために、第１の差動増幅器の対をなすトラン
ジスタのソースにそれぞれ所定の電流を流すソース電流
源を接続するとともに、当該ソース電流源と、上記入力
バイアス回路を構成する電流源とを流れる電流値をそれ
ぞれ制御可能として、電流と利得との関係を検討した。
【０００８】その検討の結果を、この発明の掛け算器を
図５の回路に適用した図１に例示する回路で説明する。
なお、ここでは説明の簡単化のため(W／Ｌ)M7＝0.5×(W
／L)M5＝0.5×(Ｗ／Ｌ)M6と仮定するが、入力バイアス
電流Ioに比例してソース電流源の電流Ia，Ibが変化すれ
ば、その比例係数に当たるミラー比は任意に選んでよ
い。なお、ＬはMOSFETのチャンネル長さ、ＷはMOSFETの
チャンネル幅、M5，M6は第１の差動増幅器の対をなすト
ランジスタ、M7は入力バイアス回路のトランジスタをそ
れぞれ示す。
図５の回路に適用した図１に例示する回路で説明する。
なお、ここでは説明の簡単化のため(W／Ｌ)M7＝0.5×(W
／L)M5＝0.5×(Ｗ／Ｌ)M6と仮定するが、入力バイアス
電流Ioに比例してソース電流源の電流Ia，Ibが変化すれ
ば、その比例係数に当たるミラー比は任意に選んでよ
い。なお、ＬはMOSFETのチャンネル長さ、ＷはMOSFETの
チャンネル幅、M5，M6は第１の差動増幅器の対をなすト
ランジスタ、M7は入力バイアス回路のトランジスタをそ
れぞれ示す。
【０００９】図１の回路においても、利得Avは、Ｖin＝
０且つDC的に適切にバイアスされていると仮定すれば、
Av＝２×gm×Rd（２は差動を考慮した係数）と表せる。
ここに、gm＝M5，M6の相互コンダクタンス、Rd＝R1＝R2
である。一方、gm＝2×Id／(Vgs−Vth)M5＝2×Id／(Vgs
−Vth)M6であり、出力ノードのDC電圧V1，V2は、V1＝VD
D−R1×I1＝VDD−R2×I2であり、Id＝M5またはM6のドレ
イン電流＝I1＋Ia＝I2＋Ibであり、I1＝R1を流れる電流
＝R2を流れる電流＝I2である。ここに、VgsはMOSFETの
ゲート−ソース間電圧、VthはMOSFETの閾電圧である。
０且つDC的に適切にバイアスされていると仮定すれば、
Av＝２×gm×Rd（２は差動を考慮した係数）と表せる。
ここに、gm＝M5，M6の相互コンダクタンス、Rd＝R1＝R2
である。一方、gm＝2×Id／(Vgs−Vth)M5＝2×Id／(Vgs
−Vth)M6であり、出力ノードのDC電圧V1，V2は、V1＝VD
D−R1×I1＝VDD−R2×I2であり、Id＝M5またはM6のドレ
イン電流＝I1＋Ia＝I2＋Ibであり、I1＝R1を流れる電流
＝R2を流れる電流＝I2である。ここに、VgsはMOSFETの
ゲート−ソース間電圧、VthはMOSFETの閾電圧である。
【００１０】ここで、入力バイアス電流Ioを変化させる
と、 Av＝2×(2×Id／(Vgs−Vth))×Rd ・・（１） Vgs−Vth∝Sqrt(Id) ・・・・・・・・（２） であり、Id＝I1＋Ia＝I2＋Ibであるが、電流の変化分
“Δ”は、 Δ(Id)＝Δ(Ia＋Ib) ・・・・・・・・・（３） であるから、I1＝I2＝一定（constant）となる。
と、 Av＝2×(2×Id／(Vgs−Vth))×Rd ・・（１） Vgs−Vth∝Sqrt(Id) ・・・・・・・・（２） であり、Id＝I1＋Ia＝I2＋Ibであるが、電流の変化分
“Δ”は、 Δ(Id)＝Δ(Ia＋Ib) ・・・・・・・・・（３） であるから、I1＝I2＝一定（constant）となる。
【００１１】(1)式から、利得Avは、Rd又はIdが大きい
程高くできることがわかる。他方、VoutのDC電圧V1はI1
×Rdであり、既知の回路ではこのDC電圧V1(=V2)が利得A
vの上限を決めてしまう。そこでDC電圧による利得の制
限をなくし、利得の可変範囲を広くするために、I1(=
I2)を一定に保ち、Ioの変化分＝(Ia＋Ib) の変化分とい
う条件を加える。これによりV1(=V2)はM5(M6)のドレイ
ン電流によらず一定の電圧を保つことができ、Idの調整
で利得を自由に変更することができる。
程高くできることがわかる。他方、VoutのDC電圧V1はI1
×Rdであり、既知の回路ではこのDC電圧V1(=V2)が利得A
vの上限を決めてしまう。そこでDC電圧による利得の制
限をなくし、利得の可変範囲を広くするために、I1(=
I2)を一定に保ち、Ioの変化分＝(Ia＋Ib) の変化分とい
う条件を加える。これによりV1(=V2)はM5(M6)のドレイ
ン電流によらず一定の電圧を保つことができ、Idの調整
で利得を自由に変更することができる。
【００１２】なお、この発明においては、前記第１の抵
抗成分および第２の抵抗成分を可変としても良い。前述
した方法では、利得は、式(1)，(2)よりSqrt(Id)（Idの
平方根）に比例してしか変わらず、それほど利得の可変
幅を広く取れないが、上記のように第１の抵抗成分およ
び第２の抵抗成分を可変とすれば、負荷抵抗に対して利
得Avは比例して変化するので、利得の可変幅をずっと広
げることができる。
抗成分および第２の抵抗成分を可変としても良い。前述
した方法では、利得は、式(1)，(2)よりSqrt(Id)（Idの
平方根）に比例してしか変わらず、それほど利得の可変
幅を広く取れないが、上記のように第１の抵抗成分およ
び第２の抵抗成分を可変とすれば、負荷抵抗に対して利
得Avは比例して変化するので、利得の可変幅をずっと広
げることができる。
【００１３】
【発明の実施の形態】以下、この発明の掛け算器の実施
の形態につき、実施例によって、図面に基づき詳細に説
明する。ここに、図１は、この発明の掛け算器を図５の
回路に適用した掛け算器の一実施例を示すものである。
の形態につき、実施例によって、図面に基づき詳細に説
明する。ここに、図１は、この発明の掛け算器を図５の
回路に適用した掛け算器の一実施例を示すものである。
【００１４】すなわち、この実施例の掛け算器の回路
は、第１の周波数の第１の信号Vinが入力される第１の
差動増幅器DA1と、その第１の差動増幅器DA1の対をなす
トランジスタM5，M6のソースにそれぞれ接続され、それ
ぞれ第２の周波数の第２の信号VLoが入力される第２の
差動増幅器DA2および第３の差動増幅器DA3と、それら第
２の差動増幅器DA2および第３の差動増幅器DA3のそれぞ
れの対をなすトランジスタM1，M2およびM3，M4のうちの
一方であるM1，M3の出力端子が接続される第１の抵抗成
分Ｒ1と、それら第２の差動増幅器DA2および第３の差動
増幅器DA3のそれぞれの対をなすトランジスタM1，M2お
よびM3，M4のうちの他方であるM2，M4の出力端子が接続
される第２の抵抗成分Ｒ2と、電流源から流れる電流I0
を電圧に変換し、第１の差動増幅器DA1の対をなすトラ
ンジスタM5，M6のゲートにそれぞれ加算入力する入力バ
イアス回路ＢＳと、を具えてなる掛け算器において、第
１の差動増幅器DA1の対をなすトランジスタM5，M6のソ
ースにそれぞれ所定の電流Ia，Ibを流すソース電流源を
接続するとともに、当該ソース電流源と、入力バイアス
回路ＢＳを構成する電流源とを流れる電流値Ia，Ib，I0
をそれぞれ制御可能としたものである。
は、第１の周波数の第１の信号Vinが入力される第１の
差動増幅器DA1と、その第１の差動増幅器DA1の対をなす
トランジスタM5，M6のソースにそれぞれ接続され、それ
ぞれ第２の周波数の第２の信号VLoが入力される第２の
差動増幅器DA2および第３の差動増幅器DA3と、それら第
２の差動増幅器DA2および第３の差動増幅器DA3のそれぞ
れの対をなすトランジスタM1，M2およびM3，M4のうちの
一方であるM1，M3の出力端子が接続される第１の抵抗成
分Ｒ1と、それら第２の差動増幅器DA2および第３の差動
増幅器DA3のそれぞれの対をなすトランジスタM1，M2お
よびM3，M4のうちの他方であるM2，M4の出力端子が接続
される第２の抵抗成分Ｒ2と、電流源から流れる電流I0
を電圧に変換し、第１の差動増幅器DA1の対をなすトラ
ンジスタM5，M6のゲートにそれぞれ加算入力する入力バ
イアス回路ＢＳと、を具えてなる掛け算器において、第
１の差動増幅器DA1の対をなすトランジスタM5，M6のソ
ースにそれぞれ所定の電流Ia，Ibを流すソース電流源を
接続するとともに、当該ソース電流源と、入力バイアス
回路ＢＳを構成する電流源とを流れる電流値Ia，Ib，I0
をそれぞれ制御可能としたものである。
【００１５】なお、この実施例では、掛け算器のスイッ
チ部分DA2，DA3のトランジスタM1〜M4にBJTを用いると
ともにgm部分DA1のトランジスタM5，M6にMOSFETを用い
ている。また、ミラー比M7：M5（＝M6）＝２：１として
いる。
チ部分DA2，DA3のトランジスタM1〜M4にBJTを用いると
ともにgm部分DA1のトランジスタM5，M6にMOSFETを用い
ている。また、ミラー比M7：M5（＝M6）＝２：１として
いる。
【００１６】このように、図５の掛け算器のスイッチ部
分DA2，DA3に流れる電流値I1，I2を一定に保つため、電
流源を付加してそれらの電流値Ia，Ib，I0を、Ioの変化
分＝(Ia＋Ib) の変化分としたことにより、この実施例
の掛け算器は、V1＝VDD−R1I1，V2＝VDD−R2I2（但し、
VDDは図では上端の回路線とグランド電位との間のDC電
源電圧）を一定にしたままで、利得をDC電圧とは独立に
変化させることができ、それゆえ、利得の上限を制限し
ている負荷Rdでの電圧降下Id×Rdの影響を排除して、利
得の可変幅を広げることができる。
分DA2，DA3に流れる電流値I1，I2を一定に保つため、電
流源を付加してそれらの電流値Ia，Ib，I0を、Ioの変化
分＝(Ia＋Ib) の変化分としたことにより、この実施例
の掛け算器は、V1＝VDD−R1I1，V2＝VDD−R2I2（但し、
VDDは図では上端の回路線とグランド電位との間のDC電
源電圧）を一定にしたままで、利得をDC電圧とは独立に
変化させることができ、それゆえ、利得の上限を制限し
ている負荷Rdでの電圧降下Id×Rdの影響を排除して、利
得の可変幅を広げることができる。
【００１７】図２は、この発明の掛け算器の他の一実施
例の回路を示すものである。先の実施例では、前述した
ように利得は式(1)，(2)より、Sqrt(Id)に比例してしか
変わらず、それほど利得の可変幅を広く取れない。しか
しこれを改良した図２の実施例の回路を使えば、利得の
可変幅をずっと広げることが可能である。
例の回路を示すものである。先の実施例では、前述した
ように利得は式(1)，(2)より、Sqrt(Id)に比例してしか
変わらず、それほど利得の可変幅を広く取れない。しか
しこれを改良した図２の実施例の回路を使えば、利得の
可変幅をずっと広げることが可能である。
【００１８】この図２に示す実施例の回路では、第２の
差動増幅器DA2および第３の差動増幅器DA3のそれぞれの
対をなすトランジスタM1，M2およびM3，M4のうちの一方
であるM1，M3の出力端子が接続される第１の抵抗成分Ｒ
1と、それら第２の差動増幅器DA2および第３の差動増幅
器DA3のそれぞれの対をなすトランジスタM1，M2およびM
3，M4のうちの他方であるM2，M4の出力端子が接続され
る第２の抵抗成分Ｒ 2とを可変として、R1(=R2)の抵抗値
をより大きくすることにより、Δ(Id) ＜ Δ(Ia＋Ib)
かつ、V1＝V2＝一定（constant）を可能にしている。
差動増幅器DA2および第３の差動増幅器DA3のそれぞれの
対をなすトランジスタM1，M2およびM3，M4のうちの一方
であるM1，M3の出力端子が接続される第１の抵抗成分Ｒ
1と、それら第２の差動増幅器DA2および第３の差動増幅
器DA3のそれぞれの対をなすトランジスタM1，M2およびM
3，M4のうちの他方であるM2，M4の出力端子が接続され
る第２の抵抗成分Ｒ 2とを可変として、R1(=R2)の抵抗値
をより大きくすることにより、Δ(Id) ＜ Δ(Ia＋Ib)
かつ、V1＝V2＝一定（constant）を可能にしている。
【００１９】負荷抵抗に対して利得Avは比例で変化する
ので、図２の実施例の回路を用いることで、Sqrt(Id)の
みで利得を変化させていた図１の実施例回路と比較し
て、利得の可変範囲を飛躍的に広げることができる。
ので、図２の実施例の回路を用いることで、Sqrt(Id)の
みで利得を変化させていた図１の実施例回路と比較し
て、利得の可変範囲を飛躍的に広げることができる。
【００２０】この実施例の回路における掛け算器のコア
回路は、図４のような回路でも、図５のような回路でも
構わない。また、この実施例の回路における、第１の抵
抗成分Ｒ1および第２の抵抗成分Ｒ2を構成する可変抵抗
器は、図３（ａ）に示す如き抵抗タップを切り替えるデ
ジタル（Digital）制御型のようなものでも、図３
（ｂ）に示す如きMOSFETのリニア領域を用いたアナログ
（Analog）制御型のようなものでも構わない。
回路は、図４のような回路でも、図５のような回路でも
構わない。また、この実施例の回路における、第１の抵
抗成分Ｒ1および第２の抵抗成分Ｒ2を構成する可変抵抗
器は、図３（ａ）に示す如き抵抗タップを切り替えるデ
ジタル（Digital）制御型のようなものでも、図３
（ｂ）に示す如きMOSFETのリニア領域を用いたアナログ
（Analog）制御型のようなものでも構わない。
【００２１】
【発明の効果】かくしてこの発明によれば、利得可変範
囲の広い掛け算器を設計することができ、この掛け算器
を用いることで、通信システム中のAGC(Auto Gain Cont
rol：自動利得調整)アンプのダイナミックレンジを節約
（＝狭く）することができる。かかる特性は、通信装置
の小型化・低消費電流化に大きく寄与し得るものと推定
される。
囲の広い掛け算器を設計することができ、この掛け算器
を用いることで、通信システム中のAGC(Auto Gain Cont
rol：自動利得調整)アンプのダイナミックレンジを節約
（＝狭く）することができる。かかる特性は、通信装置
の小型化・低消費電流化に大きく寄与し得るものと推定
される。
【図１】 この発明の掛け算器を図５の回路に適用して
利得の可変幅を広げた掛け算器の一実施例を示す回路図
である。
利得の可変幅を広げた掛け算器の一実施例を示す回路図
である。
【図２】 この発明の掛け算器を図５の回路に適用して
利得の可変幅をさらに広げた掛け算器の他の一実施例を
示す回路図である。
利得の可変幅をさらに広げた掛け算器の他の一実施例を
示す回路図である。
【図３】 上記実施例に用い得る可変抵抗器を例示する
説明図である。
説明図である。
【図４】 従来のギルバート・セル（Gilbert Cell）タ
イプの掛け算器（ミキサ）の一例を示す回路図である。
イプの掛け算器（ミキサ）の一例を示す回路図である。
【図５】 従来のギルバート・セル（Gilbert Cell）タ
イプの掛け算器（ミキサ）の他の一例を示す回路図であ
る。
イプの掛け算器（ミキサ）の他の一例を示す回路図であ
る。
BS 入力バイアス回路 DA1 第１の差動増幅器 DA2 第２の差動増幅器 DA3 第３の差動増幅器 M1，M2，M3，M4，M5，M6，M7 トランジスタ Ｒ1，Ｒ2 抵抗成分 Ia，Ib，I0 電流値 VL0，Vin 入力電圧 Vout 出力電圧
Claims (2)
- 【請求項１】 第１の周波数の第１の信号が入力される
第１の差動増幅器と、 前記第１の差動増幅器の対をなすトランジスタのソース
にそれぞれ接続され、それぞれ第２の周波数の第２の信
号が入力される第２の差動増幅器および第３の差動増幅
器と、 前記第２の差動増幅器および第３の差動増幅器のそれぞ
れの対をなすトランジスタのうちの一方の出力端子が接
続される第１の抵抗成分と、 前記第２の差動増幅器および第３の差動増幅器のそれぞ
れの対をなすトランジスタのうちの他方の出力端子が接
続される第２の抵抗成分と、 電流源から流れる電流を電圧に変換し、前記第１の差動
増幅器の対をなすトランジスタのゲートにそれぞれ加算
入力する入力バイアス回路と、を具えてなる掛け算器に
おいて、 前記第１の差動増幅器の対をなすトランジスタのソース
にそれぞれ所定の電流を流すソース電流源を接続すると
ともに、 当該ソース電流源と、前記入力バイアス回路を構成する
電流源とを流れる電流値をそれぞれ制御可能としたこと
を特徴とする、掛け算器。 - 【請求項２】 前記第１の抵抗成分および第２の抵抗成
分を可変としたことを特徴とする、請求項１記載の掛け
算器。
Priority Applications (1)
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|---|---|---|---|
| JP2001168485A JP2002368558A (ja) | 2001-06-04 | 2001-06-04 | 掛け算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168485A JP2002368558A (ja) | 2001-06-04 | 2001-06-04 | 掛け算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368558A true JP2002368558A (ja) | 2002-12-20 |
Family
ID=19010710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001168485A Pending JP2002368558A (ja) | 2001-06-04 | 2001-06-04 | 掛け算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007537647A (ja) * | 2004-05-13 | 2007-12-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 負荷インピーダンスの較正手段を備えた平衡形ミクサ |
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-
2001
- 2001-06-04 JP JP2001168485A patent/JP2002368558A/ja active Pending
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