JPH08213856A - Ｃｍｏｓ演算増幅器の入力ステージとその方法 - Google Patents
Ｃｍｏｓ演算増幅器の入力ステージとその方法Info
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- JPH08213856A JPH08213856A JP7298861A JP29886195A JPH08213856A JP H08213856 A JPH08213856 A JP H08213856A JP 7298861 A JP7298861 A JP 7298861A JP 29886195 A JP29886195 A JP 29886195A JP H08213856 A JPH08213856 A JP H08213856A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ演算増幅器の入力ステージとその方
法を提供する。 【解決手段】 ＣＭＯＳ増幅器の入力ステージ１０は、
入力信号を受信するために、Ｎ形差動入力トランジスタ
対１２，１４とＰ形差動入力対２６，２８とを有する。
各トランジスタ対はそれぞれ、電流分路トランジスタ２
０，３２と電流源トランジスタ１６，３０とに結合され
て、トランジスタ移動度に反比例する電流を生成する。
バイアス生成器２４，３４は、分路トランジスタのゲー
トそれぞれに電圧を印加する。入力ステージが、バイア
ス生成器によって印加される電圧に等しい同相モード信
号を受信する場合には、トランジスタ１６の４分の３の
電流が、分路トランジスタ２０を流れる。同様に、トラ
ンジスタ３０の４分の３の電流が分路トランジスタ３２
を流れる。その結果、入力ステージの相互コンダクタン
スは、増幅器の入力ステージの同相モード範囲全体にわ
たって一定に保たれる。
法を提供する。 【解決手段】 ＣＭＯＳ増幅器の入力ステージ１０は、
入力信号を受信するために、Ｎ形差動入力トランジスタ
対１２，１４とＰ形差動入力対２６，２８とを有する。
各トランジスタ対はそれぞれ、電流分路トランジスタ２
０，３２と電流源トランジスタ１６，３０とに結合され
て、トランジスタ移動度に反比例する電流を生成する。
バイアス生成器２４，３４は、分路トランジスタのゲー
トそれぞれに電圧を印加する。入力ステージが、バイア
ス生成器によって印加される電圧に等しい同相モード信
号を受信する場合には、トランジスタ１６の４分の３の
電流が、分路トランジスタ２０を流れる。同様に、トラ
ンジスタ３０の４分の３の電流が分路トランジスタ３２
を流れる。その結果、入力ステージの相互コンダクタン
スは、増幅器の入力ステージの同相モード範囲全体にわ
たって一定に保たれる。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅器に関し、さら
に詳しくは一定の相互コンダクタンスを有しレール・ト
ゥー・レール（rail-to-rail）で動作する演算増幅器の
入力ステージに関する。
に詳しくは一定の相互コンダクタンスを有しレール・ト
ゥー・レール（rail-to-rail）で動作する演算増幅器の
入力ステージに関する。
【０００２】
【従来の技術】演算増幅器は普通、電子回路設計におい
て、入力信号を増幅し、増幅した出力信号を与えるのに
使用される。演算増幅器は通常、初期増幅の入力ステー
ジと、駆動機能を提供してさらなる増幅も可能な出力ス
テージとを含む。増幅器はさらに、レベル・シフティン
グを行ってシングルエンド演算に変換する中間ステージ
を含む。
て、入力信号を増幅し、増幅した出力信号を与えるのに
使用される。演算増幅器は通常、初期増幅の入力ステー
ジと、駆動機能を提供してさらなる増幅も可能な出力ス
テージとを含む。増幅器はさらに、レベル・シフティン
グを行ってシングルエンド演算に変換する中間ステージ
を含む。
【０００３】演算増幅器の入力ステージは初期利得を提
供し、これは、増幅器のバンド幅を定義するのに用いら
れる。入力ステージは、電圧入力信号と、増幅器の中間
ステージまたは最終出力ステージのいずれかへの電流供
給との間の利得として、関連相互コンダクタンスを有す
る。入力ステージでは、増幅器に一定のバンド幅と一定
の利得を与えるために、相互コンダクタンスが一定であ
ることが望ましい。入力ステージの増幅器の相互コンダ
クタンスが変化する場合には、出力ステージのバンド幅
が増加して、増幅器の安定性を維持しなければならな
い。
供し、これは、増幅器のバンド幅を定義するのに用いら
れる。入力ステージは、電圧入力信号と、増幅器の中間
ステージまたは最終出力ステージのいずれかへの電流供
給との間の利得として、関連相互コンダクタンスを有す
る。入力ステージでは、増幅器に一定のバンド幅と一定
の利得を与えるために、相互コンダクタンスが一定であ
ることが望ましい。入力ステージの増幅器の相互コンダ
クタンスが変化する場合には、出力ステージのバンド幅
が増加して、増幅器の安定性を維持しなければならな
い。
【０００４】先行技術で知られる１つの増幅器の入力ス
テージは、相補形のＰ形とＮ形の差動トランジスタ対を
含む。１つの電流源が、１対の差動増幅器、たとえば、
Ｐ形トランジスタをバイアスする。電流源は、電流ミラ
ー回路を介して経路設定されて、反対側のＮ形トランジ
スタの差動対をバイアスする。電流ステアリング（stee
ring）機構は、どれだけの大きさの電流源が各差動トラ
ンジスタ対に入力されるかを制御する。あいにく、その
ような構造物により、同相モード入力電圧が、差動入力
対の相互コンダクタンスを、同相モードのフル入力レン
ジにわたって41％以上変化させる。前述したように、相
互コンダクタンスの変化は、不安定性の問題を防止する
ために、出力ステージにおいてより広いバンド幅を必要
とする。
テージは、相補形のＰ形とＮ形の差動トランジスタ対を
含む。１つの電流源が、１対の差動増幅器、たとえば、
Ｐ形トランジスタをバイアスする。電流源は、電流ミラ
ー回路を介して経路設定されて、反対側のＮ形トランジ
スタの差動対をバイアスする。電流ステアリング（stee
ring）機構は、どれだけの大きさの電流源が各差動トラ
ンジスタ対に入力されるかを制御する。あいにく、その
ような構造物により、同相モード入力電圧が、差動入力
対の相互コンダクタンスを、同相モードのフル入力レン
ジにわたって41％以上変化させる。前述したように、相
互コンダクタンスの変化は、不安定性の問題を防止する
ために、出力ステージにおいてより広いバンド幅を必要
とする。
【発明が解決しようとする課題】このため、一定の相互
コンダクタンスを有しレール・トゥー・レールで動作す
る演算増幅器の入力ステージに対する必要性が存在す
る。
コンダクタンスを有しレール・トゥー・レールで動作す
る演算増幅器の入力ステージに対する必要性が存在す
る。
【０００５】
【実施例】唯一の図を参照して、増幅器の入力ステージ
１０は、従来の集積回路加工を用いて集積回路として製
造するのに適したものとして示される。差動入力信号Ｖ
pとＶm は、差動結合されたＮ形トランジスタ１２，１
４のゲートに入力される。トランジスタ１２，１４のド
レインは、増幅器の出力ステージに差動電流Ｉ12とＩ14
を与える。トランジスタ１２，１４のソースは、Ｎ形ト
ランジスタ１６のドレインと結合され、Ｎ形トランジス
タはさらに、接地電位で動作する電源導線１８と結合さ
れるソースを含む。Ｎ形分路トランジスタ２０は、電源
導線２２と結合されるドレインを含み、５ボルトなどの
正電位ＶDDで動作する。トランジスタ２０のソースはト
ランジスタ１２，１４の共通ソースと結合される。バイ
アス生成回路２４は、トランジスタ１６のゲートと、ト
ランジスタ２０のゲートにバイアス信号を与える。
１０は、従来の集積回路加工を用いて集積回路として製
造するのに適したものとして示される。差動入力信号Ｖ
pとＶm は、差動結合されたＮ形トランジスタ１２，１
４のゲートに入力される。トランジスタ１２，１４のド
レインは、増幅器の出力ステージに差動電流Ｉ12とＩ14
を与える。トランジスタ１２，１４のソースは、Ｎ形ト
ランジスタ１６のドレインと結合され、Ｎ形トランジス
タはさらに、接地電位で動作する電源導線１８と結合さ
れるソースを含む。Ｎ形分路トランジスタ２０は、電源
導線２２と結合されるドレインを含み、５ボルトなどの
正電位ＶDDで動作する。トランジスタ２０のソースはト
ランジスタ１２，１４の共通ソースと結合される。バイ
アス生成回路２４は、トランジスタ１６のゲートと、ト
ランジスタ２０のゲートにバイアス信号を与える。
【０００６】入力ステージ１０はさらに、差動結合され
たＰ形トランジスタ２６，２８を含み、これらのゲート
は、それぞれ差動入力信号Ｖm とＶp を受信するために
結合される。トランジスタ２６，２８の共通ソースは、
Ｐ形トランジスタ３０のドレインと結合される。トラン
ジスタ３０のソースは電源導線２２と結合される。Ｐ形
分路トランジスタ３２は、トランジスタ２６，２８の共
通ソースと結合されるソースと、電源導線１８と結合さ
れるドレインを含む。バイアス生成回路３４は、トラン
ジスタ３０，３２のゲートにバイアス信号を与える。
たＰ形トランジスタ２６，２８を含み、これらのゲート
は、それぞれ差動入力信号Ｖm とＶp を受信するために
結合される。トランジスタ２６，２８の共通ソースは、
Ｐ形トランジスタ３０のドレインと結合される。トラン
ジスタ３０のソースは電源導線２２と結合される。Ｐ形
分路トランジスタ３２は、トランジスタ２６，２８の共
通ソースと結合されるソースと、電源導線１８と結合さ
れるドレインを含む。バイアス生成回路３４は、トラン
ジスタ３０，３２のゲートにバイアス信号を与える。
【０００７】またこの唯一の図では、バイアス生成回路
２４の詳細を示し、これは差動Ｎ形トランジスタ４０，
４２を含み、ここでトランジスタ４０のゲートは、Ｖmr
などのバイアス基準を受け取り、たとえば、電源電位Ｖ
DDと接地電位の中間点で動作する。トランジスタ４０，
４２の共通ソースは、電流源Ｎ形トランジスタ４４のド
レインと結合される。トランジスタ４４のソースは電源
導線１８と結合される。トランジスタ４０のドレイン
は、電流源Ｐ形トランジスタ４６のドレインと結合さ
れ、一方、トランジスタ４２のドレインは電流源Ｐ形ト
ランジスタ４８のドレインと結合される。トランジスタ
４２のゲートとドレインは、共に結合されて、トランジ
スタ２０のゲートに第１バイアス信号を与える。Ｎ形ト
ランジスタ５０は、電源導線２２と結合されるドレイ
ン、トランジスタ４０のドレインと結合されるゲート、
およびＮ形トランジスタ４４のゲートと結合されるソー
スを含む。Ｎ形トランジスタ５２は、抵抗器５４を介し
てトランジスタ５０のソースと結合されるドレイン、ト
ランジスタ５０のソースと結合されるゲート、および電
源導線１８と結合されるソースを含む。Ｎ形トランジス
タ５６は、電源導線１８と結合されるソース、およびト
ランジスタ５２のドレインと結合されるゲートを有す
る。トランジスタ５６のドレインは、Ｐ形トランジスタ
５８のドレインおよびゲートと結合され、このＰ形トラ
ンジスタは、電流源トランジスタ４６，４８にバイアス
を与える電流ミラーの入力として動作する。トランジス
タ５８のドレインとゲートは、トランジスタ４６，４８
のゲートと結合される。トランジスタ５８，４６，４８
のソースは電源導線２２と結合される。
２４の詳細を示し、これは差動Ｎ形トランジスタ４０，
４２を含み、ここでトランジスタ４０のゲートは、Ｖmr
などのバイアス基準を受け取り、たとえば、電源電位Ｖ
DDと接地電位の中間点で動作する。トランジスタ４０，
４２の共通ソースは、電流源Ｎ形トランジスタ４４のド
レインと結合される。トランジスタ４４のソースは電源
導線１８と結合される。トランジスタ４０のドレイン
は、電流源Ｐ形トランジスタ４６のドレインと結合さ
れ、一方、トランジスタ４２のドレインは電流源Ｐ形ト
ランジスタ４８のドレインと結合される。トランジスタ
４２のゲートとドレインは、共に結合されて、トランジ
スタ２０のゲートに第１バイアス信号を与える。Ｎ形ト
ランジスタ５０は、電源導線２２と結合されるドレイ
ン、トランジスタ４０のドレインと結合されるゲート、
およびＮ形トランジスタ４４のゲートと結合されるソー
スを含む。Ｎ形トランジスタ５２は、抵抗器５４を介し
てトランジスタ５０のソースと結合されるドレイン、ト
ランジスタ５０のソースと結合されるゲート、および電
源導線１８と結合されるソースを含む。Ｎ形トランジス
タ５６は、電源導線１８と結合されるソース、およびト
ランジスタ５２のドレインと結合されるゲートを有す
る。トランジスタ５６のドレインは、Ｐ形トランジスタ
５８のドレインおよびゲートと結合され、このＰ形トラ
ンジスタは、電流源トランジスタ４６，４８にバイアス
を与える電流ミラーの入力として動作する。トランジス
タ５８のドレインとゲートは、トランジスタ４６，４８
のゲートと結合される。トランジスタ５８，４６，４８
のソースは電源導線２２と結合される。
【０００８】バイアス生成回路２４の動作原理はつぎの
通りである。トランジスタ４８の長さ対幅比は、トラン
ジスタ４６のそれの３倍の大きさであり、そのため、ト
ランジスタ４６の３倍の電流を伝導する。トランジスタ
のサイズが不整合であると、等しくない電流がトランジ
スタ４０，４２を流れて、トランジスタ２０のゲートの
ところで、バイアス基準Ｖmrよりも大きな正の電圧シフ
トを生じる。トランジスタ４６，４８，５０の電流ミラ
ー配置は、トランジスタ４４の電流を、トランジスタ５
６を流れる電流と等しくさせる。トランジスタ５６の長
さ対幅比は、トランジスタ４４の４倍の大きさであり、
このため、トランジスタ４４のゲート電圧は、トランジ
スタ５６のゲート電圧より大きくならなければならな
い。電位差が抵抗器５４の両端に発生して、これによ
り、この電圧差に比例して電流が抵抗器を流れる。抵抗
器５４を介して流れる電流はまた、トランジスタ５２を
流れる。したがって、トランジスタ５２のゲートのとこ
ろに電圧が発生して、抵抗器５４からの電流をトランジ
スタ５２のドレインを介して引き込まなければならな
い。トランジスタ４４，５２のゲート電圧は等しいの
で、これらの相対的サイズにしたがって、ドレイン電流
の比率が決まる。トランジスタ５０は、抵抗器５４とト
ランジスタ５２を介して流れる電流源を提供する。トラ
ンジスタ４４のゲートに発生する電圧は、トランジスタ
１６のゲートにバイアス信号を与える。このため、バイ
アス生成回路２４内を流れる電流は、抵抗器５４の両端
の電圧降下によって設定される。
通りである。トランジスタ４８の長さ対幅比は、トラン
ジスタ４６のそれの３倍の大きさであり、そのため、ト
ランジスタ４６の３倍の電流を伝導する。トランジスタ
のサイズが不整合であると、等しくない電流がトランジ
スタ４０，４２を流れて、トランジスタ２０のゲートの
ところで、バイアス基準Ｖmrよりも大きな正の電圧シフ
トを生じる。トランジスタ４６，４８，５０の電流ミラ
ー配置は、トランジスタ４４の電流を、トランジスタ５
６を流れる電流と等しくさせる。トランジスタ５６の長
さ対幅比は、トランジスタ４４の４倍の大きさであり、
このため、トランジスタ４４のゲート電圧は、トランジ
スタ５６のゲート電圧より大きくならなければならな
い。電位差が抵抗器５４の両端に発生して、これによ
り、この電圧差に比例して電流が抵抗器を流れる。抵抗
器５４を介して流れる電流はまた、トランジスタ５２を
流れる。したがって、トランジスタ５２のゲートのとこ
ろに電圧が発生して、抵抗器５４からの電流をトランジ
スタ５２のドレインを介して引き込まなければならな
い。トランジスタ４４，５２のゲート電圧は等しいの
で、これらの相対的サイズにしたがって、ドレイン電流
の比率が決まる。トランジスタ５０は、抵抗器５４とト
ランジスタ５２を介して流れる電流源を提供する。トラ
ンジスタ４４のゲートに発生する電圧は、トランジスタ
１６のゲートにバイアス信号を与える。このため、バイ
アス生成回路２４内を流れる電流は、抵抗器５４の両端
の電圧降下によって設定される。
【０００９】トランジスタ１２，１４は、入力Ｖp とＶ
m から電流Ｉ12およびＩ14への相互コンダクタンスを提
供する。増幅器の入力ステージの相互コンダクタンス
は、入力ステージの出力電流と、入力ステージの入力電
圧との比率として定義される。動作における強い反転領
域では、トランジスタ１２，１４の相互コンダクタンス
のレベルは、これを流れる電流の平方根に正比例する。
トランジスタ２０は、トランジスタ１２，１４を介して
流れる電流を変化させる電流ステアリング機構を提供す
る。同相モード電圧Ｖp およびＶm が、ミッドレンジ・
バイアス基準Ｖmrまで設定される場合、トランジスタ２
０を流れる電流は、トランジスタ１６を流れる電流の４
分の３に等しい。同相モード電圧Ｖp およびＶm がＶmr
から増加するにつれ、トランジスタ１２，１４を流れる
電流の割合が大きくなる。トランジスタ１２，１４を流
れる電流は最終的にトランジスタ１６を流れる電流の１
００％に達する。同相モード電圧Ｖp およびＶm がＶmr
より減少する場合には、トランジスタ１２，１４を流れ
る電流は最終的にゼロに達する。トランジスタ１２，１
４の電流がゼロの場合、トランジスタ２０は、トランジ
スタ１６を流れる電流の１００％を伝導する。
m から電流Ｉ12およびＩ14への相互コンダクタンスを提
供する。増幅器の入力ステージの相互コンダクタンス
は、入力ステージの出力電流と、入力ステージの入力電
圧との比率として定義される。動作における強い反転領
域では、トランジスタ１２，１４の相互コンダクタンス
のレベルは、これを流れる電流の平方根に正比例する。
トランジスタ２０は、トランジスタ１２，１４を介して
流れる電流を変化させる電流ステアリング機構を提供す
る。同相モード電圧Ｖp およびＶm が、ミッドレンジ・
バイアス基準Ｖmrまで設定される場合、トランジスタ２
０を流れる電流は、トランジスタ１６を流れる電流の４
分の３に等しい。同相モード電圧Ｖp およびＶm がＶmr
から増加するにつれ、トランジスタ１２，１４を流れる
電流の割合が大きくなる。トランジスタ１２，１４を流
れる電流は最終的にトランジスタ１６を流れる電流の１
００％に達する。同相モード電圧Ｖp およびＶm がＶmr
より減少する場合には、トランジスタ１２，１４を流れ
る電流は最終的にゼロに達する。トランジスタ１２，１
４の電流がゼロの場合、トランジスタ２０は、トランジ
スタ１６を流れる電流の１００％を伝導する。
【００１０】唯一の図にはまた、バイアス生成回路３４
の詳細も示され、これは、差動Ｐ形トランジスタ６０，
６２を含み、ここで、トランジスタ６０のゲートは、Ｖ
mrなどのバイアス基準を受け取る。トランジスタ６０，
６２の共通ソースは、トランジスタ６４のＰ形電流源の
ドレインと結合される。トランジスタ６４のソースは、
電源導線２２と結合される。トランジスタ６０のドレイ
ンは、Ｎ形電流源トランジスタ６６のドレインと結合さ
れ、一方、トランジスタ６２のドレインはＮ形電流源ト
ランジスタ６８と結合される。トランジスタ６２のゲー
トとドレインは共に結合されて、トランジスタ３２のゲ
ートに第２バイアス信号を与える。Ｐ形トランジスタ７
０は、電源導線１８と結合されるドレイン、トランジス
タ６０のドレインと結合されるゲート、およびトランジ
スタ６４のゲートと結合されるソースを含む。Ｐ形トラ
ンジスタ７２は、抵抗器７４を介してトランジスタ７０
のソースと結合されるドレイン、トランジスタ７０のソ
ースと結合されるゲート、および電源導線２２と結合さ
れるソースを含む。Ｐ形トランジスタ７６は、電源導線
２２と結合されるソース、およびトランジスタ７２のド
レインと結合されるゲートを有する。トランジスタ７６
のドレインは、Ｎ形トランジスタ７８のドレインとゲー
トと結合され、このＮ形トランジスタは、電流源トラン
ジスタ６６，６８にバイアス電位を与える電流ミラーの
入力として動作する。トランジスタ７８のドレインとゲ
ートは、トランジスタ６６，６８のゲートと結合され
る。トランジスタ７８，６６，６８のソースは、電源導
線１８と結合される。
の詳細も示され、これは、差動Ｐ形トランジスタ６０，
６２を含み、ここで、トランジスタ６０のゲートは、Ｖ
mrなどのバイアス基準を受け取る。トランジスタ６０，
６２の共通ソースは、トランジスタ６４のＰ形電流源の
ドレインと結合される。トランジスタ６４のソースは、
電源導線２２と結合される。トランジスタ６０のドレイ
ンは、Ｎ形電流源トランジスタ６６のドレインと結合さ
れ、一方、トランジスタ６２のドレインはＮ形電流源ト
ランジスタ６８と結合される。トランジスタ６２のゲー
トとドレインは共に結合されて、トランジスタ３２のゲ
ートに第２バイアス信号を与える。Ｐ形トランジスタ７
０は、電源導線１８と結合されるドレイン、トランジス
タ６０のドレインと結合されるゲート、およびトランジ
スタ６４のゲートと結合されるソースを含む。Ｐ形トラ
ンジスタ７２は、抵抗器７４を介してトランジスタ７０
のソースと結合されるドレイン、トランジスタ７０のソ
ースと結合されるゲート、および電源導線２２と結合さ
れるソースを含む。Ｐ形トランジスタ７６は、電源導線
２２と結合されるソース、およびトランジスタ７２のド
レインと結合されるゲートを有する。トランジスタ７６
のドレインは、Ｎ形トランジスタ７８のドレインとゲー
トと結合され、このＮ形トランジスタは、電流源トラン
ジスタ６６，６８にバイアス電位を与える電流ミラーの
入力として動作する。トランジスタ７８のドレインとゲ
ートは、トランジスタ６６，６８のゲートと結合され
る。トランジスタ７８，６６，６８のソースは、電源導
線１８と結合される。
【００１１】バイアス生成回路３４の動作原理は以下の
通りである。トランジスタ６８の長さ対幅比は、トラン
ジスタ６６のそれの３倍の大きさであり、そのため、ト
ランジスタ６６の３倍の電流を伝導する。トランジスタ
の大きさの不整合により、トランジスタ６０，６２を流
れる電流が等しくならず、これによって、トランジスタ
３２のゲートに、バイアス基準Ｖmrより大きい負の電圧
シフトが、生じる。トランジスタ６６，６８，７０の電
流ミラー配置は、トランジスタ６４の電流を、トランジ
スタ７６を流れる電流と等しくさせる。トランジスタ７
６の長さ対幅比は、トランジスタ６４のそれの４倍の大
きさであり、このため、トランジスタ６４のゲートー ソ
ース間電圧は、トランジスタ７６のゲートー ソース間電
圧より大きくならなければならない。電位差が抵抗器７
４の両端に発生し、これにより、この電圧差に正比例し
て、電流が抵抗器を通って流れる。抵抗器７４を流れる
電流はまた、トランジスタ７２を通って流れる。したが
って、トランジスタ７２のゲートのところに電圧が発生
して、抵抗器７４からの電流をトランジスタ７２のドレ
インを介して引き込まなけれなばらない。トランジスタ
６４，７２のゲート電圧は等しいので、ドレイン電流
は、その相対的大きさに従った比率をとる。トランジス
タ７０は、抵抗器７４とトランジスタ７２を通って流れ
る電流源を提供する。トランジスタ６４のゲートに発生
する電圧は、トランジスタ３０のゲートにバイアス電位
信号を与える。このため、バイアス生成回路３４を流れ
る電流は、抵抗器７４の両端の電圧降下によって設定さ
れる。
通りである。トランジスタ６８の長さ対幅比は、トラン
ジスタ６６のそれの３倍の大きさであり、そのため、ト
ランジスタ６６の３倍の電流を伝導する。トランジスタ
の大きさの不整合により、トランジスタ６０，６２を流
れる電流が等しくならず、これによって、トランジスタ
３２のゲートに、バイアス基準Ｖmrより大きい負の電圧
シフトが、生じる。トランジスタ６６，６８，７０の電
流ミラー配置は、トランジスタ６４の電流を、トランジ
スタ７６を流れる電流と等しくさせる。トランジスタ７
６の長さ対幅比は、トランジスタ６４のそれの４倍の大
きさであり、このため、トランジスタ６４のゲートー ソ
ース間電圧は、トランジスタ７６のゲートー ソース間電
圧より大きくならなければならない。電位差が抵抗器７
４の両端に発生し、これにより、この電圧差に正比例し
て、電流が抵抗器を通って流れる。抵抗器７４を流れる
電流はまた、トランジスタ７２を通って流れる。したが
って、トランジスタ７２のゲートのところに電圧が発生
して、抵抗器７４からの電流をトランジスタ７２のドレ
インを介して引き込まなけれなばらない。トランジスタ
６４，７２のゲート電圧は等しいので、ドレイン電流
は、その相対的大きさに従った比率をとる。トランジス
タ７０は、抵抗器７４とトランジスタ７２を通って流れ
る電流源を提供する。トランジスタ６４のゲートに発生
する電圧は、トランジスタ３０のゲートにバイアス電位
信号を与える。このため、バイアス生成回路３４を流れ
る電流は、抵抗器７４の両端の電圧降下によって設定さ
れる。
【００１２】トランジスタ２８，２６は、入力Ｖp とＶ
m から電流Ｉ28とＩ26への相互コンダクタンスを提供す
る。トランジスタ２８，２６の相互コンダクタンスのレ
ベルは、それらを流れる電流の平方根に正比例する。ト
ランジスタ３２は、トランジスタ２８，２６を介して流
れる電流を変化させる電流ステアリング機構を提供す
る。同相モード電圧Ｖp およびＶm が、ミッドレンジ・
バイアス基準Ｖmrまで設定される場合、トランジスタ３
２を流れる電流は、トランジスタ３０を流れる電流の４
分の３に等しい。
m から電流Ｉ28とＩ26への相互コンダクタンスを提供す
る。トランジスタ２８，２６の相互コンダクタンスのレ
ベルは、それらを流れる電流の平方根に正比例する。ト
ランジスタ３２は、トランジスタ２８，２６を介して流
れる電流を変化させる電流ステアリング機構を提供す
る。同相モード電圧Ｖp およびＶm が、ミッドレンジ・
バイアス基準Ｖmrまで設定される場合、トランジスタ３
２を流れる電流は、トランジスタ３０を流れる電流の４
分の３に等しい。
【００１３】本発明の特徴として、同相モード電圧Ｖp
およびＶm がミッドレンジ・バイアス電位基準Ｖmrまで
設定される場合、差動入力トランジスタ２６，２８の相
互コンダクタンスは、差動入力トランジスタ１２，１４
の相互コンダクタンスと同じである。同相モード電圧Ｖ
p およびＶm がＶmrから増加するにつれ、トランジスタ
２８，２６を流れる電流の割合が小さくなる。トランジ
スタ２８，２６を流れる電流は最終的にゼロに達する。
トランジスタ２８，２６の電流がゼロのとき、トランジ
スタ３２は、トランジスタ３０を流れる電流の１００％
を伝導する。同相モード電圧Ｖp およびＶm がＶmrから
低下する場合には、トランジスタ２８，２６を流れる電
流の割合は高くなる。トランジスタ２８，２６を流れる
電流は最終的には、トランジスタ３０を流れる電流の１
００％に達する。このため、同相モード電圧がＶmrから
変化するにつれ、差動入力トランジスタ対１２，１４の
相互コンダクタンスは、一方向に変化し、差動入力トラ
ンジスタ対２６，２８の相互コンダクタンスは反対方向
に変化して、増幅器の入力ステージ１０にとって一定の
総相互コンダクタンスを生じる。これが本発明のもう１
つの特徴である。
およびＶm がミッドレンジ・バイアス電位基準Ｖmrまで
設定される場合、差動入力トランジスタ２６，２８の相
互コンダクタンスは、差動入力トランジスタ１２，１４
の相互コンダクタンスと同じである。同相モード電圧Ｖ
p およびＶm がＶmrから増加するにつれ、トランジスタ
２８，２６を流れる電流の割合が小さくなる。トランジ
スタ２８，２６を流れる電流は最終的にゼロに達する。
トランジスタ２８，２６の電流がゼロのとき、トランジ
スタ３２は、トランジスタ３０を流れる電流の１００％
を伝導する。同相モード電圧Ｖp およびＶm がＶmrから
低下する場合には、トランジスタ２８，２６を流れる電
流の割合は高くなる。トランジスタ２８，２６を流れる
電流は最終的には、トランジスタ３０を流れる電流の１
００％に達する。このため、同相モード電圧がＶmrから
変化するにつれ、差動入力トランジスタ対１２，１４の
相互コンダクタンスは、一方向に変化し、差動入力トラ
ンジスタ対２６，２８の相互コンダクタンスは反対方向
に変化して、増幅器の入力ステージ１０にとって一定の
総相互コンダクタンスを生じる。これが本発明のもう１
つの特徴である。
【００１４】増幅器の入力ステージ１０のＮ形差動入力
ステージの動作電流は、抵抗器５４の両端の電圧降下の
値によって設定され、Ｐ形差動入力ステージの動作電流
は、抵抗器７４の両端の電圧降下の値によって設定され
る。抵抗器５４の両端の電圧降下は、Ｎ形トランジスタ
の移動度とは逆に変化する。同様に、抵抗器７４の両端
の電圧降下は、Ｐ形トランジスタの移動度とは逆に変化
する。このため、抵抗器５４を抵抗器７４と整合させる
ことによって、相互コンダクタンスを、温度変数および
加工変数とは独立させることができる。
ステージの動作電流は、抵抗器５４の両端の電圧降下の
値によって設定され、Ｐ形差動入力ステージの動作電流
は、抵抗器７４の両端の電圧降下の値によって設定され
る。抵抗器５４の両端の電圧降下は、Ｎ形トランジスタ
の移動度とは逆に変化する。同様に、抵抗器７４の両端
の電圧降下は、Ｐ形トランジスタの移動度とは逆に変化
する。このため、抵抗器５４を抵抗器７４と整合させる
ことによって、相互コンダクタンスを、温度変数および
加工変数とは独立させることができる。
【００１５】別の実施例で、トランジスタ２０とトラン
ジスタ３２のゲートに印加されたバイアス電位電圧は、
ミッドレンジの電源導線電圧と等しい。トランジスタ２
０の大きさがトランジスタ１２，１４の大きさよりも増
加して、同相モード電圧ＶpおよびＶm が、トランジス
タ２０およびトランジスタ３２のゲートに印加されたバ
イアス電位と等しいとき、トランジスタ１６の電流の４
分の３がトランジスタ２０を介して導かれるようにす
る。同様に、トランジスタ３２がトランジスタ２６，２
８の大きさよりも増加して、同相モード電圧Ｖp および
Ｖm が、トランジスタ２０とトランジスタ３２のゲート
に印加されたバイアス電位と等しいとき、トランジスタ
３０の電流の４分の３がトランジスタ３２を介して導か
れるようにする。このため、Ｎ形差動入力トランジスタ
対の相互コンダクタンスは、Ｐ形差動入力トランジスタ
対の相互コンダクタンスと等しい。同相モード電圧の変
化によって、１つの差動入力トランジスタ対の電流が増
加し、一方で、他の差動入力トランジスタ対の電流の低
下を相殺する。このため、増幅器の入力ステージの相互
コンダクタンスは常に一定である。相互コンダクタンス
は、Ｎ形／Ｐ形トランジスタ対に（Ｎ形／Ｐ形トランジ
スタ移動度それぞれに反比例して変化する）バイアス電
流を提供することによって、加工および温度とは独立さ
せることができる。
ジスタ３２のゲートに印加されたバイアス電位電圧は、
ミッドレンジの電源導線電圧と等しい。トランジスタ２
０の大きさがトランジスタ１２，１４の大きさよりも増
加して、同相モード電圧ＶpおよびＶm が、トランジス
タ２０およびトランジスタ３２のゲートに印加されたバ
イアス電位と等しいとき、トランジスタ１６の電流の４
分の３がトランジスタ２０を介して導かれるようにす
る。同様に、トランジスタ３２がトランジスタ２６，２
８の大きさよりも増加して、同相モード電圧Ｖp および
Ｖm が、トランジスタ２０とトランジスタ３２のゲート
に印加されたバイアス電位と等しいとき、トランジスタ
３０の電流の４分の３がトランジスタ３２を介して導か
れるようにする。このため、Ｎ形差動入力トランジスタ
対の相互コンダクタンスは、Ｐ形差動入力トランジスタ
対の相互コンダクタンスと等しい。同相モード電圧の変
化によって、１つの差動入力トランジスタ対の電流が増
加し、一方で、他の差動入力トランジスタ対の電流の低
下を相殺する。このため、増幅器の入力ステージの相互
コンダクタンスは常に一定である。相互コンダクタンス
は、Ｎ形／Ｐ形トランジスタ対に（Ｎ形／Ｐ形トランジ
スタ移動度それぞれに反比例して変化する）バイアス電
流を提供することによって、加工および温度とは独立さ
せることができる。
【００１６】本発明の別の実施例では、抵抗器５４，７
４は、集積回路の外部に配置できる。抵抗器５４，７４
は、集積回路の外部に配置されて、抵抗器５４，７４の
温度変化の影響を最低限にして、増幅器の入力ステージ
１０の公称バンド幅の変化を逓減する。外部抵抗５４，
７４は薄膜または個別部材が可能である。この薄膜抵抗
材料には、ニッケル・クロームが含まれるが、これに限
定されない。個別抵抗材料には、巻線，カーボンまたは
ガラス成分が含まれるが、これらに限定されない。
４は、集積回路の外部に配置できる。抵抗器５４，７４
は、集積回路の外部に配置されて、抵抗器５４，７４の
温度変化の影響を最低限にして、増幅器の入力ステージ
１０の公称バンド幅の変化を逓減する。外部抵抗５４，
７４は薄膜または個別部材が可能である。この薄膜抵抗
材料には、ニッケル・クロームが含まれるが、これに限
定されない。個別抵抗材料には、巻線，カーボンまたは
ガラス成分が含まれるが、これらに限定されない。
【００１７】よって、ＣＭＯＳ演算増幅器の入力ステー
ジにとって相互コンダクタンスの変化を最低限にするた
めに、改良された電流バイアス技法が提供されたことが
認められよう。増幅器の入力ステージの相互コンダクタ
ンスは、２つの分路回路を提供することによって、同相
モード入力レンジ全体を通じて一定に保たれ、この分路
回路は、同相モード入力電圧をベースに、電流を２つの
差動トランジスタに変化させる。差動トランジスタ入力
対はバイアスされて、入力同相モード電圧が上方と下方
電源電圧の中間にある場合、各差動対に、入力トランジ
スタ差動対の最高電流の４分の１が供給されるようにす
る。同相モード入力電圧が１つの電源導線レール（rai
l）方向、またはもう１つの電源導線レールに変化する
場合、差動トランジスタ対の１つの電流は減少し、一方
でもう１つの差動トランジスタ対の電流はこれに対応し
て増加する。このため、演算増幅器の入力ステージの相
互コンダクタンスは、増幅器の同相モード演算範囲全体
を通して常に一定に保たれる。
ジにとって相互コンダクタンスの変化を最低限にするた
めに、改良された電流バイアス技法が提供されたことが
認められよう。増幅器の入力ステージの相互コンダクタ
ンスは、２つの分路回路を提供することによって、同相
モード入力レンジ全体を通じて一定に保たれ、この分路
回路は、同相モード入力電圧をベースに、電流を２つの
差動トランジスタに変化させる。差動トランジスタ入力
対はバイアスされて、入力同相モード電圧が上方と下方
電源電圧の中間にある場合、各差動対に、入力トランジ
スタ差動対の最高電流の４分の１が供給されるようにす
る。同相モード入力電圧が１つの電源導線レール（rai
l）方向、またはもう１つの電源導線レールに変化する
場合、差動トランジスタ対の１つの電流は減少し、一方
でもう１つの差動トランジスタ対の電流はこれに対応し
て増加する。このため、演算増幅器の入力ステージの相
互コンダクタンスは、増幅器の同相モード演算範囲全体
を通して常に一定に保たれる。
【００１８】本発明の利点として、増幅器の入力ステー
ジの一定の相互コンダクタンスによって、従来形増幅器
の相互コンダクタンスの変化を補正するのに使用される
増幅器の出力ステージの高い動作電流範囲の必要性を排
除する。増幅器の出力ステージの動作の低電流化は、増
幅器のバンド幅要求条件の削減につながり、そのため、
増幅器の安定性を向上させる。したがって、本発明の電
流ステアリング技法は、低電力で、安定性の高いＣＭＯ
Ｓ演算増幅器を提供する。
ジの一定の相互コンダクタンスによって、従来形増幅器
の相互コンダクタンスの変化を補正するのに使用される
増幅器の出力ステージの高い動作電流範囲の必要性を排
除する。増幅器の出力ステージの動作の低電流化は、増
幅器のバンド幅要求条件の削減につながり、そのため、
増幅器の安定性を向上させる。したがって、本発明の電
流ステアリング技法は、低電力で、安定性の高いＣＭＯ
Ｓ演算増幅器を提供する。
【００１９】本発明の具体的実施例を示して説明してき
たが、当業者にはさらなる変形および改良が生じよう。
本発明は、図示した特定の形態に限定されないこと、ま
た添付請求の範囲は、本発明の意図および範囲から逸脱
しないすべての変形をカバーすることを意図しているこ
とを理解されたい。
たが、当業者にはさらなる変形および改良が生じよう。
本発明は、図示した特定の形態に限定されないこと、ま
た添付請求の範囲は、本発明の意図および範囲から逸脱
しないすべての変形をカバーすることを意図しているこ
とを理解されたい。
ここに示す唯一の図は、増幅器の相互コンダクタンスを
制御するためのバイアス生成器を含む、演算増幅器の入
力ステージの回路図を示したものである。
制御するためのバイアス生成器を含む、演算増幅器の入
力ステージの回路図を示したものである。
１０ 増幅器の入力ステージ １２，１４，１６ Ｎ形トランジスタ １８，２２ 電源導線 ２０ Ｎ形分路トランジスタ ２４，３４ バイアス生成回路 ２６，２８，３０ Ｐ形トランジスタ ３２ Ｐ形分路トランジスタ ４０ ４２ 差動Ｎ形トランジスタ ４４ Ｎ形トランジスタ ４６，４８，５８ Ｐ形トランジスタ ５０，５２，５６ Ｎ形トランジスタ ５４ 抵抗器 ６０，６２，６４ 差動Ｐ形トランジスタ ６６，６８ Ｎ形電流源トランジスタ ７２，７６ Ｐ形トランジスタ ７４ 抵抗器 ７８ Ｎ形トランジスタ
Claims (3)
- 【請求項１】 増幅器の入力ステージであって：差動結
合されて、差動入力信号を受信する第１トランジスタ対
（１２，１４）；前記第１トランジスタ対の共通ソース
と結合される第１電流源（１６）；ゲート，ドレインお
よびソースを有する第１トランジスタ（２０）であっ
て、前記ソースは前記第１トランジスタ対の前記共通ソ
ースと結合されており、前記ドレインは、第１電源導線
と結合されており、前記ゲートは第１バイアス電位を受
け取るために結合される、第１トランジスタ（２０）；
差動結合されて、前記差動入力信号を受信する第２トラ
ンジスタ対（２６，２８）；前記第２トランジスタ対の
共通ソースと結合される第２電流源（３０）；およびゲ
ート，ドレインおよびソースを有する第２トランジスタ
（３２）であって、前記ソースは前記第２トランジスタ
対の前記共通ソースと結合されており、前記ドレイン
は、第２電源導線と結合されており、前記ゲートは第２
バイアス電位を受け取るために結合される、第２トラン
ジスタ（３２）；によって構成されることを特徴とする
入力ステージ。 - 【請求項２】 増幅器の入力ステージであって：同相モ
ード電圧を有する差動入力信号を受信するために結合さ
れた第１差動トランジスタ対（１２，１４）；前記第１
差動トランジスタ対の共通ソースと結合されて、前記差
動入力信号の前記同相モード電圧に応答して、前記第１
差動トランジスタ対を流れる電流を変化させる第１回路
手段（２０，２４）；前記差動入力信号を受信するため
に結合された第２差動トランジスタ対（２６，２８）；
および前記第２差動トランジスタ対の共通ソースと結合
されて、前記差動入力信号の前記同相モード電圧に応答
して、前記第２差動トランジスタ対を流れる電流を変化
させる第２回路手段（３２，３４）であって、前記第２
回路手段は、前記第１差動トランジスタ対を介して流れ
る電流を変化させる前記第１回路手段とは独立して、前
記第２差動トランジスタ対を流れる電流を変化させて、
前記増幅器の一定の相互コンダクタンスを維持する、第
２回路手段（３２，３４）；によって構成されることを
特徴とする入力ステージ。 - 【請求項３】 差動結合トランジスタ対の整合された相
互コンダクタンスを確立する方法であって：差動結合さ
れて、同相モード電圧を有する差動入力信号を受信する
第１トランジスタ対（１２，１４）を設ける段階；温度
および加工の変化に依存する第１制御信号に応答して、
前記第１トランジスタ対を介して流れる電流を変化させ
て、第１相互コンダクタンスを確立する段階；差動結合
されて、同相モード電圧を有する前記差動入力信号を受
信する第２トランジスタ対（２６，２８）を設ける段
階；および温度と加工の変化に依存する第２制御信号に
応答して、前記第２トランジスタ対を介して流れる電流
を変化させて第２相互コンダクタンスを確立する段階に
おいて、前記第２相互コンダクタンスは前記第１相互コ
ンダクタンスと整合される段階；によって構成されるこ
とを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/333,466 US5500624A (en) | 1994-11-02 | 1994-11-02 | Input stage for CMOS operational amplifier and method thereof |
| US333466 | 1994-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213856A true JPH08213856A (ja) | 1996-08-20 |
Family
ID=23302917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7298861A Pending JPH08213856A (ja) | 1994-11-02 | 1995-10-24 | Ｃｍｏｓ演算増幅器の入力ステージとその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5500624A (ja) |
| EP (1) | EP0711032A1 (ja) |
| JP (1) | JPH08213856A (ja) |
| KR (1) | KR960019958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244354A (ja) * | 2004-02-24 | 2005-09-08 | Fujitsu Ltd | 差動増幅器及び半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| US5801524A (en) * | 1997-05-27 | 1998-09-01 | International Business Machines Corporation | Voltage controlled current source for low voltage applications |
| US6462619B1 (en) | 2001-01-08 | 2002-10-08 | Texas Instruments Incorporated | Input stag of an operational amplifier |
| US6509795B1 (en) | 2001-09-26 | 2003-01-21 | Texas Instruments Incorporated | CMOS input stage with wide common-mode range |
| US6642789B2 (en) | 2002-03-08 | 2003-11-04 | Texas Instruments Incorporated | Operational amplifier input stage and method |
| US6657495B2 (en) | 2002-04-01 | 2003-12-02 | Texas Instruments Incorporated | Operational amplifier output stage and method |
| EP1511171B1 (en) * | 2003-08-27 | 2007-12-12 | Infineon Technologies AG | Rail-to-Rail input buffer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| CA1260080A (en) * | 1986-09-10 | 1989-09-26 | Akira Yukawa | Operational amplifier circuit having wide operating range |
| US4890052A (en) * | 1988-08-04 | 1989-12-26 | Texas Instruments Incorporated | Temperature constant current reference |
| US5323120A (en) * | 1993-01-05 | 1994-06-21 | Sgs-Thomson Microelectronics, Inc. | High swing operational transconductance amplifier |
| US5334948A (en) * | 1993-02-17 | 1994-08-02 | National Semiconductor Corporation | CMOS operational amplifier with improved rail-to-rail performance |
| US5311145A (en) * | 1993-03-25 | 1994-05-10 | North American Philips Corporation | Combination driver-summing circuit for rail-to-rail differential amplifier |
| US5381112A (en) * | 1993-09-22 | 1995-01-10 | Motorola, Inc. | Fully differential line driver circuit having common-mode feedback |
-
1994
- 1994-11-02 US US08/333,466 patent/US5500624A/en not_active Expired - Lifetime
-
1995
- 1995-10-24 JP JP7298861A patent/JPH08213856A/ja active Pending
- 1995-10-25 KR KR1019950036940A patent/KR960019958A/ko not_active Application Discontinuation
- 1995-10-30 EP EP95117075A patent/EP0711032A1/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244354A (ja) * | 2004-02-24 | 2005-09-08 | Fujitsu Ltd | 差動増幅器及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019958A (ko) | 1996-06-17 |
| EP0711032A1 (en) | 1996-05-08 |
| US5500624A (en) | 1996-03-19 |
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