JP2540782B2 - Ｍｏｓ２象限マルチプライヤ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ信号を乗算する
マルチプライヤに係わり、特に半導体集積回路上に構成
されるＭＯＳ２象限マルチプライヤに関する。

【０００２】

【従来の技術】従来のこの種のＭＯＳ２象限マルチプラ
イヤは、ＢｕｌｔとＷａｌｌｉｎｇａが提案した回路
が、ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅＣｉｒｃｕｉｔｓ，ＶＯＬ．ＳＣ−２１，ＮＯ．
３，ｐｐ．４３０−４３５，Ｊｕｎｅ １９８６に載っ
ている。

【０００３】飽和領域で動作しているＭＯＳトランジス
タのドレイン電流は、チャネル長変調と基板効果を無視
すれば、

【０００４】

【０００５】ここで、β＝μ（Ｃ_OX／２）（Ｗ／Ｌ）は
トランスコンダクタンス・パラメータであり、μはキャ
リアの実効モビリティ、Ｃ_OXは単位面積当たりのゲート
酸化膜容量、Ｗ、Ｌはそれぞれ、ゲート幅、ゲート長で
ある。また、Ｖ_THはスレッショルド電圧、Ｖ_GSi はそれ
ぞれのゲート・ソース間電圧である。

【０００６】図６、従来のＭＯＳ２象限マルチプライヤ
を示す。各トランジスタのドレイン電流は、次式で示さ
れる。

【０００７】 Ｉ_D1＝β（Ｖ₁ −Ｖ_TH）² （２） Ｉ_D2＝β（Ｖ₁ ’−Ｖ_TH）² （３） Ｉ_D3＝β（Ｖ₂ −Ｖ₁ −Ｖ_TH）² （４） Ｉ_D4＝β（Ｖ₂ −Ｖ₁ ’−Ｖ_TH）² （５） したがって、差動出力電流ΔＩは ΔＩ＝Ｉ_L −Ｉ_R ＝（Ｉ_D2＋Ｉ_D3）−（Ｉ_D1＋Ｉ_D4） ＝２βＶ_i （２Ｖ_TH−Ｖ_C ） （６） ただし、Ｖ₁ ＝Ｖ_R1＋Ｖ_i ／２、Ｖ₁ ’＝Ｖ_R1−Ｖ_i ／
２，Ｖ₂ ＝Ｖ_C である。ここで、Ｖ_THは一定値となるか
ら、従来のＭＯＳ２象限マルチプライヤは線形動作す
る。

【０００８】

【発明が解決しようとする課題】従来のＭＯＳ２象限マ
ルチプライヤは１つの回路しか知られていないので回路
の自由度が少ない。

【０００９】

【課題を解決するための手段】本発明のＭＯＳ２象限マ
ルチプライヤは、第一のトランジスタ対は、カスコード
接続される第三のトランジスタ対をそれぞれ負荷に持
ち、クアドリテールセルを構成する第二のトランジスタ
対は、それぞれのゲートが第一のトランジスタ対のそれ
ぞれのドレインと共通接続され、第一のトランジスタ対
と第三のトランジスタ対のいずれか一方のトランジスタ
対それぞれのゲートが共通接続されて制御電圧が印加さ
れ、他方のトランジスタ対のそれぞれのゲートには差動
入力信号が印加される。

【００１０】

【実施例】図１から図３は、本発明請求項１の実施例を
示す回路図である。

【００１１】図６に示した、トランジスタＭ１、Ｍ３、
Ｍ５からなる、ＢｕｌｔとＷａｌｌｉｎｇａが提案した
電圧制御型Ｖ−Ｉコンバータ回路を２つ組み合わせて２
象限マルチプライヤを実現する方法は、入力方法が２通
りあり、出力方法もそれぞれ３通りある。すなわち、入
力信号と制御電圧を印加する端子の選び方が２通りあ
り、それぞれについて、カスコード接続されていない２
つのトランジスタのみの差動電流を取るやり方と、カス
コード接続されていないトランジスタとカスコード接続
された２組のトランジスタを交叉接続して差動電流を取
るやり方と並列接続して差動電流を取るやり方がある。

【００１２】入力信号と制御電圧を印加する端子の選び
方を２通り示す。図１〜図３は、カスコード接続された
トランジスタの下段に制御電圧を印加する場合であり、
図４と図５は、カスコード接続されたトランジスタの上
段に制御電圧を印加する場合である。いずれの場合に
も、差動出力端子の構成方法は、上述したように、３通
りずつある。

【００１３】図１〜図３は、本発明請求項１の回路例を
示す。図１において、Ｖ_GS1 ＝Ｖ_GS2 ＝Ｖ_GS5 ＝Ｖ_GS6
（＝Ｖ₁ ），Ｉ_D1＝Ｉ_D2であるから、 Ｉ_D1＝Ｉ_D2＝β（Ｖ₁ −Ｖ_TH）² （７） Ｉ_D3＝β（Ｖ₂ −Ｖ₁ −Ｖ_TH）² （８） Ｉ_D4＝β（Ｖ₂ ’−Ｖ₁ −Ｖ_TH）² （９） したがって、差動出力電流ΔＩは ΔＩ＝Ｉ_L −Ｉ_R ＝Ｉ_D3−Ｉ_D4 （図１に相当） ＝（Ｉ_D1＋Ｉ_D3）−（Ｉ_D2＋Ｉ_D4） （図２に相当） ＝（Ｉ_D2＋Ｉ_D3）−（Ｉ_D1＋Ｉ_D4） （図３に相当） ＝２βＶ_i （Ｖ_R1−Ｖ_C −Ｖ_TH） （１０） ただし、Ｖ₁ ＝Ｖ_C 、Ｖ₂ ＝Ｖ_R1−Ｖ_i ／２、Ｖ₂ ’＝
Ｖ_R1＋Ｖ_i ／２である。よって、図１〜図３に示すソー
ス接地された２象限マルチプライヤの差動出力電流はい
ずれも等しくなる。いずれのＭＯＳ２象限マルチプライ
ヤも線形動作する。

【００１４】次に、図４は本発明請求項２の回路例であ
る。図４において、Ｖ_GS1 ＝Ｖ_GS5（＝Ｖ₁ ），Ｖ_GS2
＝Ｖ_GS6 （＝Ｖ₁ ’）であるから、 Ｉ_D1＝β（Ｖ₁ −Ｖ_TH）² （１１） Ｉ_D2＝β（Ｖ₁ ’−Ｖ_TH）² （１２） Ｉ_D3＝β（Ｖ₂ −Ｖ₁ −Ｖ_TH）² （１３） Ｉ_D4＝β（Ｖ₂ −Ｖ₁ ’−Ｖ_TH）² （１４） したがって、図４に示す差動出力型２象限マルチプライ
ヤの差動出力電流ΔＩはΔＩ＝Ｉ_L −Ｉ_R ＝Ｉ_D3−Ｉ_D4 ＝２βＶ_i （Ｖ_TH−Ｖ_C ＋Ｖ_R1） （１５） ただし、Ｖ₁ ＝Ｖ_R1＋Ｖ_i ／２，Ｖ₁ ’＝Ｖ_R1−Ｖ_i ／
２，Ｖ₂ ＝Ｖ_C である。

【００１５】同様に、図５は本発明請求項３の回路例で
ある。図５に示す平衡型２象限マルチプライヤの差動出
力電流ΔＩは、 ΔＩ＝Ｉ_L −Ｉ_R ＝（Ｉ_D1＋Ｉ_D3）−（Ｉ_D2＋Ｉ_D4） ＝２βＶ_i （２Ｖ_R1−Ｖ_C ） （１６） したがって、図５に示す平衡型２象限マルチプライヤ
は、印加される電圧で回路特性が決定され、スレッショ
ルド電圧Ｖ_THの影響を受けない。すなわち、あたかもフ
ローティング入力化された差動対と同等の動作をする。
ソース接地している分だけ、低電圧化できる。

【００１６】付け加えると、従来回路であるＢｕｌｔと
Ｗａｌｌｉｎｇａが提案した不平衡型２象限マルチプラ
イヤ（図６）の差動出力電流は（６）式に示されるよう
に、ΔＩ（＝Ｉ_L −Ｉ_R ）＝２βＶ_i （２Ｖ_TH−Ｖ_C ）
であり、図１〜図４に示す２象限マルチプライヤと同様
に、スレッショルド電圧Ｖ_THを含んでいる。

【００１７】

【発明の効果】以上説明したように、本発明のＭＯＳ２
象限マルチプライヤは、線形な入力電圧範囲を持ち、比
較的小さな回路規模で実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明請求項１の第一の実施例を示すＭＯＳ２
象限マルチプライヤの回路図。

【図２】本発明請求項１の第二の実施例を示すＭＯＳ２
象限マルチプライヤの回路図。

【図３】本発明請求項１の第三の実施例を示すＭＯＳ２
象限マルチプライヤの回路図。

【図４】本発明請求項２の一実施例を示すＭＯＳ２象限
マルチプライヤの回路図。

【図５】本発明請求項３の一実施例を示すＭＯＳ２象限
マルチプライヤの回路図。

【図６】従来回路例。

【符号の説明】

Ｍ１〜Ｍ６ ＭＯＳトランジスタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第一のトランジスタ対は、カスコード接
   続される第三のトランジスタ対をそれぞれ負荷に持ち、
   第二のトランジスタ対は、それぞれのゲートが第一のト
   ランジスタ対のそれぞれのドレインと共通接続され、第
   一のトランジスタ対のそれぞれのゲートが共通接続され
   て制御電圧が印加され、第三のトランジスタ対のそれぞ
   れのゲートには差動入力信号が印加され、第二のトラン
   ジスタ対のそれぞれのドレイン電流を少なくとも差動出
   力電流に含むことを特徴とするＭＯＳ２象限マルチプラ
   イヤ。
2. 【請求項２】 第一のトランジスタ対は、カスコード接
   続される第三のトランジスタ対をそれぞれ負荷に持ち、
   第二のトランジスタ対は、それぞれのゲートが第一のト
   ランジスタ対のそれぞれのドレインと共通接続され、第
   一のトランジスタ対のそれぞれのゲートには差動入力信
   号が印加され、第三のトランジスタ対のそれぞれのゲー
   トが共通接続されて制御電圧が印加され、第二のトラン
   ジスタ対のそれぞれのドレイン電流を差動出力すること
   を特徴とするＭＯＳ２象限マルチプライヤ。
3. 【請求項３】 請求項２において、第二のトランジスタ
   対のそれぞれのドレインと第三のトランジスタ対のそれ
   ぞれのドレインが並列接続されて差動出力することを特
   徴とするＭＯＳ２象限マルチプライヤ。