JP2526808B2 - チュ―ニング可能なｍｏｓ ｏｔａ - Google Patents
チュ―ニング可能なｍｏｓ ｏｔａInfo
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- JP2526808B2 JP2526808B2 JP13046794A JP13046794A JP2526808B2 JP 2526808 B2 JP2526808 B2 JP 2526808B2 JP 13046794 A JP13046794 A JP 13046794A JP 13046794 A JP13046794 A JP 13046794A JP 2526808 B2 JP2526808 B2 JP 2526808B2
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- Japan
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- transistor
- pair
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- transistor pair
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Description
【０００１】
【産業上の利用分野】本発明はアナログ信号を増幅する
ＯＴＡ（Operational Tarnsconductance Amplifier) に
係わり、特に半導体集積回路上に構成されるチューニン
グ可能なＭＯＳ ＯＴＡに関する。
ＯＴＡ（Operational Tarnsconductance Amplifier) に
係わり、特に半導体集積回路上に構成されるチューニン
グ可能なＭＯＳ ＯＴＡに関する。
【０００２】
【従来の技術】従来のこの種のチューニング可能なＭＯ
Ｓ ＯＴＡは、Ｗang が提案した回路が、ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ，ＶＯＬ．２５，ＮＯ．１，ｐｐ．３１５−
３１７，Ｆｅｂ．１９９０に載っている。
Ｓ ＯＴＡは、Ｗang が提案した回路が、ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ，ＶＯＬ．２５，ＮＯ．１，ｐｐ．３１５−
３１７，Ｆｅｂ．１９９０に載っている。
【０００３】飽和領域で動作しているＭＯＳトランジス
タのドレイン電流は、チャネル長変調と基板効果を無視
すれば、
タのドレイン電流は、チャネル長変調と基板効果を無視
すれば、
【０００４】
【０００５】ここで、β＝μ（Ｃｏｘ／２）（Ｗ／Ｌ）
はトランスコンダクタンス・パラメータであり、μはキ
ャリアの実効モビリティ、Ｃｏｘは単位面積当たりのゲ
ート酸化膜容量、Ｗ、Ｌはそれぞれ、ゲート幅、ゲート
長である。また、ＶTHはスレッショルド電圧、ＶGSi は
それぞれのゲート・ソース間電圧である。
はトランスコンダクタンス・パラメータであり、μはキ
ャリアの実効モビリティ、Ｃｏｘは単位面積当たりのゲ
ート酸化膜容量、Ｗ、Ｌはそれぞれ、ゲート幅、ゲート
長である。また、ＶTHはスレッショルド電圧、ＶGSi は
それぞれのゲート・ソース間電圧である。
【０００６】図１３に、４個のトランジスタが１つのテ
ール電流で駆動されたクァドリテールセルを用いて実現
されるチューニング可能なＭＯＳ ＯＴＡを示す。各ト
ランジスタのドレイン電流は、次式で示される。
ール電流で駆動されたクァドリテールセルを用いて実現
されるチューニング可能なＭＯＳ ＯＴＡを示す。各ト
ランジスタのドレイン電流は、次式で示される。
【０００７】
【０００８】ただし、ＶR は入力信号の直流電圧、ＶS
は共通ソース電圧である。
は共通ソース電圧である。
【０００９】テール電流の条件より、
【００１０】
【００１１】チューニング可能なＭＯＳ ＯＴＡの差動
出力電流△Ｉは次式で示される。
出力電流△Ｉは次式で示される。
【００１２】
【００１３】（７）式からわかるように、ＭＯＳトラン
ジスタの２乗則を仮定すれば、回路内のＭＯＳトランジ
スタがいずれもカットオフしない入力電圧範囲において
は、線形動作する。入力電圧が大きくなるにしたがっ
て、回路内のＭＯＳトランジスタがカットオフし始め、
線形動作からずれてくる。
ジスタの２乗則を仮定すれば、回路内のＭＯＳトランジ
スタがいずれもカットオフしない入力電圧範囲において
は、線形動作する。入力電圧が大きくなるにしたがっ
て、回路内のＭＯＳトランジスタがカットオフし始め、
線形動作からずれてくる。
【００１４】（７）式をもとに、チューニング可能なＭ
ＯＳ ＯＴＡの伝達特性は、ＶB をパラメータにして図
１４に示す。また、大信号に対してはテール電流によ
り、リミッティング特性を持つことがわかる。
ＯＳ ＯＴＡの伝達特性は、ＶB をパラメータにして図
１４に示す。また、大信号に対してはテール電流によ
り、リミッティング特性を持つことがわかる。
【００１５】チューニング可能なＭＯＳ ＯＴＡのトラ
ンスコンダクタンス特性は、（２８）式を、Ｖi につい
て微分すれば、トランスコンダクタンス特性が求まる。
ンスコンダクタンス特性は、（２８）式を、Ｖi につい
て微分すれば、トランスコンダクタンス特性が求まる。
【００１６】
【００１７】チューニング可能なＭＯＳ ＯＴＡのトラ
ンスコンダクタンス特性を、（８）式をもとに、ＶB を
パラメータにして図１５に示す。
ンスコンダクタンス特性を、（８）式をもとに、ＶB を
パラメータにして図１５に示す。
【００１８】
【発明が解決しようとする課題】アナログ信号処理にお
いては、ＯＴＡに欠くことのできないファンクションで
ある。プロセスのファイン化が進み、それに伴いＬＳＩ
の電流電圧も５Ｖから３．３Ｖあるいは３Ｖへと低電圧
化してきており、低電圧回路技術の必要性が一層高まっ
てきている。さらに、ＣＭＯＳプロセスがＬＳＩ化には
最適のプロセス技術として広く認められるようになり、
ＣＭＯＳプロセスでＯＴＡを実現するための回路技術が
求められている。特に、チューニング可能なＭＯＳ Ｏ
ＴＡは利用価値が高い。
いては、ＯＴＡに欠くことのできないファンクションで
ある。プロセスのファイン化が進み、それに伴いＬＳＩ
の電流電圧も５Ｖから３．３Ｖあるいは３Ｖへと低電圧
化してきており、低電圧回路技術の必要性が一層高まっ
てきている。さらに、ＣＭＯＳプロセスがＬＳＩ化には
最適のプロセス技術として広く認められるようになり、
ＣＭＯＳプロセスでＯＴＡを実現するための回路技術が
求められている。特に、チューニング可能なＭＯＳ Ｏ
ＴＡは利用価値が高い。
【００１９】
【課題を解決するための手段】本発明のチューニング可
能なＭＯＳ ＯＴＡは、４つのトランジスタのソースが
共通接続されて１つのテール電流で駆動されるクァドリ
テールセルを有し、クァドリテールセルを構成する第一
のトランジスタ対は、カスコード接続される第三のトラ
ンジスタ対をそれぞれ負荷に持ち、クァドリテールセル
を構成する第二のトランジスタ対は、それぞれのゲート
が第一のトランジスタ対のそれぞれのドレインと共通接
続されたカスコード・クァドリテールセルにおいて、第
一のトランジスタ対と第三のトランジスタ対のいずれか
一方のトランジスタ対それぞれのゲートが共通接続され
てチューニング電圧が印加され、他方のトランジスタ対
のそれぞれのゲートには差動入力信号が印加される。
能なＭＯＳ ＯＴＡは、４つのトランジスタのソースが
共通接続されて１つのテール電流で駆動されるクァドリ
テールセルを有し、クァドリテールセルを構成する第一
のトランジスタ対は、カスコード接続される第三のトラ
ンジスタ対をそれぞれ負荷に持ち、クァドリテールセル
を構成する第二のトランジスタ対は、それぞれのゲート
が第一のトランジスタ対のそれぞれのドレインと共通接
続されたカスコード・クァドリテールセルにおいて、第
一のトランジスタ対と第三のトランジスタ対のいずれか
一方のトランジスタ対それぞれのゲートが共通接続され
てチューニング電圧が印加され、他方のトランジスタ対
のそれぞれのゲートには差動入力信号が印加される。
【００２０】
【実施例】図１から図６は、本発明の請求項１の実施例
を示す回路図である。４つのトランジスタが１つのテー
ル電流を共有するが、カスコード接続されたトランジス
タを含んでいるから、カスコード・クァドリテールセル
と呼ぶ。
を示す回路図である。４つのトランジスタが１つのテー
ル電流を共有するが、カスコード接続されたトランジス
タを含んでいるから、カスコード・クァドリテールセル
と呼ぶ。
【００２１】図１〜図３に示すカスコード・クァドリテ
ールセルを構成するおのおののトランジスタのドレイン
電流は、ＶGS1 ＝ＶGS2 ＝ＶGS5 ＝ＶGS6 （＝Ｖ1 ），
ＩD1＝ＩD2であるから、
ールセルを構成するおのおののトランジスタのドレイン
電流は、ＶGS1 ＝ＶGS2 ＝ＶGS5 ＝ＶGS6 （＝Ｖ1 ），
ＩD1＝ＩD2であるから、
【００２２】
【００２３】テール電流の条件より、
【００２４】
【００２５】したがって、差動出力電流△Ｉは２つのト
ランジスタのドレイン電流をそのまま差動出力電流を取
るか、他のトランジスタと並列接続して差動出力電流を
取るか、あるいは、交又接続して差動出力電流を取るか
の３通りの出力方法が考えられる。
ランジスタのドレイン電流をそのまま差動出力電流を取
るか、他のトランジスタと並列接続して差動出力電流を
取るか、あるいは、交又接続して差動出力電流を取るか
の３通りの出力方法が考えられる。
【００２６】
【００２７】ただし、共通ソース電圧ＶS は入力電圧Ｖ
i に依存し、
i に依存し、
【００２８】
【００２９】すなわち、共通ソース電圧ＶS は一定値と
はならないが、ＶS を消去しているので線形動作する。
はならないが、ＶS を消去しているので線形動作する。
【００３０】同様に、図４に示すカスコード・クァドリ
テールを構成するおのおののトランジスタのドレイン電
流は、ＶGS1 ＝ＶGS5 ，ＶGS2 ＝ＶGS6 ，ＩD1＝ＩD5，
ＩD2＝ＩD6であるから、
テールを構成するおのおののトランジスタのドレイン電
流は、ＶGS1 ＝ＶGS5 ，ＶGS2 ＝ＶGS6 ，ＩD1＝ＩD5，
ＩD2＝ＩD6であるから、
【００３１】
【００３２】テール電流の条件より、（１２）式が成り
立つ。
立つ。
【００３３】
【００３４】したがって、差動出力電流△Ｉは、
【００３５】
【００３６】ここで、共通ソース電圧ＶS は入力電圧Ｖ
i に依存し、
i に依存し、
【００３７】
【００３８】この場合も、共通ソース電圧ＶS は一定値
とはならないが、ＶS を消去しているので線形動作す
る。
とはならないが、ＶS を消去しているので線形動作す
る。
【００３９】同様に、図５に示す平衡型カスコード・ク
ァドリテールの差動出力電流△Ｉは、（１５）式〜（１
８）式、および（１２）式と（２０）式が成り立つか
ら、
ァドリテールの差動出力電流△Ｉは、（１５）式〜（１
８）式、および（１２）式と（２０）式が成り立つか
ら、
【００４０】
【００４１】ここで、共通ソース電圧ＶS は（２０）式
に示すように、入力電圧Ｖi に依存するために、一定値
とはならずに、非直線項として直線性を劣化させてい
る。
に示すように、入力電圧Ｖi に依存するために、一定値
とはならずに、非直線項として直線性を劣化させてい
る。
【００４２】同様に、図６に示す不平衡型カスコード・
クァドリテールの差動出力電流△Ｉは（１５）式〜（１
８）式および（１２）式と（２０）式が成り立つから、
クァドリテールの差動出力電流△Ｉは（１５）式〜（１
８）式および（１２）式と（２０）式が成り立つから、
【００４３】
【００４４】この場合にも、共通ソース電圧ＶS は（２
０）式に示すように、入力電圧Ｖi に依存するために、
一定値とはならずに、非直線項として直線性を劣化させ
ている。
０）式に示すように、入力電圧Ｖi に依存するために、
一定値とはならずに、非直線項として直線性を劣化させ
ている。
【００４５】定電流駆動することでフローティング入力
化でき、図１〜図４に示すカスコード・クァドリテール
セルでは線形動作が実現できるが、図５と図６に示すカ
スコード・クァドリテールセルでは線形動作が実現でき
ずにチューニング電圧に対する直線性が犠牲になってい
る。
化でき、図１〜図４に示すカスコード・クァドリテール
セルでは線形動作が実現できるが、図５と図６に示すカ
スコード・クァドリテールセルでは線形動作が実現でき
ずにチューニング電圧に対する直線性が犠牲になってい
る。
【００４６】実際には、（２１）式により、図５に示す
平衡型カスコード・クァドリテールセルのチューニング
電圧を共通ソース電圧ＶS を基準に印加すれば線形動作
となる。チューニング電圧ＶC を与えられる回路とし
て、図７に、ＯＰアンプを追加した回路例を、本発明請
求項２の一実施例として示す。次に、図８にトランジス
タを追加した回路例を本発明請求項３の一実施例として
示す。図８は、正確には、平衡型カスコード・クィント
テールセル（cascode quint-tail cell ）であり、チュ
ーニング電圧ＶC はＶB −ＶR ＋ＶS ＋ＶTHで与えられ
る。
平衡型カスコード・クァドリテールセルのチューニング
電圧を共通ソース電圧ＶS を基準に印加すれば線形動作
となる。チューニング電圧ＶC を与えられる回路とし
て、図７に、ＯＰアンプを追加した回路例を、本発明請
求項２の一実施例として示す。次に、図８にトランジス
タを追加した回路例を本発明請求項３の一実施例として
示す。図８は、正確には、平衡型カスコード・クィント
テールセル（cascode quint-tail cell ）であり、チュ
ーニング電圧ＶC はＶB −ＶR ＋ＶS ＋ＶTHで与えられ
る。
【００４７】一方、図９に示す不平衡型カスコード・ク
ァドリテールセルは本発明請求項４の一実施例を示す回
路図である。このように、トランジスタを３段カスコー
ド接続し、トランジスタサイズを異ならせることで共通
ソース電圧に依存しない回路を実現でき、線形動作を確
保できる。図９において、Ｋ＝１／２とおくと、不平衡
型ダブルカスコード・クァドリテールセルの差動出力電
流△Ｉは、
ァドリテールセルは本発明請求項４の一実施例を示す回
路図である。このように、トランジスタを３段カスコー
ド接続し、トランジスタサイズを異ならせることで共通
ソース電圧に依存しない回路を実現でき、線形動作を確
保できる。図９において、Ｋ＝１／２とおくと、不平衡
型ダブルカスコード・クァドリテールセルの差動出力電
流△Ｉは、
【００４８】
【００４９】と与えられる。同一サイズトランジスタで
構成する場合には、図１０に示すように、ペアトランジ
スタで電流を２分すれば、等価的にＫ＝１／２のトラン
ジスタを実現できる。
構成する場合には、図１０に示すように、ペアトランジ
スタで電流を２分すれば、等価的にＫ＝１／２のトラン
ジスタを実現できる。
【００５０】実際には、図９では、トランジスタＭ３、
Ｍ４を単位トランジスタとすれば、１４個の単位トラン
ジスタを必要とするが、図１０では、１２個のトランジ
スタで良い。また、これらの回路構成では、トランジス
タを３段カスコード接続しているために、電源電圧は低
くはできない。
Ｍ４を単位トランジスタとすれば、１４個の単位トラン
ジスタを必要とするが、図１０では、１２個のトランジ
スタで良い。また、これらの回路構成では、トランジス
タを３段カスコード接続しているために、電源電圧は低
くはできない。
【００５１】さらに、本発明請求項６では、従来回路で
詳しく回路解析したＷang の提案した回路を用い、入力
回路を付加したチューニング可能なＭＯＳ ＯＴＡの構
成方法を請求する。
詳しく回路解析したＷang の提案した回路を用い、入力
回路を付加したチューニング可能なＭＯＳ ＯＴＡの構
成方法を請求する。
【００５２】Ｗang の提案した回路（クァドリテールセ
ル）への入力回路（オフセット発生回路）としては、ト
ランジスタをカスコード接続したカスコード差動対、あ
るいは、電圧分圧器を包含したカスコード・クァドリテ
ールセルを用いるやり方が考えられる。
ル）への入力回路（オフセット発生回路）としては、ト
ランジスタをカスコード接続したカスコード差動対、あ
るいは、電圧分圧器を包含したカスコード・クァドリテ
ールセルを用いるやり方が考えられる。
【００５３】図１１は、カスコード差動対で構成される
ＭＯＳ電圧加算回路を入力回路に用いて、チューニング
可能なオフセット発生回路を実現したＭＯＳ ＯＴＡの
回路を示す。
ＭＯＳ電圧加算回路を入力回路に用いて、チューニング
可能なオフセット発生回路を実現したＭＯＳ ＯＴＡの
回路を示す。
【００５４】図１２は、カスコード・クァドリテールセ
ルで構成されるＭＯＳ電圧分圧回路とＭＯＳ電圧加算回
路を包含した回路を入力回路に用いて、チューニング可
能なオフセット発生回路を実現したＭＯＳ ＯＴＡの回
路を示す。ＭＯＳ電圧分圧回路により、入力電圧が２分
されるために、図１１に示した回路に対して、出力が半
分となっている。
ルで構成されるＭＯＳ電圧分圧回路とＭＯＳ電圧加算回
路を包含した回路を入力回路に用いて、チューニング可
能なオフセット発生回路を実現したＭＯＳ ＯＴＡの回
路を示す。ＭＯＳ電圧分圧回路により、入力電圧が２分
されるために、図１１に示した回路に対して、出力が半
分となっている。
【００５５】
【発明の効果】以上説明したように、本発明のチューニ
ング可能なＭＯＳ ＯＴＡ回路は、直線性の良い入力電
圧範囲を広くでき、比較的小さな回路規模で実現できる
という効果がある。
ング可能なＭＯＳ ＯＴＡ回路は、直線性の良い入力電
圧範囲を広くでき、比較的小さな回路規模で実現できる
という効果がある。
【図１】本発明請求項１の第一の実施例を示すチューニ
ング可能なＭＯＳ ＯＴＡの回路図。
ング可能なＭＯＳ ＯＴＡの回路図。
【図２】本発明請求項１の第二の実施例を示すチューニ
ング可能なＭＯＳ ＯＴＡの回路図。
ング可能なＭＯＳ ＯＴＡの回路図。
【図３】本発明請求項１の第三の実施例を示すチューニ
ング可能なＭＯＳ ＯＴＡの回路図。
ング可能なＭＯＳ ＯＴＡの回路図。
【図４】本発明請求項１の第四の実施例を示すチューニ
ング可能なＭＯＳ ＯＴＡの回路図。
ング可能なＭＯＳ ＯＴＡの回路図。
【図５】本発明請求項１の第五の実施例を示すチューニ
ング可能なＭＯＳ ＯＴＡの回路図。
ング可能なＭＯＳ ＯＴＡの回路図。
【図６】本発明請求項１の第六の実施例を示すチューニ
ング可能なＭＯＳ ＯＴＡの回路図。
ング可能なＭＯＳ ＯＴＡの回路図。
【図７】本発明請求項２の一実施例を示すチューニング
可能なＭＯＳ ＯＴＡの回路図。
可能なＭＯＳ ＯＴＡの回路図。
【図８】本発明請求項３の一実施例を示すチューニング
可能なＭＯＳ ＯＴＡの回路図。
可能なＭＯＳ ＯＴＡの回路図。
【図９】本発明請求項４の一実施例を示すチューニング
可能なＭＯＳ ＯＴＡの回路図。
可能なＭＯＳ ＯＴＡの回路図。
【図１０】本発明請求項５の一実施例を示すチューニン
グ可能なＭＯＳ ＯＴＡの回路図。
グ可能なＭＯＳ ＯＴＡの回路図。
【図１１】本発明請求項６の一実施例を示すチューニン
グ可能なＭＯＳ ＯＴＡの回路図。
グ可能なＭＯＳ ＯＴＡの回路図。
【図１２】本発明請求項７の一実施例を示すチューニン
グ可能なＭＯＳ ＯＴＡの回路図。
グ可能なＭＯＳ ＯＴＡの回路図。
【図１３】従来回路例。
【図１４】従来回路例の伝達特性。
【図１５】従来回路例のトランスコンダクタンス特性。
Ｍ１〜Ｍ１２ ＭＯＳトランレジスタ
Claims (7)
- 【請求項１】 ４つのトランジスタのソースが共通接続
されて１つのテール電流で駆動されるクァドリテールセ
ルを有し、クァドリテールセルを構成する第一のトラン
ジスタ対は、カスコード接続される第三のトランジスタ
対をそれぞれ負荷に持ち、クァドリテールセルを構成す
る第二のトランジスタ対は、それぞれのゲートが第一の
トランジスタ対のそれぞれのドレインと共通接続された
カスコード・クァドリテールセルにおいて、 第一のトランジスタ対と第三のトランジスタ対のうちい
ずれか一方のトランジスタ対のそれぞれのゲートが共通
接続されてチューニング電圧が印加され、他方のトラン
ジスタ対のそれぞれのゲートには差動入力信号が印加さ
れ、第二のトランジスタ対のそれぞれのドレイン電流を
少なくとも差動出力電流に含むことを特徴とするチュー
ニング可能なＭＯＳ ＯＴＡ。 - 【請求項２】 請求項１において、共通ソース電圧との
差電圧がチューニング電圧として印加されることを特徴
とするチューニング可能なＭＯＳ ＯＴＡ。 - 【請求項３】 請求項１において、クァドリテールセル
にカスコード接続されたトランジスタが追加され、ダイ
オード接続された上段トランジスタはソース電圧をチュ
ーニング電圧として印加し、下段トランジスタは差動入
力信号の直流電圧が印加されることを特徴とするチュー
ニング可能なＭＯＳ ＯＴＡ。 - 【請求項４】 請求項１において、第一のトランジスタ
対と第三のトランジスタ対との間に、さらに、それぞれ
のトランジスタがダイオード接続された第四のトランジ
スタ対が挿入され、前記第二のトランジスタ対を構成す
るトランジスタのゲートＷ／Ｌ比が他のトランジスタ対
を構成するトランジスタのゲートＷ／Ｌ比の半分である
ことを特徴とするチューニング可能なＭＯＳ ＯＴＡ。 - 【請求項５】 請求項４において、第一のトランジスタ
対と第三のトランジスタ対との間に、さらに、それぞれ
のトランジスタがダイオード接続された第四のトランジ
スタ対が挿入され、前記第二のトランジスタ対のそれぞ
れのトランジスタのドレイン電流の半分を差動出力電流
としたことを特徴とするチューニング可能なＭＯＳ Ｏ
ＴＡ。 - 【請求項６】 出力が交差接続された２つのトランジス
タ対のソースが共通接続されて１つのテール電流で駆動
されるクァドリテールセルとカスコード接続された差動
対を有し、カスコード接続された差動対を構成する上段
のトランジスタのそれぞれのゲートは共通接続されてチ
ューニング電圧が印加され、カスコード接続された差動
対を構成する上段トランジスタのそれぞれのソースは、
前記クァドリテールセルを構成する第一のトランジスタ
対のそれぞれのゲートと共通接続されて、カスコード接
続された差動対を構成する下段のトランジスタのそれぞ
れのゲートと前記クァドリテールセルを構成する第二の
トランジスタ対のそれぞれのゲートが共通接続されて差
動入力信号が印加されることを特徴とするチューニング
可能なＭＯＳ ＯＴＡ。 - 【請求項７】 請求項６において、カスコード接続され
た差動対にさらに、カスコード接続されたトランジスタ
対の追加され、それぞれのカスコード接続されたトラン
ジスタの下段トランジスタはそれぞれダイオード接続さ
れ、それぞれのカスコード接続されたトランジスタの上
段トランジスタには、差動入力信号が印加され、カスコ
ード接続された上段トランジスタのソースと前記クァド
リテールセルを構成する第二のトランジスタのそれぞれ
のゲートと共通接続されたことを特徴とするチューニン
グ可能なＭＯＳ ＯＴＡ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13046794A JP2526808B2 (ja) | 1994-06-13 | 1994-06-13 | チュ―ニング可能なｍｏｓ ｏｔａ |
| US08/477,257 US5578965A (en) | 1994-06-13 | 1995-06-07 | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors |
| GB9511970A GB2290642B (en) | 1994-06-13 | 1995-06-13 | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors |
| GB9725964A GB2317727B (en) | 1994-06-13 | 1995-06-13 | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors |
| GB9725965A GB2317728B (en) | 1994-06-13 | 1995-06-13 | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors |
| GB9813755A GB2323692B (en) | 1994-06-13 | 1995-06-13 | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors |
| KR1019950015498A KR0137046B1 (ko) | 1994-06-13 | 1995-06-13 | Mos 트랜지스터를 사용하는 2상한 멀티플라이어 및 튜닝 가능한 연산 트랜스컨덕턴스증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13046794A JP2526808B2 (ja) | 1994-06-13 | 1994-06-13 | チュ―ニング可能なｍｏｓ ｏｔａ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336164A JPH07336164A (ja) | 1995-12-22 |
| JP2526808B2 true JP2526808B2 (ja) | 1996-08-21 |
Family
ID=15034945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13046794A Expired - Lifetime JP2526808B2 (ja) | 1994-06-13 | 1994-06-13 | チュ―ニング可能なｍｏｓ ｏｔａ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526808B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168477A (ja) * | 1997-08-12 | 1999-03-09 | Nec Corp | チューナブルｃｍｏｓ演算トランスコンダクタンス増幅器 |
| JP4500185B2 (ja) * | 2005-03-02 | 2010-07-14 | セイコーインスツル株式会社 | オペアンプ |
| US7944298B2 (en) * | 2007-12-18 | 2011-05-17 | Qualcomm, Incorporated | Low noise and low input capacitance differential MDS LNA |
-
1994
- 1994-06-13 JP JP13046794A patent/JP2526808B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07336164A (ja) | 1995-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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