JP2000057243A - 乗算回路およびｏｔａ - Google Patents

乗算回路およびｏｔａ

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JP2000057243A
JP2000057243A JP10228469A JP22846998A JP2000057243A JP 2000057243 A JP2000057243 A JP 2000057243A JP 10228469 A JP10228469 A JP 10228469A JP 22846998 A JP22846998 A JP 22846998A JP 2000057243 A JP2000057243 A JP 2000057243A
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transistors
transistor
mos
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Katsuharu Kimura
克治 木村
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NEC Corp
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Abstract

(57)【要約】 【課題】半導体集積回路上に形成し得るＭＯＳ乗算回
路、ＭＯＳ ＯＴＡの提供。 【解決手段】ソースが接地され、ゲートに一定電圧が印
加され、線形領域で動作する第１から第４のトランジス
タからなり、第１の入力電圧をＶ１、第２の入力電圧を
Ｖ２とし、ａ、ｂ、ｃを任意の定数とすると、前記第１
から第４のトランジスタのドレインにはそれぞれ、ａＶ
１＋ｂＶ２、（ａ−ｃ）Ｖ１＋ｂＶ２、ａＶ１＋（ｂ−
１／ｃ）Ｖ２、（ａ−ｃ）Ｖ１＋（ｂ−１／ｃ）Ｖ２の
電圧が印加され、前記第１と第４のトランジスタのドレ
イン電流の和電流と前記第２と第３のトランジスタのド
レイン電流の和電流との差電流を出力電流とし、前記第
１の入力電圧と前記第２の入力電圧との積に比例する電
流を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は乗算回路に関し、特
に半導体集積回路上に形成されるＣＭＯＳ乗算回路及び
Ｂｉ−ＭＯＳ乗算回路とＣＭＯＳ ＯＴＡ（オペレーシ
ョナルトランスコンダクタンスアンプ）及びＢｉ−ＭＯ
Ｓ ＯＴＡに関する。
【０００２】
【従来の技術】本願発明の関連する技術について、以下
の刊行物が参照される。
【０００３】文献１．特開平７−５７０２６号公報． 文献２． Jun and D. M. Kim,“Phase−Tunable CMO
S Triode Transconductor,”IEE Electronics Lett
ers 8th January 1998 Vol. 34, No. 1,pp. 72−7
4.
【０００４】従来の線形領域で動作するＭＯＳトランジ
スタを利用した乗算器コア回路として、図８に示すよう
に、２つのトランジスタからなるＭＯＳ乗算器コア回路
が知られている。すなわち、ソースが互いに接続されて
電圧Ｖ2が印可されるＭＯＳトランジスタＭ１、Ｍ２を
備え、ＭＯＳトランジスタＭ１、Ｍ２のドレインには電
圧Ｖ1が印可されゲートにはそれぞれ電圧Ｖ3、Ｖ4が印
可される。
【０００５】基板効果とチャネル長変調を無視するとＭ
ＯＳトランジスタのドレイン電流Ｉ Dは、次の３つの動
作領域により、それぞれ式（１ａ）乃至（１ｃ）で表さ
れる。
【０００６】ピンチ領域では、 ＩD＝０ （ＶGS≦ＶTH） …（１ａ）
【０００７】線形領域では、 ＩD＝２β（ＶGS−ＶTH−ＶDS／２）ＶDS （ＶDS≦ＶGS−ＶTH）…（１ｂ ）
【０００８】飽和領域では、 ＩD＝β（ＶGS−ＶTH）2 （ＶDS≧ＶGS−ＶTH）…（１ｃ）
【０００９】ただし、β＝μ（ＣOX／２）（Ｗ／Ｌ）は
トランスコンダクタンスパラメータであり、μはキャリ
アの実効モビリティ、ＣOXは単位面積当たりのゲート酸
化膜容量、Ｗ、Ｌはそれぞれ、ゲート幅、ゲート長、Ｖ
THはスレッショルド電圧、Ｖ GSはゲート・ソース間電
圧、ＶDSはドレイン・ソース間電圧である。
【００１０】図８において、ＭＯＳトランジスタＭ１、
Ｍ２に流れる電流ＩD1、ＩD2は、それぞれ次式（２）、
（３）で与えられる。
【００１１】 ＩD1＝２β｛（Ｖ3−Ｖ2−ＶTH）−（Ｖ1−Ｖ2）／２｝（Ｖ1−Ｖ2） …（２）
【００１２】 ＩD2＝２β｛（Ｖ4−Ｖ2−ＶTH）−（Ｖ1−Ｖ2）／２｝（Ｖ1−Ｖ2） …（３）
【００１３】したがって、電流ＩD1、ＩD2の差電流ΔＩ
（＝ＩD1−ＩD2）は次式（４）と求まり、線形領域で動
作する２つのＭＯＳトランジスタは乗算器コア回路とな
ることがわかる。
【００１４】 ΔＩ＝ＩD1−ＩD2＝２β（Ｖ1−Ｖ2）（Ｖ3−Ｖ4） …（４）
【００１５】図８に示した２つのトランジスタからなる
ＭＯＳ乗算器コア回路は、共通ソース電圧を任意の電圧
値ＶSに設定すると、図９に示すように、４トランジス
タからなるＭＯＳ乗算器コア回路に変形できる。図９を
参照すると、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４のソースは共通接続され、ＭＯＳトランジスタＭ１、
Ｍ４のゲートには電圧Ｖ3、ＭＯＳトランジスタＭ２、
Ｍ３のゲートには電圧Ｖ4が印加され、ＭＯＳトランジ
スタＭ１、Ｍ２、Ｍ３、Ｍ４のドレインには電圧Ｖ1、
Ｖ2、Ｖ3、Ｖ4が印加される。
【００１６】図９において、線形領域で動作するＭＯＳ
トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４に流れる電流
ＩD1、ＩD2、ＩD3、ＩD4は、それぞれ次式（５）乃至
（８）で与えられる。
【００１７】 ＩD1＝２β｛（Ｖ3−ＶS−ＶTH）−（Ｖ1−ＶS）／２｝（Ｖ1−ＶS） …（ ５）
【００１８】 ＩD2＝２β｛（Ｖ4−ＶS−ＶTH）−（Ｖ1−ＶS）／２｝（Ｖ1−ＶS） …（ ６）
【００１９】 ＩD3＝２β｛（Ｖ4−ＶS−ＶTH）−（Ｖ2−ＶS）／２｝（Ｖ2−ＶS） …（ ７）
【００２０】 ＩD4＝２β｛（Ｖ3−ＶS−ＶTH）−（Ｖ2−ＶS）／２｝（Ｖ2−ＶS） …（ ８）
【００２１】したがって、ＭＯＳトランジスタＭ１とＭ
３に流れる電流ＩD1、ＩD3の和電流と、ＭＯＳトランジ
スタＭ２とＭ４に流れる電流ＩD2、ＩD4の和電流の差電
流ΔＩは次式（９）と求まる。
【００２２】 ΔＩ＝（ＩD1＋ＩD3）−（ＩD2＋ＩD4） ＝２β（Ｖ1−Ｖ2）（Ｖ3−Ｖ4） …（９）
【００２３】すなわち線形領域で動作する４つのＭＯＳ
トランジスタＭ１〜Ｍ４は、乗算器コア回路となること
がわかった。
【００２４】従来の線形領域で動作するＭＯＳトランジ
スタを用いた４つのＭＯＳトランジスタからなる乗算器
コア回路を利用した乗算回路として、図１０に示すよう
なＢｉ−ＭＯＳ乗算回路が知られている。
【００２５】図１０において、ソースが共通接続され定
電流源Ｉ0で駆動され、線形領域で動作するＭＯＳトラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４からなるクァドリテー
ルセルは、図８に示した乗算器コア回路を構成してお
り、バイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は
レベルシフトと電流取り出し用素子として用いられてい
る。すなわち、図１０を参照すると、ＭＯＳトランジス
タＭ１、Ｍ２、Ｍ３、Ｍ４のソースは共通接続され定電
流源Ｉ0に接続され、ＭＯＳトランジスタＭ１、Ｍ４の
ゲートには電圧Ｖ3、ＭＯＳトランジスタＭ２、Ｍ３の
ゲートには電圧Ｖ4が印加され、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４のドレインにはそれぞれトランジ
スタＱ１、Ｑ２、Ｑ３、Ｑ４のエミッタが接続されてお
り、トランジスタＱ１、Ｑ２のベースは共通接続されて
電圧Ｖ1が印加され、トランジスタＱ３、Ｑ４のベース
は共通接続されて電圧Ｖ2が印加され、トランジスタＱ
１、Ｑ３のコレクタ同士、トランジスタＱ２、Ｑ４のコ
レクタ同士が接続され、それぞれ抵抗ＲLを介して電源
ＶCCに接続する。
【００２６】図１０において、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４の共通ソース電位をＶSとし、ド
レイン電流をそれぞれＩD1、ＩD2、ＩD3、ＩD4とし、バ
イポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベース
・エミッタ間電圧を、それぞれＶBE1、ＶBE2、ＶBE3、
ＶBE4とすると、Ｂｉ−ＭＯＳ乗算回路の差動出力電流
ΔＩ、トランジスタＱ１、Ｑ３のコレクタ電流の和電流
と、トランジスタＱ２、Ｑ４のコレクタ電流の和電流の
差電流は次式（１０）で与えられる。
【００２７】 ΔＩ＝（ＩD1＋ＩD3）−（ＩD2＋ＩD4） ＝２β｛Ｖ3−ＶS−ＶTH−（Ｖ1−ＶBE1−ＶS）／２｝（Ｖ1−ＶBE1−ＶS ） ＋２β｛Ｖ4−ＶS−ＶTH−（Ｖ2−ＶBE3−ＶS）／２｝（Ｖ1−ＶBE3−ＶS ） −２β｛Ｖ4−ＶS−ＶTH−（Ｖ1−ＶBE2−ＶS）／２｝（Ｖ1−ＶBE2−ＶS ） −２β｛Ｖ3−ＶS−ＶTH−（Ｖ2−ＶBE4−ＶS）／２｝（Ｖ2−ＶBE4−ＶS ） ＝２β［（Ｖ3−ＶS−ＶTH）（Ｖ1−Ｖ2−ＶBE1＋ＶBE4） −（Ｖ4−ＶS−ＶTH）（Ｖ1−Ｖ2−ＶBE2＋ＶBE3） −１／２｛（Ｖ1＋Ｖ2−ＶBE1−ＶBE4−２ＶS）（Ｖ1−Ｖ2−ＶBE1＋ＶBE 4 ） −（Ｖ1＋Ｖ2−ＶBE2−ＶBE3−２ＶS）（Ｖ1−Ｖ2−ＶBE2＋ＶBE3 ）｝］ …（１０）
【００２８】ここで、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４はアクティブ領域でボルテージフォロワ
として動作していることから、 ＶBE1≒ＶBE2≒ＶBE3≒ＶBE4≒０．７Ｖ と近似すると、上式（１０）は次式（１１）と近似され
る。
【００２９】 ΔＩ≒２β（Ｖ1−Ｖ2）（Ｖ3−Ｖ4） …（１１）
【００３０】したがって、近似的に２つの差動入力電圧
（Ｖ1−Ｖ2）と（Ｖ3−Ｖ4）の積が得られ、４象限乗算
器が実現される。しかしながら、出力回路を簡略化して
抵抗負荷としているために、差動をとらない出力電圧に
はＭＯＳトランジスタの持つ２乗項が残るために、線形
性がさらに劣化する。
【００３１】
【発明が解決しようとする課題】上記した従来のＭＯＳ
乗算回路においては、乗算器コア回路を構成するＭＯＳ
トランジスタのゲート・ソース間電圧（ＶGS）が変化す
るために、ＭＯＳトランジスタのモビリティμが変化
し、したがって、トランスコンダクタンスパラメータβ
が一定とはならない。また、図１０に示したＢｉ−ＭＯ
Ｓ乗算回路においても線形性の点で問題がある。
【００３２】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、ＭＯＳトランジス
タのキャリアの移動度の減少のよる影響をなくし、半導
体集積回路上に形成して好適とされるＭＯＳ乗算回路、
及び、ＭＯＳ ＯＴＡを提供することにある。
【００３３】
【課題を解決するための手段】前記目的を達成する本発
明は、ソースが接地され、ゲートに一定電圧が印加さ
れ、線形領域で動作する第１から第４のトランジスタか
らなり、第１の入力電圧をＶ1、第２の入力電圧をＶ2と
し、ａ、ｂ、ｃを任意の定数とすると、前記第１から第
４のトランジスタのドレインにはそれぞれ、ａＶ1＋ｂ
Ｖ2、（ａ−ｃ）Ｖ 1＋ｂＶ2、ａＶ1＋（ｂ−１／ｃ）Ｖ
2、（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2の電圧が印加さ
れ、前記第１と第４のトランジスタのドレイン電流の和
電流と前記第２と第３のトランジスタのドレイン電流の
和電流との差電流を出力電流とし、前記第１の入力電圧
と前記第２の入力電圧との積に比例する電流を出力す
る。
【００３４】前記第１から第４のトランジスタはそれぞ
れ複数個カスコード接続されたトランジスタから構成さ
れて電流を共通にし、前記複数個のトランジスタのソー
ス・ゲート間電圧はそれぞれ極性の異なる複数個のトラ
ンジスタのゲート・ソース間電圧で等しく設定されてい
る。
【００３５】また本発明は、ａＶ1＋ｂＶ2、（ａ−ｃ）
Ｖ1＋ｂＶ2、ａＶ1＋（ｂ−１／ｃ）Ｖ2、（ａ−ｃ）Ｖ
1＋（ｂ−１／ｃ）Ｖ2のそれぞれの電圧が入力され、ボ
ルテージフォロワを構成する４対のＭＯＳ差動対を有
し、前記各ＭＯＳ差動対の出力には定電流で駆動される
レベルシフト用トランジスタのソースが接続され、ゲー
トが前記第１から第４のトランジスタのいずれかのトラ
ンジスタのドレイン、または前記第１から第４のトラン
ジスタにカスコード接続されるトランジスタの最上位の
トランジスタのドレインに接続されている。
【００３６】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の乗算回路は、ソースが接地され、ゲート
に一定電圧が共通に印加され、線形領域で動作する第１
から第４のトランジスタ（Ｍ１〜Ｍ４）からなり、第１
の入力電圧をＶ１、第２の入力電圧をＶ２とし、ａ、
ｂ、ｃを任意の定数とすると、第１から第４のトランジ
スタのドレインにはそれぞれ、ａＶ1＋ｂＶ2、（ａ−
ｃ）Ｖ1＋ｂＶ2、ａＶ1＋（ｂ−１／ｃ）Ｖ2、（ａ−
ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2の電圧が印加され、第１と
第４のトランジスタのドレイン電流の和電流（ＩD1＋Ｉ
D4）と第２と第３のトランジスタのドレイン電流の和電
流（ＩD2＋ＩD3）との差電流ΔＩ（＝（ＩD1＋ＩD4）−
（ＩD2＋ＩD3））を出力電流とし、第１の入力電圧Ｖ1
と第２の入力電圧Ｖ2との積に比例する電流を出力す
る。
【００３７】本発明の実施の形態においては、線形領域
で動作するＭＯＳトランジスタのゲートに定電圧を印加
し、ドレインに信号電圧を印加することでＭＯＳトラン
ジスタのキャリアの実効移動度（モビリティ）の減少に
よる影響を無くしたＭＯＳ乗算器コア回路を実現するこ
とができる。以下各種実施例に即して詳細に説明する。
【００３８】
【実施例】図１は、本発明の乗算器コア回路の一実施例
の回路構成を示す図である。図１を参照すると、本実施
例の乗算器コア回路は、ソースが接地され、ゲートに定
電圧ＶAが共通に印加されるＭＯＳトランジスタＭ１、
Ｍ２、Ｍ３、Ｍ４のドレインには、それぞれ、ａＶ1＋
ｂＶ2、（ａ−ｃ）Ｖ1＋ｂＶ2、ａＶ1＋（ｂ−１／ｃ）
Ｖ2、（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2の電圧が印加
され、ＭＯＳトランジスタＭ１、Ｍ４のドレイン同士が
接続され、ＭＯＳトランジスタＭ２、Ｍ３のドレイン同
士が接続され、ＭＯＳトランジスタＭ１、Ｍ４のドレイ
ン電流の和と、ＭＯＳトランジスタＭ２、Ｍ３のドレイ
ン電流の和との差電流が差電流出力回路１０１から出力
される構成とされている。
【００３９】ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４は、ＶDSをドレイン・ソース間電圧、ＶGSをゲート・
ソース間電圧、ＶTHをしきい値電圧として、いずれも、 ＶDS≦ＶGS−ＶTH なる条件のもとで、線形領域で動作している。
【００４０】ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４のゲート・ソース間電圧はすべて等しく、ＶGS＝ＶA
とおくと、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４
のドレイン・ソース間電圧は、それぞれ、ａＶ1＋ｂＶ2
＋Ｖ3、（ａ−ｃ）Ｖ1＋ｂＶ 2＋Ｖ3、ａＶ1＋（ｂ−１
／ｃ）Ｖ2＋Ｖ3、（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2＋
Ｖ3となる。ただし、Ｖ1は第１の入力電圧、Ｖ2は第２
の入力電圧、Ｖ3は任意の電圧値であり、ａ、ｂ、ｃを
任意の定数とする。
【００４１】この場合、ＭＯＳトランジスタＭ１、Ｍ
２、Ｍ３、Ｍ４のドレイン電流ＩD1、ＩD2、ＩD3、ＩD4
は、それぞれ次式（１２）乃至（１５）で表せる。
【００４２】 ＩD1＝２β｛（ＶA−ＶTH）−（ａＶ1＋ｂＶ2＋Ｖ3）／２｝（ａＶ1＋ｂＶ2＋ Ｖ3） …（１２）
【００４３】 ＩD2＝２β［（ＶA−ＶTH）−｛（ａ−ｃ）Ｖ1＋ｂＶ2＋Ｖ3｝／２］｛（ａ− ｃ）Ｖ1＋ｂＶ2＋Ｖ3｝ …（１３）
【００４４】 ＩD3＝２β［（ＶA−ＶTH）−｛ａＶ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3｝／２］｛ａ Ｖ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3｝…（１４）
【００４５】 ＩD4＝２β［（ＶA−ＶTH）−｛（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2｝／２］ ｛（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3｝ …（１５）
【００４６】したがって、ＭＯＳトランジスタＭ１とＭ
４のドレイン電流の和電流（ＩD1＋ＩD4）とＭＯＳトラ
ンジスタＭ２とＭ３のドレイン電流の和電流（ＩD2＋Ｉ
D3）との差電流ΔＩは、上式（１２）及至（１５）から
次式（１６）と求まる。
【００４７】 ΔＩ＝（ＩD1＋ＩD4）−（ＩD2＋ＩD3） ＝２βＶ1Ｖ2 …（１６）
【００４８】すなわち、線形領域で動作する４つのＭＯ
Ｓトランジスタからも乗算器コア回路が実現できること
がわかる。
【００４９】一般に、ＭＯＳトランジスタにはキャリア
の実効移動度（モビリティ）の減少があり、次式（１
７）で表される。
【００５０】 μ＝μ0／｛１＋θ（ＶGS−ＶTH）｝ …（１７）
【００５１】ここで、μ0は無電界時の実効移動度であ
り、θ＝１／（ｔOXＥCR）と表され、ｔOXはゲート酸化
膜厚、ＥCRは臨界電界である。
【００５２】したがって、ＭＯＳトランジスタのトラン
スコンダクタンスパラメータβはゲート・ソース間電圧
（ＶGS）で変化するが、図１に示す乗算器コア回路で
は、ゲート・ソース間電圧（ＶGS）に一定電圧（ＶA）
を印加しているので、上述した移動度パラメータθの影
響は現れない。
【００５３】次に、本発明の第２の実施例について説明
する。図２は、本発明のＭＯＳ乗算器コア回路の第二の
実施例の構成を示す図である。図２を参照すると、、ソ
ースが接地され、ゲートに定電圧ＶAが共通に印加され
るＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のドレイ
ン・ソース間電圧ＶDS1、ＶDS2、ＶDS3、ＶDS4は、それ
ぞれ、Ｖ1、Ｖ2、Ｖ1−ＶB、Ｖ2−ＶBであり、トランジ
スタＭ１、Ｍ２、Ｍ３、Ｍ４のドレイン電流ＩD1、
ＩD2、ＩD3、ＩD4はそれぞれ次式（１８）乃至（２１）
と表せる。
【００５４】 ＩD1＝２β｛（ＶA−ＶTH）−（Ｖ1＋Ｖ3）／２｝（Ｖ1＋Ｖ3） …（１８）
【００５５】 ＩD2＝２β｛（ＶA−ＶTH）−（Ｖ2＋Ｖ3）／２｝（Ｖ2＋Ｖ3） …（１９）
【００５６】 ＩD3＝２β｛（ＶA−ＶTH）−（Ｖ1−ＶB＋Ｖ3）／２｝（Ｖ1−ＶB＋Ｖ3） …（２０）
【００５７】 ＩD4＝２β｛（ＶA−ＶTH）−（Ｖ2−ＶB＋Ｖ3）／２｝（Ｖ2−ＶB＋Ｖ3） …（２１）
【００５８】したがって、トランジスタＭ１とＭ４のド
レインの和電流とトランジスタＭ２とＭ３のドレインの
和電流との差電流ΔＩは次式（２２）と求まる。
【００５９】 ΔＩ＝（ＩD1＋ＩD4）−（ＩD2＋ＩD3） ＝−２βＶB（Ｖ1−Ｖ2） …（２２）
【００６０】このように、差電流ΔＩは、第１の電圧Ｖ
1と第２の電圧Ｖ2の差電圧Ｖ1−Ｖ2に比例した電流値と
され、図２に示す線形領域で動作する４つのＭＯＳトラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４からＯＴＡが実現でき
ることがわかる。なお、差動流ΔＩは、差電圧Ｖ1−Ｖ2
とレベルシフト電圧ＶBとの乗算器としても機能する。
【００６１】次に、本発明の第３の実施例について説明
する。図３は、本発明の第３の実施例の構成を示す図で
ある。図３を参照すると、図１に示したトランジスタＭ
１の代わりに、ｎ段カスコード接続された複数のＮチャ
ネルＭＯＳトランジスタＭ１１〜Ｍ１ｎ（第１のトラン
ジスタ群）を備え、最上位のＮチャネルＭＯＳトランジ
スタＭ１ｎのドレインに電圧ａＶ1＋ｂＶ2＋Ｖ3が印加
される（但し、Ｖ3、ａ、ｂは任意の定数）。
【００６２】そして、ＮチャネルＭＯＳトランジスタＭ
１ｎのゲート、及びソースには、定電流源ＩAで駆動さ
れるＰチャネルＭＯＳトランジスタＭ５ｎのソース、ゲ
ートがそれぞれ接続され、ＮチャネルＭＯＳトランジス
タＭ１ｎ−１のゲート、及びソースには、定電流源で駆
動されるＰチャネルＭＯＳトランジスタＭ５ｎ−１のソ
ース、ゲートがそれぞれ接続され、以下同様にして、Ｎ
チャネルＭＯＳトランジスタＭ２１のソース（Ｎチャネ
ルＭＯＳトランジスタＭ１１のドレイン）には、Ｐチャ
ネルＭＯＳトランジスタＭ５２のゲートが接続され、Ｎ
チャネルＭＯＳトランジスタＭ１１のゲートにはＰチャ
ネルＭＯＳトランジスタＭ５１のソースが接続され、Ｎ
チャネルＭＯＳトランジスタＭ１１のソースは接地され
ており、またＰチャネルＭＯＳトランジスタＭ５１のソ
ース及びドレインは接地されている。
【００６３】それぞれが定電流ＩAで駆動されたＰチャ
ネルＭＯＳトランジスタＭ５１、Ｍ５２、…、Ｍ５ｎ−
１、Ｍ５ｎのすべてのソース・ゲート間電圧は等しくＶ
Aになる。
【００６４】一方、ｎ段カスコード接続されたＮチャネ
ルトランジスタＭ１１、Ｍ１２、…、Ｍ１ｎ−１、Ｍ１
ｎは、ドレイン電流がいずれも等しく、ドレイン・ソー
ス間電圧の総和は印加電圧ａＶ1＋ｂＶ2となることか
ら、各ＭＯＳトランジスタＭ１１〜Ｍ１ｎのドレイン・
ソース間電圧は、すべて（ａＶ1＋ｂＶ2＋Ｖ3）／ｎと
なる。
【００６５】図３において、（ａＶ1＋ｂＶ2＋Ｖ3）／
ｎ≦ＶA−ＶTHに設定されるから、いずれのトランジス
タＭ１１、Ｍ１２、…、Ｍ１ｎ−１、Ｍ１ｎも線形領域
で動作させることができる。
【００６６】なお、図１に示したＭＯＳトランジスタＭ
２、Ｍ３、Ｍ４についても、図３に示した構成と同様の
構成とされ（第２〜第４トランジスタ群）、ｎ段カスコ
ード接続されたＭＯＳトランジスタの最上位のＭＯＳト
ランジスタのドレインに、それぞれ、（ａ−ｃ）Ｖ1＋
ｂＶ2＋Ｖ3、ａＶ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3、（ａ−
ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3（但しａ、ｂ、ｃは
任意の定数）の電圧が与えられ、第１、第４のトランジ
スタ群の最上位トランジスタのドレインの和電流と、第
２、第３のトランジスタ群の最上位トランジスタのドレ
インの和電流との差電流ΔＩが出力され、Ｖ1とＶ2の乗
算値が取り出される。
【００６７】次に、本発明の第４の実施例について説明
する。図４は、本発明の第４の実施例の構成を示す図で
あり、上述したＭＯＳ乗算器コア回路の入力回路にＭＯ
Ｓ差動対を用いた構成を示す図である。図４に示すよう
に、ＭＯＳ差動対をボルテージフォロワとして用いる
と、トランジスタＭ１０１、Ｍ１０２からなるＭＯＳ差
動対の２つの入力端子電圧を等しくできる。なお、ＭＯ
ＳトランジスタＭ１０１、Ｍ１０２からなるＭＯＳ差動
対、定電流源２ＩSS、カレントミラー回路Ｍ１０３、Ｍ
１０４よりなる回路は入力差動段を構成し、その出力
は、トランジスタＭ１０５を介して反転入力端に帰還入
力されてボルテージフォロワを構成しており、差動対の
非反転入力端にはａＶ1＋ｂＶ2（但し、ａ、ｂは任意の
定数）の電圧が印加される。
【００６８】この場合、各トランジスタＭ１０１、Ｍ１
０２、Ｍ１０３、Ｍ１０４、Ｍ１０５、Ｍ１０６が平衡
状態となり、トランジスタＭ１０１、Ｍ１０２のドレイ
ン電流が等しくなり、トランジスタＭ１０１、Ｍ１０
２、Ｍ１０３、Ｍ１０４、Ｍ１０５、Ｍ１０６のドレイ
ン電流は、いずれもＭＯＳ差動対のテール電流の半分
（ＩSS）となっている。
【００６９】また、ＭＯＳトランジスタＭ１０７はレベ
ルシフト用のトランジスタであり、そのソースはＭＯＳ
トランジスタＭ１０５のドレインに接続し、そのゲート
は、ＭＯＳトランジスタＭ１１にカスケード接続された
ＭＯＳトランジスタＭ１２のドレインに接続し、線形動
作している２段カスケード接続されたＭＯＳトランジス
タＭ１１、Ｍ１２のドレイン電圧を決定している。
【００７０】図４において、定電流源ＩAで駆動される
ＰチャネルＭＯＳトランジスタＭ５１、Ｍ５２は、図３
のＰチャネルＭＯＳトランジスタＭ５１、Ｍ５２に対応
しており、ＭＯＳトランジスタＭ５１のソースがＭＯＳ
トランジスタＭ１１のゲートに、ＭＯＳトランジスタＭ
５２のゲート、ソースがＭＯＳトランジスタＭ１２のソ
ース、ゲートにそれぞれ接続されている。
【００７１】なお、図４において、線形動作するトラン
ジスタがカスケード接続されない単一のトランジスタの
場合、例えばトランジスタＭ１１のみである場合レベル
シフト用のトランジスタＭ１０７を駆動する定電流源２
ＩSSの対グランド間への挿入は困難になる。
【００７２】次に、図５に示す入力回路は、図４に示し
たレベルシフト用のトランジスタを２つに増やして、ト
ランジスタＭ１０７Ａ、Ｍ１０７Ｂとし、これら２つの
トランジスタＭ１０７Ａ、Ｍ１０７Ｂに応じたレベルシ
フト電圧をＶB1、ＶB2としたものである。なお、ＭＯＳ
トランジスタＭ１０１、Ｍ１０２からなるＭＯＳ差動
対、定電流源２ＩSS、カレントミラー回路Ｍ１０３、Ｍ
１０４は入力差動段を構成し、その出力は、トランジス
タＭ１０５を介してＭＯＳ差動対の反転入力端子に帰還
入力されてボルテージフォロワを構成しており、非反転
入力端子には第１の電圧Ｖ1が印加されている。レベル
シフト用トランジスタＭ１０７Ａ、Ｍ１０７Ｂは互いに
異なる電流値の電流源２ＩSS、３ＩSSで駆動されてお
り、トランジスタＭ１０５のチャネル幅Ｗとチャンネル
長Ｌの比（Ｗ／Ｌ）は×３とされている。
【００７３】２段カスコード接続されたトランジスタＭ
１１、Ｍ１２、トランジスタＭ３１、Ｍ３２について各
トランジスタＭ１２、Ｍ３２のドレイン電位は、トラン
ジスタＭ１０５に接続された２つのレベルシフト用トラ
ンジスタＭ１０７Ａ、Ｍ１０７Ｂのゲート電位として与
えられ、２段カスコード接続されたトランジスタＭ１
１、Ｍ１２、及び、トランジスタＭ３１、Ｍ３２にそれ
ぞれ流れる電流は、それぞれ、カレントミラー回路Ｍ１
１０Ａ、Ｍ１１１Ａ、及びカレントミラー回路Ｍ１１０
Ｂ、Ｍ１１１Ｂで折り返されＩD1、ＩD3として取り出さ
れている。
【００７４】ここで、第２の電圧Ｖ2についても、図５
と同様の回路を備え、この結果、得られる出力電流は、
カスコード接続された第１トランジスタ群乃至第４のト
ランジスタ群に流れる電流をＩD1、ＩD2、ＩD3、Ｉ
D4は、それぞれ次式（２３）乃至（２６）と求められ
る。
【００７５】 ＩD1＝２β｛（ＶA−ＶTH）−（Ｖ1−ＶB1）／２｝（Ｖ1−ＶB1） …（２３）
【００７６】 ＩD2＝２β｛（ＶA−ＶTH）−（Ｖ2−ＶB1）／２｝（Ｖ2−ＶB1） …（２４）
【００７７】 ＩD3＝２β｛（ＶA−ＶTH）−（Ｖ1−ＶB2）／２｝（Ｖ1−ＶB2） …（２５）
【００７８】 ＩD4＝２β｛（ＶA−ＶTH）−（Ｖ2−ＶB2）／２｝（Ｖ2−ＶB2） …（２６）
【００７９】したがって、第１、第４のトランジスタ群
の最上位トランジスタのドレインの和電流（ＩD1＋
ＩD4）と、第２、第３のトランジスタ群の最上位トラン
ジスタのドレインの和電流（ＩD2＋ＩD3）との差電流Δ
Ｉは、次式（２７）のように求められる。
【００８０】 ΔＩ＝（ＩD1＋ＩD4）−（ＩD2＋ＩD3） ＝２β（ＶB1−ＶB2）（Ｖ1−Ｖ2） …（２７）
【００８１】すなわち第１の電圧Ｖ1と第２の電圧Ｖ2の
差電圧に比例する出力電流ΔＩが得られ、ＯＴＡが実現
される。
【００８２】以上、本発明の実施例として、ＣＭＯＳ乗
算回路とＣＭＯＳ ＯＴＡについて説明した。しかし、
上述したように、ボルテージフォロワ用のＭＯＳ差動対
やレベルシフト回路は多少回路規模が大きくなる。
【００８３】図８に、従来の回路として説明したよう
に、このボルテージフォロワとレベルシフト回路をバイ
ポーラトランジスタで代用すれば回路規模を大幅に小さ
くできる。
【００８４】こうして得られるＢｉ−ＭＯＳ乗算回路と
Ｂｉ−ＭＯＳ ＯＴＡの回路を、図６及び図７にそれぞ
れ示す。
【００８５】図６を参照すると、このＢｉ−ＭＯＳ乗算
回路は、ソースが接地され、ゲートに定電圧ＶAが共通
に印加されるＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４のドレインには、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４のエミッタが接続され、バイポーラトラ
ンジスタＱ１、Ｑ４のコレクタ、バイポーラトランジス
タＱ２、Ｑ３のコレクタ同士が接続され、バイポーラト
ランジスタＱ１、Ｑ４のコレクタ電流の和電流とバイポ
ーラトランジスタＱ２、Ｑ３のコレクタ電流の和電流と
の差電流が出力される構成とされており、バイポーラト
ランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベースには、それ
ぞれ、ａＶ1＋ｂＶ2、（ａ−ｃ）Ｖ1＋ｂＶ2、ａＶ1＋
（ｂ−１／ｃ）Ｖ2、（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ
2の電圧が印加される。
【００８６】図６において、トランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４のドレイン電流ＩD1、Ｉ D2、ＩD3、ＩD4は、
トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベース・エミッ
タ間電圧をそれぞれＶBE1、ＶBE2、ＶBE3、ＶBE4とする
と、次式（２８）乃至（３１）で表わされる。
【００８７】 ＩD1＝２β｛（ＶA−ＶTH）−（ａＶ1＋ｂＶ2−ＶBE1）／２｝（ａＶ1＋ｂＶ2 −ＶBE1） …（２８）
【００８８】 ＩD2＝２β［（ＶA−ＶTH）−｛（ａ−ｃ）Ｖ1＋ｂＶ2−ＶBE2｝／２］｛（ａ −ｃ）Ｖ1＋ｂＶ2−ＶBE2｝ …（２９）
【００８９】 ＩD3＝２β［（ＶA−ＶTH）−｛ａＶ1＋（ｂ−１／ｃ）Ｖ2−ＶBE3｝／２］｛ ａＶ1＋（ｂ−１／ｃ）Ｖ2−ＶBE3｝ …（３０）
【００９０】 ＩD4＝２β［（ＶA−ＶTH）−｛（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2−ＶBE4｝ ／２］｛（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2−ＶBE4｝ …（３１）
【００９１】ここで、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４はアクティブ領域でボルテージフォロワ
として動作しているから、ＶBE1≒ＶBE2≒ＶBE3≒ＶBE4
≒０．７Ｖと近似すると、ＭＯＳトランジスタＭ１とＭ
４のドレイン電流の和電流とＭＯＳトランジスタＭ２と
Ｍ３のドレイン電流の和電流との差電流ΔＩは次式（３
２）と求まる。
【００９２】 ΔＩ＝（ＩD1＋ＩD4）−（ＩD2＋ＩD3） ≒４βＶ1Ｖ2 …（３２）
【００９３】したがって、近似的に２つの差動入力電圧
Ｖ1とＶ2の積Ｖ1Ｖ2が得られ、乗算回路が実現される。
図６と図４に示した部分図とを比べてみてもわかるとお
り、ボルテージフォロワとレベルシフト回路の回路規模
が大幅に縮小できる。
【００９４】また図７を参照するとソースが接地され、
ゲートに定電圧ＶAが共通に印加されるＭＯＳトランジ
スタＭ１、Ｍ２、Ｍ３、Ｍ４のドレインには、バイポー
ラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のエミッタが接
続され、バイポーラトランジスタＱ１、Ｑ４のコレク
タ、バイポーラトランジスタＱ２、Ｑ３のコレクタ同士
が接続され、バイポーラトランジスタＱ１、Ｑ４のコレ
クタ電流の和電流とバイポーラトランジスタＱ２、Ｑ３
のコレクタ電流の和電流との差電流が出力される構成と
されており、バイポーラトランジスタＱ１、Ｑ２、Ｑ
３、Ｑ４のベースには、それぞれ電圧Ｖ1、Ｖ2、Ｖ1−
ＶB、Ｖ2−ＶBが印加される。
【００９５】ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４のドレイン電流はＩD1、ＩD2、Ｉ D3、ＩD4は次式（３
３）乃至（３６）で表わされる。
【００９６】 ＩD1＝２β｛（ＶA−ＶTH）−（Ｖ1−ＶBE1）／２｝（Ｖ1−ＶBE1） …（３３）
【００９７】 ＩD2＝２β｛（ＶA−ＶTH）−（Ｖ2−ＶBE2）／２｝（Ｖ2−ＶBE2） …（３４）
【００９８】 ＩD3＝２β｛（ＶA−ＶTH）−（Ｖ1−ＶB−ＶBE3）／２｝（Ｖ1−ＶB−ＶBE3 ） …（３５）
【００９９】 ＩD4＝２β｛（ＶA−ＶTH）−（Ｖ2−ＶB−ＶBE4）／２｝（Ｖ2−ＶB−ＶBE4 ）…（３６）
【０１００】ここで、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４はアクティブ領域でボルテージフォロワ
として動作しているから、ＶBE1≒ＶBE2≒ＶBE3≒ＶBE4
≒０．７Ｖと近似すると、ＭＯＳトランジスタＭ１とＭ
４のドレイン電流の和電流とＭＯＳトランジスタＭ２と
Ｍ３のドレイン電流の和電流との差電流ΔＩは次式（３
７）と求まる。
【０１０１】 ΔＩ＝（ＩD1＋ＩD4）−（ＩD2＋ＩD3） ≒−４βＶB（Ｖ1−Ｖ2） …（３７）
【０１０２】したがって、近似的に第１の電圧Ｖ1と第
２の電圧Ｖ2の差電圧に比例する出力電流が得られ、Ｏ
ＴＡが実現される。
【０１０３】同様に、図７と図５の部分図とを比べて
も、ボルテージフォロワとレベルシフト回路の回路規模
が大幅に縮小できることがわかる。
【０１０４】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
【０１０５】本発明の第１の効果は、ＭＯＳトランジス
タのキャリアの実効移動度（モビリティ）の減少による
影響を無くしたＭＯＳ乗算器コア回路を実現することが
できる。
【０１０６】その理由は、本発明においては、線形領域
で動作するＭＯＳトランジスタのゲートに定電圧を印加
し、ドレインに信号電圧を印加する構成としている、か
らである。
【０１０７】本発明の第２の効果は、回路規模の小さな
乗算回路を実現できる、ということである。
【０１０８】その理由は、本発明においては、ボルテー
ジフォロワとレベルシフト回路をバイポーラトランジス
タで構成しているからである。
【図面の簡単な説明】
【図１】本発明のＭＯＳ乗算器コア回路の一実施例の構
成を示す図である。
【図２】本発明のＭＯＳ乗算器コア回路の第２の実施例
の構成を示す図である。
【図３】本発明のＭＯＳ乗算器コア回路の第３の実施例
の構成を示す図である。
【図４】本発明のＣＭＯＳ乗算回路の４の実施例の構成
を示す図であり、１系列の入力回路を含む回路構成を示
す図である。
【図５】本発明のＣＭＯＳ ＯＴＡの一実施例の構成を
示す図である。
【図６】本発明のＢｉ−ＭＯＳ乗算回路の一実施例の構
成を示す図である。
【図７】本発のＢｉ−ＭＯＳ ＯＴＡの一実施例の構成
を示す図である。
【図８】従来の２トランジスタからなるＭＯＳ乗算器コ
ア回路の構成を示す図である。
【図９】従来の４トランジスタからなるＭＯＳ乗算器コ
ア回路の構成を示す図である。
【図１０】従来のＢｉ−ＭＯＳ乗算回路の構成を示す図
である。
【符号の説明】
Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１ｎ、Ｍ２１〜Ｍ２ｎ、Ｍ５１
〜Ｍ５ｎ、Ｍ７１〜Ｍ７ｎ、Ｍ１０１〜Ｍ１１１ ＭＯ
Ｓトランジスタ ＩA、２ＩSS 定電流源 Ｑ１〜Ｑ４ バイポーラトランジスタ １０１ 差電流出力回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J030 BB01 BB04 BC06 BC11 5J066 AA03 AA11 AA12 CA65 CA82 FA02 HA09 KA02 KA05 MA19 TA01 5J091 AA03 AA11 AA12 CA65 CA82 FA02 HA09 KA02 KA05 MA19 TA01

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】ゲート・ソース間に一定電圧が共通に印加
    される第１乃至第４のトランジスタを備え、第１の入力
    電圧をＶ1、第２の入力電圧をＶ2とし、Ｖ3を任意の電
    圧値、ａ、ｂ、ｃを任意の定数として、前記第１乃至第
    ４のトランジスタのドレイン・ソース間には、それぞ
    れ、ａＶ1＋ｂＶ2＋Ｖ3、（ａ−ｃ）Ｖ1＋ｂＶ2＋
    Ｖ3、、ａＶ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3、（ａ−ｃ）Ｖ
    1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3なる電圧が印加され、前記
    第１乃至第４のトランジスタがすべて線形領域で動作し
    ており、前記第１及び第４のトランジスタのドレイン電
    流の和電流と、前記第２及び第３のトランジスタのドレ
    イン電流の和電流との差を取り、前記第１の入力電圧Ｖ
    1と前記第２の入力電圧Ｖ2との積に比例する差電流を出
    力する、ことを特徴とするＭＯＳ乗算器コア回路。
  2. 【請求項２】ゲート・ソース間に一定電圧が共通に印加
    される第１乃至第４のトランジスタを備え、第１、第２
    の電圧をＶ1、Ｖ2、レベルシフト電圧をＶB、Ｖ3を任意
    の電圧値として、前記第１乃至第４のトランジスタのド
    レイン・ソース間には、それぞれ、Ｖ1＋Ｖ3、Ｖ2＋
    Ｖ3、Ｖ1−ＶB＋Ｖ3、Ｖ2−ＶB＋Ｖ3なる電圧が印加さ
    れ、前記第１乃至第４のトランジスタがすべて線形領域
    で動作しており、前記第１及び第４のトランジスタのド
    レイン電流の和電流と、前記第２及び第３のトランジス
    タのドレイン電流の和電流との差を取り、前記第１の入
    力電圧Ｖ1と前記第２の入力電圧Ｖ2との差電圧Ｖ1−Ｖ2
    と、前記レベルシフト電圧ＶBとの積に比例する差電流
    を出力する、ことを特徴とするＭＯＳ乗算器コア回路。
  3. 【請求項３】ソースが接地されゲートに一定電圧が印加
    されてなる第１乃至第４のトランジスタを備え、 第１の入力電圧をＶ1、第２の入力電圧をＶ2、Ｖ3を任
    意の電圧値とし、ａ、ｂ、ｃを任意の定数として、前記
    第１乃至第４のトランジスタのドレインには、それぞ
    れ、 ａＶ1＋ｂＶ2＋Ｖ3、 （ａ−ｃ）Ｖ1＋ｂＶ2＋Ｖ3、 ａＶ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3、 （ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3 の電圧が印加され、 前記第１乃至第４のトランジスタがすべて線形領域で動
    作しており、 前記第１及び第４のトランジスタのドレイン電流の和電
    流と、前記第２及び第３のトランジスタのドレイン電流
    の和電流と、の差電流を出力電流とし、前記第１の入力
    電圧Ｖ1と前記第２の入力電圧Ｖ2との積に比例する電流
    を出力する、ことを特徴とするＭＯＳ乗算器コア回路。
  4. 【請求項４】ソースが接地されゲートに一定電圧が印加
    されてなる第１乃至第４のトランジスタを備え、 前記第１乃至第４のトランジスタのドレインには、それ
    ぞれ、第１の電圧、第２の電圧、前記第１の電圧が所定
    の電圧だけレベルシフトされた第３の電圧、前記第２の
    電圧が前記所定の電圧だけレベルシフトされた第４電圧
    が印加され、 前記第１乃至第４のトランジスタがすべて線形領域で動
    作しており、 前記第１及び第４のトランジスタのドレイン電流の和電
    流と、前記第２及び第３のトランジスタのドレイン電流
    の和電流と、の差電流を出力電流とし、前記第１の電圧
    と前記第２の電圧との差電圧と、前記レベルシフト電圧
    の積に比例する電流を出力する、ことを特徴とするＭＯ
    Ｓ乗算器コア回路。
  5. 【請求項５】前記第１乃至第４のトランジスタに、それ
    ぞれ、カスコード接続される、１又は複数のトランジス
    タよりなる第１乃至第４のトランジスタ群を備え、前記
    各トランジスタ群においてカスコード接続された各トラ
    ンジスタに流れる電流は共通とされ、 前記カスコード接続されたトランジスタと極性の異なる
    複数のトランジスタを備え、 前記各トランジスタ群においてカスコード接続された各
    トランジスタのソース・ゲート間電圧は、それぞれ、前
    記カスコード接続されたトランジスタと極性の異なる前
    記トランジスタのゲート・ソース間電圧にて互いに等し
    く設定されている、ことを特徴とする請求項３又は４に
    記載のＭＯＳ乗算器コア回路。
  6. 【請求項６】前記カスコード接続されたトランジスタと
    極性の異なる前記複数のトランジスタが、電源と接地間
    に並列配置されており、それぞれ定電流源で接続されて
    いる、ことを特徴とする請求項５記載のＭＯＳ乗算器コ
    ア回路。
  7. 【請求項７】前記カスコード接続された第１乃至第４の
    トランジスタ群の最上位のトランジスタのドレインに、 第１の入力電圧をＶ1、第２の入力電圧をＶ2、Ｖ3を任
    意の電圧値とし、ａ、ｂ、ｃを任意の定数として、それ
    ぞれ、 ａＶ1＋ｂＶ2＋Ｖ3、 （ａ−ｃ）Ｖ1＋ｂＶ2＋Ｖ3、 ａＶ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3、 （ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2＋Ｖ3 の電圧が印可される、ことを特徴とする請求項５記載の
    ＭＯＳ乗算器コア回路。
  8. 【請求項８】前記カスコード接続された第１乃至第４の
    トランジスタ群の最上位のトランジスタのドレインに、
    それぞれ、第１の電圧、第２の電圧、前記第１の電圧が
    所定の電圧だけレベルシフトされた第３の電圧、前記第
    ２の電圧が前記所定の電圧だけレベルシフトされた第４
    電圧が印加されることを特徴とする請求項５記載のＭＯ
    Ｓ乗算器コア回路。
  9. 【請求項９】ボルテージフォロワを構成し、それぞれ、
    ａＶ1＋ｂＶ2、（ａ−ｃ）Ｖ1＋ｂＶ2、ａＶ1＋（ｂ−
    １／ｃ）Ｖ2、（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2の電
    圧が入力される第１乃至第４のＭＯＳ差動対を有し、 前記第１乃至第４のＭＯＳ差動対の出力には、定電流で
    駆動される第１乃至第４のレベルシフト用トランジスタ
    のソースが接続され、 前記第１乃至第４のレベルシフト用トランジスタのゲー
    トが、それぞれ請求項１又は３記載の前記第１乃至第４
    のトランジスタのドレインに接続されている、ことを特
    徴とするＭＯＳ乗算回路。
  10. 【請求項１０】ボルテージフォロワを構成し、それぞ
    れ、ａＶ1＋ｂＶ2、（ａ−ｃ）Ｖ1＋ｂＶ2、ａＶ1＋
    （ｂ−１／ｃ）Ｖ2、（ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ
    2の電圧が入力される第１乃至第４のＭＯＳ差動対を有
    し、 前記第１乃至第４のＭＯＳ差動対の出力には、定電流で
    駆動される第１乃至第４のレベルシフト用トランジスタ
    のソースがそれぞれ接続され、 前記第１乃至第４のレベルシフト用トランジスタのゲー
    トが、それぞれ、請求項５記載の前記第１乃至第４のト
    ランジスタ群の最上位のトランジスタのドレインに接続
    されている、ことを特徴とするＭＯＳ乗算回路。
  11. 【請求項１１】ボルテージフォロワを構成し、第１の電
    圧、および第２の電圧が入力される第１、第２のＭＯＳ
    差動対を有し、 前記第１、第２のＭＯＳ差動対の出力にはそれぞれ第
    １、第２のレベルシフト用トランジスタが接続され、 前記第１、第２のレベルシフト用トランジスタのゲート
    がそれぞれ、請求項２又は４記載の前記第１と第３のト
    ランジスタのドレインに接続されている、ことを特徴と
    するＣＭＯＳオペレーショナルトランスコンダクタンス
    アンプ。
  12. 【請求項１２】ボルテージフォロワを構成し、第１の電
    圧、および第２の電圧が入力される第１、第２のＭＯＳ
    差動対を有し、 前記第１のＭＯＳ差動対の出力にはそれぞれ異なる定電
    流で駆動される第１、第２のレベルシフト用トランジス
    タのソースが接続され、前記第１、第２のレベルシフト
    用トランジスタのゲートがそれぞれ、請求項５記載の前
    記第１と第３のトランジスタ群の最上位のトランジスタ
    のドレインに接続されている、 ことを特徴とするＣＭＯＳオペレーショナルトランスコ
    ンダクタンスアンプ。
  13. 【請求項１３】ボルテージフォロワを構成し、第１の電
    圧、および第２の電圧が入力される第１、第２のＭＯＳ
    差動対を有し、 前記第１のＭＯＳ差動対の出力にはそれぞれ異なる定電
    流で駆動される第１、第２のレベルシフト用トランジス
    タのソースが接続され、 前記第２のＭＯＳ差動対の出力にはそれぞれ異なる定電
    流で駆動される第３、第４のレベルシフト用トランジス
    タのソースが接続され、 前記第１、第２のレベルシフト用トランジスタのゲート
    がそれぞれ、請求項５記載の前記第１、第３のトランジ
    スタ群の最上位のトランジスタのドレインに接続され、 前記第３、第４のレベルシフト用トランジスタのゲート
    がそれぞれ、請求項５記載の前記第２、第４のトランジ
    スタ群の最上位のトランジスタのドレインに接続されて
    いる、 ことを特徴とするＣＭＯＳオペレーショナルトランスコ
    ンダクタンスアンプ。
  14. 【請求項１４】ソースが接地され、ゲートに一定電圧が
    印加され、線形領域で動作する第１乃至第４のＭＯＳト
    ランジスタに、第１乃至第４のバイポーラトランジスタ
    がそれぞれカスコード接続され、 前記第１乃至第４のバイポーラトランジスタのベースに
    は、それぞれ、 ａＶ1＋ｂＶ2、 （ａ−ｃ）Ｖ1＋ｂＶ2、 ａＶ1＋（ｂ−１／ｃ）Ｖ2、 （ａ−ｃ）Ｖ1＋（ｂ−１／ｃ）Ｖ2 の電圧が印加され、 前記第１及び第４のバイポーラトランジスタのコレクタ
    電流の和電流と前記第２及び第３のバイポーラトランジ
    スタのコレクタ電流の和電流との差電流を出力電流とす
    る、ことを特徴とするＢｉ−ＭＯＳ乗算回路。
  15. 【請求項１５】ソースが接地され、ゲートに一定電圧が
    印加され、線形領域で動作する第１乃至第４のＭＯＳト
    ランジスタに第１乃至第４のバイポーラトランジスタが
    それぞれカスコード接続され、 前記第１乃至第４のバイポーラトランジスタのベースに
    はそれぞれ第１の電圧、第２の電圧、第１の電圧が一定
    電圧だけレベルシフトされた電圧、第２の電圧が一定電
    圧だけレベルシフトされた電圧が印加され、 前記第１及び第４のバイポーラトランジスタのコレクタ
    電流の和電流と前記第２及び第３のバイポーラトランジ
    スタのコレクタ電流の和電流との差電流を出力電流とす
    る、ことを特徴とするＢｉ−ＭＯＳオペレーショナルト
    ランスコンダクタンスアンプ。
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