JP2000172775A - 乗算回路およびｏｔａ - Google Patents

Abstract

(57)【要約】 【課題】トランジスタのキャリアの移動度の減少のよる
影響をなくし、半導体集積回路上に形成して好適とされ
るＭＯＳ乗算回路、及び、ＭＯＳ ＯＴＡの提供。 【解決手段】ゲート・ソース間に一定電圧が印加された
第１から第４のトランジスタがソースを共通接続されて
定電流源で駆動されて線形領域で動作する第１から第４
のトランジスタを含み、第１の入力電圧をＶ₁、第２の
入力電圧をＶ₂とし、Ｖ₃を任意の電圧とし、ａ、ｂ、ｃ
を任意の定数とすると、前記第１から第４のトランジス
タのドレインにはそれぞれ、ａＶ₁＋ｂＶ₂＋Ｖ₃、（ａ
−ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａＶ₁＋（ｂ−１／ｃ）Ｖ₂＋
Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ３の電圧
が印加され、第１から第４のトランジスタは線形領域で
動作し、第１と第４のトランジスタのドレイン電流の和
電流と第２と第３のトランジスタのドレイン電流の和電
流との差電流を出力電流とし、第１の入力電圧と第２の
入力電圧との積に比例する電流を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は乗算回路に関し、特
に半導体集積回路上に形成されるＣＭＯＳ乗算回路及び
Ｂｉ−ＭＯＳ乗算回路とＣＭＯＳ ＯＴＡ（オペレーシ
ョナルトランスコンダクタンスアンプ）及びＢｉ−ＭＯ
Ｓ ＯＴＡに関する。

【０００２】

【従来の技術】本願発明の関連する技術について、以下
の刊行物が参照される。

【０００３】文献１．特開平７−５７０２６号公報． 文献２．Jun and D.M. Kim,“Phase−Tunable CMOS
Triode Transconductor,”IEE Electronics Lette
rs 8th January 1998 Vol. 34, No. 1, pp. 72−7
4.

【０００４】従来の線形領域で動作するＭＯＳトランジ
スタを利用した乗算器コア回路として、図８に示すよう
に、２つのトランジスタからなるＭＯＳ乗算器コア回路
が知られている。すなわち、ソースが互いに接続されて
電圧Ｖ₂が印可されるＭＯＳトランジスタＭ１、Ｍ２を
備え、ＭＯＳトランジスタＭ１、Ｍ２のドレインには電
圧Ｖ₁が印可されゲートにはそれぞれ電圧Ｖ₃、Ｖ₄が印
可される。

【０００５】基板効果とチャネル長変調を無視するとＭ
ＯＳトランジスタのドレイン電流Ｉ _Dは、次の３つの動
作領域により、それぞれ式（１ａ）乃至（１ｃ）で表さ
れる。

【０００６】ピンチ領域では、 I_D＝0 (V_GS≦V_TH) …(1a)

【０００７】線形領域では、 I_D＝2β(V_GS−V_TH−V_DS/2)V_DS (V_DS≦V_GS−V_TH) …(1b)

【０００８】飽和領域では、 I_D＝β(V_GS−V_TH)² (V_GS≧ V_GS−V_TH) …(1c)

【０００９】ただし、β＝μ（Ｃ_OX／２）（Ｗ／Ｌ）は
トランスコンダクタンスパラメータであり、μはキャリ
アの実効モビリティ、Ｃ_OXは単位面積当たりのゲート酸
化膜容量、Ｗ、Ｌは、それぞれゲート幅、ゲート長、Ｖ
_THはスレッショルド電圧、Ｖ _GSはゲート・ソース間電
圧、Ｖ_DSはドレイン・ソース間電圧である。

【００１０】図８において、ＭＯＳトランジスタＭ１、
Ｍ２に流れる電流Ｉ_D1、Ｉ_D2は、それぞれ次式（２）、
（３）で与えられる。

【００１１】 I_D1＝2β{(V₃−V₂−V_TH)−(V₁−V₂)/2}(V₁−V₂) …(2)

【００１２】 I_D2＝2β{(V₄−V₂−V_TH)−(V₁−V₂)/2}(V₁−V₂) …(3)

【００１３】したがって、電流Ｉ_D1、Ｉ_D2の差電流ΔＩ
（＝Ｉ_D1−Ｉ_D2）は次式（４）と求まり、線形領域で動
作する２つのＭＯＳトランジスタは乗算器コア回路とな
ることがわかる。

【００１４】 ΔI＝I_D1−I_D2＝2β(V₁−V₂)(V₃−V₄) …(4)

【００１５】図８に示した２つのトランジスタからなる
ＭＯＳ乗算器コア回路は、共通ソース電圧を任意の電圧
値Ｖ_Sに設定すると、図９に示すように、４トランジス
タからなるＭＯＳ乗算器コア回路に変形できる。図９を
参照すると、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４のソースは共通接続され、ＭＯＳトランジスタＭ１、
Ｍ４のゲートには電圧Ｖ₃、ＭＯＳトランジスタＭ２、
Ｍ３のゲートには電圧Ｖ₄が印加され、ＭＯＳトランジ
スタＭ１、Ｍ２、Ｍ３、Ｍ４のドレインには電圧Ｖ₁、
Ｖ₂、Ｖ₃、Ｖ₄が印加される。

【００１６】図９において、線形領域で動作するＭＯＳ
トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４に流れる電流
Ｉ_D1、Ｉ_D2、Ｉ_D3、Ｉ_D4は、それぞれ次式（５）乃至
（８）で与えられる。

【００１７】 I_D1＝2β{(V₃−V_S−V_TH)−(V₁−V_S)/2}(V₁−V_S) …(5)

【００１８】 I_D2＝2β{(V₄−V_S−V_TH)−(V₁−V_S)/2}(V₁−V_S) …(6)

【００１９】 I_D3＝2β{(V₄−V_S−V_TH)−(V₂−V_S)/2}(V₂−V_S) …(7)

【００２０】 I_D4＝2β{(V₃−V_S−V_TH)−(V₂−V_S)/2}(V₂−V_S) …(8)

【００２１】したがって、ＭＯＳトランジスタＭ１とＭ
３に流れる電流Ｉ_D1、Ｉ_D3の和電流と、ＭＯＳトランジ
スタＭ２とＭ４に流れる電流Ｉ_D2、Ｉ_D4の和電流の差電
流ΔＩは次式（９）と求まる。

【００２２】 ΔI＝(I_D1＋I_D3)−(I_D2＋I_D4) ＝2β(V₁−V₂)(V₃−V₄) …(9)

【００２３】すなわち線形領域で動作する４つのＭＯＳ
トランジスタＭ１〜Ｍ４は、乗算器コア回路となること
がわかる。

【００２４】従来の線形領域で動作するＭＯＳトランジ
スタを用いた４つのＭＯＳトランジスタからなる乗算器
コア回路を利用した乗算回路として、図１０に示すよう
なＢｉ−ＭＯＳ乗算回路が知られている。

【００２５】図１０において、ソースが共通接続され定
電流源Ｉ₀で駆動され、線形領域で動作するＭＯＳトラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４からなるクァドリテー
ルセルは、図８に示した乗算器コア回路を構成してお
り、バイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は
レベルシフトと電流取り出し用素子として用いられてい
る。すなわち、図１０を参照すると、ＭＯＳトランジス
タＭ１、Ｍ２、Ｍ３、Ｍ４のソースは共通接続され定電
流源Ｉ₀に接続され、ＭＯＳトランジスタＭ１、Ｍ４の
ゲートには電圧Ｖ₃、ＭＯＳトランジスタＭ２、Ｍ３の
ゲートには電圧Ｖ₄が印加され、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４のドレインにはそれぞれトランジ
スタＱ１、Ｑ２、Ｑ３、Ｑ４のエミッタが接続されてお
り、トランジスタＱ１、Ｑ２のベースは共通接続されて
電圧Ｖ₁が印加され、トランジスタＱ３、Ｑ４のベース
は共通接続されて電圧Ｖ₂が印加され、トランジスタＱ
１、Ｑ３のコレクタ同士、トランジスタＱ２、Ｑ４のコ
レクタ同士が接続され、それぞれ抵抗Ｒ_Lを介して電源
Ｖ_CCに接続する。

【００２６】図１０において、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４の共通ソース電位をＶ_Sとし、ド
レイン電流をそれぞれＩ_D1、Ｉ_D2、Ｉ_D3、Ｉ_D4とし、バ
イポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベース
・エミッタ間電圧を、それぞれＶ_BE1、Ｖ_BE2、Ｖ_BE3、
Ｖ_BE4とすると、Ｂｉ−ＭＯＳ乗算回路の差動出力電流
ΔＩ、トランジスタＱ１、Ｑ３のコレクタ電流の和電流
と、トランジスタＱ２、Ｑ４のコレクタ電流の和電流の
差電流は、次式（１０）で与えられる。

【００２７】 ΔI＝(I_D1＋I_D3)−(I_D2＋I_D4) ＝2β｛V₃−V_S−V_TH−（V₁−V_BE1−V_S）/2｝(V₁−V_BE1−V_S） ＋2β｛V₄−V_S−V_TH−（V₂−V_BE3−V_S）/2｝(V₁−V_BE3−V_S） −2β｛V₄−V_S−V_TH−（V₁−V_BE2−V_S）/2｝(V₁−V_BE2−V_S） −2β｛V₃−V_S−V_TH−（V₂−V_BE4−V_S）/2｝(V₂−V_BE4−V_S） ＝2β［(V₃−V_S−V_TH)(V₁−V₂−V_BE1＋V_BE4） −(V₄−V_S−V_TH)(V₁−V₂−V_BE2＋V_BE3） −1/2｛（V₁＋V₂−V_BE1−V_BE4−2V_S）(V₁−V₂−V_BE1＋V_BE4） −（V₁＋V₂−V_BE2−V_BE3−2V_S）（V₁−V₂−V_BE2＋V_BE3）｝］ …(10)

【００２８】ここで、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４はアクティブ領域でボルテージフォロワ
として動作していることから、 Ｖ_BE1≒Ｖ_BE2≒Ｖ_BE3≒Ｖ_BE4≒０．７Ｖ と近似すると、上式（１０）は次式（１１）と近似され
る。

【００２９】 ΔＩ≒2β(V₁−V₂)(V₃−V₄) …（１１）

【００３０】したがって、近似的に２つの差動入力電圧
（Ｖ₁−Ｖ₂）と（Ｖ₃−Ｖ₄）の積が得られ、４象限乗算
器が実現される。しかしながら、出力回路を簡略化して
抵抗負荷としているために、差動をとらない出力電圧に
はＭＯＳトランジスタの持つ２乗項が残るために、線形
性がさらに劣化する。

【００３１】

【発明が解決しようとする課題】上記した従来のＭＯＳ
乗算回路においては、乗算器コア回路を構成するＭＯＳ
トランジスタのゲート・ソース間電圧（Ｖ_GS）が変化す
るために、ＭＯＳトランジスタのモビリティμが変化
し、したがって、トランスコンダクタンスパラメータβ
が一定とはならない。また、図１０に示したＢｉ−ＭＯ
Ｓ乗算回路においても線形性の点で問題がある。

【００３２】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、ＭＯＳトランジス
タのキャリアの移動度の減少のよる影響をなくし、半導
体集積回路上に形成して好適とされるＭＯＳ乗算回路、
及び、ＭＯＳ ＯＴＡを提供することにある。

【００３３】

【課題を解決するための手段】前記目的を達成する本発
明は、ゲート・ソース間に一定電圧が共通に印加される
第１乃至第４のトランジスタのソースが共通接続されて
定電流源で駆動され、第１の入力電圧をＶ₁、第２の入
力電圧をＶ₂とし、Ｖ₃を任意の電圧とし、ａ、ｂ、ｃを
それぞれ任意の定数として、前記第１乃至第４のトラン
ジスタのドレインにはそれぞれ、ａＶ₁＋ｂＶ₂＋Ｖ₃、
（ａ−ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａＶ₁＋（ｂ−１／ｃ）Ｖ
₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃なる
電圧が印加され、前記第１及び第４のトランジスタのド
レイン電流の和電流と、前記第２及び第３のトランジス
タのドレイン電流の和電流との差電流を出力電流とし、
前記第１の入力電圧Ｖ₁と前記第２の入力電圧Ｖ₂との積
に比例する電流を出力する、乗算器コア回路であって、
前記第１乃至第４のトランジスタがすべて線形領域で動
作している、ことを特徴としたものである。

【００３４】本発明は、ゲート・ソース間に一定電圧が
共通印加される第１乃至第４のトランジスタのソースが
共通接続されて定電流源で駆動され、前記第１乃至第４
のトランジスタのドレインには、それぞれ第１の電圧Ｖ
₁、第２の電圧Ｖ₂、第１の電圧Ｖ₁が一定電圧だけレベ
ルシフトされた電圧Ｖ₁−Ｖ_B、第２の電圧Ｖ₂が一定電
圧だけレベルシフトされた電圧Ｖ₂−Ｖ_Bが印加され、前
記第１及び第４のトランジスタのドレイン電流の和電流
と、前記第２及び第３のトランジスタのドレイン電流の
和電流との差電流を出力電流とし、前記第１の電圧Ｖ₁
と前記第２の電圧との差電圧Ｖ₂と前記レベルシフト電
圧Ｖ_Bの積に比例する電流を出力する乗算器コア回路で
あって、前記第１乃至第４のトランジスタがすべて線形
領域で動作している、ことを特徴としたものである。

【００３５】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明のＭＯＳ乗算回路は、図１を参照すると、
ゲート・ソース間に一定電圧が印加された第１から第４
のトランジスタがソースを共通接続されて定電流源Ｉ₀
で駆動され、線形領域で動作する第１から第４のトラン
ジスタ（Ｍ１〜Ｍ４）を備えたものであり、第１の入力
電圧をＶ₁、第２の入力電圧をＶ₂とし、Ｖ₃を任意の電
圧とし、ａ、ｂ、ｃを任意の定数とすると、前記第１か
ら第４のトランジスタのドレインには、それぞれ、ａＶ
₁＋ｂＶ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａＶ₁＋
（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１／
ｃ）Ｖ₂＋Ｖ₃なる電圧が印加され、第１と第４のトラン
ジスタのドレイン電流の和電流と前記第２と第３のトラ
ンジスタのドレイン電流の和電流との差電流を出力電流
とし、前記第１の入力電圧と前記第２の入力電圧との積
に比例する電流を出力する。

【００３６】また本発明の実施の形態においては、その
部分図を図４に示すように、ａＶ₁＋ｂＶ₂＋Ｖ₃、（ａ
−ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａＶ₁＋（ｂ−１／ｃ）Ｖ₂＋
Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃のそれぞ
れの電圧が入力され、ボルテージフォロワを構成する４
対のＭＯＳ差動対を有し、前記各ＭＯＳ差動対の出力に
は定電流で駆動されるレベルシフト用トランジスタのソ
ースが接続され、レベルシフト用トランジスタのゲート
が前記第１から第４のトランジスタのいずれかのトラン
ジスタのドレインに接続されているか、前記第１から第
４のトランジスタのドレインにそれぞれ接続される。

【００３７】さらに、本発明の実施の形態においては、
図６を参照すると、ゲート・ソース間に一定電圧が印加
された第１乃至第４のＭＯＳトランジスタ（Ｍ１〜Ｍ
４）がソースを共通接続されて定電流源で駆動され、前
記第１乃至第４のＭＯＳトランジスタに、それぞれ、第
１乃至第４のバイポーラトランジスタ（Ｑ１〜Ｑ４）が
カスコード接続され、第１の入力電圧をＶ₁、第２の入
力電圧をＶ₂とし、ａ、ｂ、ｃをそれぞれ任意の定数と
して、前記第１乃至第４のバイポーラトランジスタのベ
ースには、それぞれ、ａＶ₁＋ｂＶ₂、（ａ−ｃ）Ｖ₁＋
ｂＶ₂、ａＶ₁＋（ｂ−１／ｃ）Ｖ₂、（ａ−ｃ）Ｖ₁＋
（ｂ−１／ｃ）Ｖ₂なる電圧が印加され、前記第１と第
４のバイポーラトランジスタのコレクタ電流の和電流
と、前記第２と第３のバイポーラトランジスタのコレク
タ電流の和電流との差電流を出力電流とする構成とされ
る。

【００３８】また本発明のＭＯＳ乗算回路又はＭＯＳ
ＯＴＡ（オペレーショナルトランスコンダクタンスアン
プ）は、図７を参照すると、ゲート・ソース間に一定電
圧が共通印加される第１乃至第４のトランジスタの各ソ
ースが共通接続されて定電流源で駆動され、前記第１乃
至第４のトランジスタのドレインには、それぞれ第１の
電圧Ｖ₁、第２の電圧Ｖ₂、第１の電圧Ｖ₁が一定電圧だ
けレベルシフトされた電圧Ｖ₁−Ｖ_B、第２の電圧Ｖ₂が
一定電圧だけレベルシフトされた電圧Ｖ₂−Ｖ_Bが印加さ
れ、前記第１乃至第４のトランジスタがすべて線形領域
で動作しており、前記第１及び第４のトランジスタのド
レイン電流の和電流と、前記第２及び第３のトランジス
タのドレイン電流の和電流との差電流を出力電流とし、
前記第１の電圧Ｖ₁と前記第２の電圧との差電圧Ｖ₁−Ｖ
₂と、前記レベルシフト電圧Ｖ_Bとの積に比例する電流を
出力する。

【００３９】本発明の実施の形態においては、定電流駆
動される乗算器コア回路の場合、それぞれの出力電流
は、定電流源の電流値Ｉ₀の半分を動作点とした線形な
差動出力電流となっていることから、抵抗素子を負荷と
することで、出力電圧を得ることができる。

【００４０】そして、本発明の実施の形態においては、
線形領域で動作するＭＯＳトランジスタのゲートに定電
圧を印加し、ドレインに信号電圧を印加することでＭＯ
Ｓトランジスタのキャリアの実効移動度（モビリティ）
の減少による影響を無くしたＭＯＳ乗算器コア回路を実
現することができる。以下各種実施例に即して詳細に説
明する。

【００４１】

【実施例】図１は、本発明の乗算器コア回路の一実施例
の回路構成を示す図である。図１を参照すると、本実施
例の乗算器コア回路において、ＭＯＳトランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４のソースは共通接続されて定電流
源Ｉ０で駆動されている。ＭＯＳトランジスタＭ１、Ｍ
２、Ｍ３、Ｍ４のゲート・ソース間電圧Ｖ_GSはすべて、
Ｖ_DS≦Ｖ_GS−Ｖ_THなる条件内にあり、線形領域で動作し
ている。ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の
ゲート・ソース間電圧Ｖ_GSはすべて等しくＶ_GS＝Ｖ_Aと
する。ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のド
レイン電圧は、それぞれ、ａＶ₁＋ｂＶ₂＋Ｖ₃、（ａ−
ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａＶ₁＋（ｂ−１／ｃ）Ｖ₂＋
Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃とされて
いる。ただし、Ｖ₁は第１の入力電圧、Ｖ₂は第２の入力
電圧であり、Ｖ₃は任意の電圧値であり、ａ、ｂ、ｃを
任意の定数とする。ＭＯＳトランジスタＭ１、Ｍ４のド
レイン同士が接続され、ＭＯＳトランジスタＭ２、Ｍ３
のドレイン同士が接続され、ＭＯＳトランジスタＭ１、
Ｍ４のドレイン電流の和と、ＭＯＳトランジスタＭ２、
Ｍ３のドレイン電流の和との差電流が差電流出力回路１
０１から出力される構成とされている。

【００４２】この場合、ＭＯＳトランジスタＭ１、Ｍ
２、Ｍ３、Ｍ４のドレイン電流Ｉ_D1、Ｉ_D2、Ｉ_D3、Ｉ_D4
は、それぞれ次式（１２）乃至（１５）で表せる。

【００４３】 I_D1＝2β{(V_A−V_TH)−(aV₁＋bV₂＋V₃−V_S)/2}(aV₁＋bV₂＋V₃−V_S) …(12)

【００４４】 I_D2＝2β[(V_A−V_TH)−{(a−c)V₁＋bV₂＋V₃−V_S}/2]{(a−c)V₁＋bV₂＋V₃−V_S} …(13)

【００４５】 I_D3＝2β[(V_A−V_TH)−{aV₁＋(b−1/c)V₂＋V₃−V_S}/2]{aV₁＋(b−1/c)V₂＋V₃− V_S} …(14)

【００４６】 I_D4＝2β[(V_A−V_TH)−{(a−c)V₁＋(b−1/c)V₂＋V₃−V_S}/2]{(a−c)V₁＋(b−1/ c)V₂＋V₃−V_S} …(15)

【００４７】上式（１２）乃至（１５）において、Ｖ_S
はＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の共通ソ
ース電圧である。

【００４８】したがって、ＭＯＳトランジスタＭ１とＭ
４のドレイン電流の和電流（Ｉ_D1＋Ｉ_D4）とＭＯＳトラ
ンジスタＭ２とＭ３のドレイン電流の和電流（Ｉ_D2＋Ｉ
_D3）との差電流ΔＩは、上式（１２）及至（１５）から
次式（１６）と求まる。

【００４９】 ΔI＝(I_D1＋I_D4)−(I_D2＋I_D3)＝2βV₁V₂ …(16)

【００５０】よって、図１に示す線形領域で動作する４
つのＭＯＳトランジスタを定電流駆動させても乗算器コ
ア回路が実現できることがわかる。

【００５１】また、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ
３、Ｍ４のテール電流の条件： I_D1＋I_D2＋I_D3＋I_D4＝I₀ …(17) から、上式（１６）が成り立つ入力電圧Ｖ₁、Ｖ₂の電圧
範囲が求められる。

【００５２】このように、定電流駆動される乗算器コア
回路の場合には、それぞれの出力電流は、次式（１
８）、（１９）と表され、定電流源の電流値の半分であ
る直流電流Ｉ₀／２を動作点とした線形な差動出力電流
となっていることから、抵抗を負荷とすることで出力電
圧が得られる。

【００５３】 I⁺＝I_D1＋I_D4＝I₀／２＋βV₁V₂ …(18)
I^-＝I_D2＋I_D3＝I₀／２−βV₁V₂ …(19)

【００５４】ところで、一般に、ＭＯＳトランジスタに
はキャリアの実効移動度（モビリティ）の減少があり、
次式（２０）で表される。

【００５５】 μ＝μ₀/{1＋θ(V_GS−V_TH)} …(20)

【００５６】上式（２０）において、μ₀は無電界時の
実効移動度であり、θ＝１／（ｔ_OXＥ_CR）と表され、ｔ
_OXはゲート酸化膜厚、Ｅ_CRは臨界電界である。

【００５７】したがって、ＭＯＳトランジスタのトラン
スコンダクタンスパラメータβはゲート・ソース間電圧
（Ｖ_GS）で変化するが、図１に示す乗算器コア回路で
は、ゲート・ソース間電圧（Ｖ_GS）に一定電圧（Ｖ_A）
を印加しているので、上述した移動度パラメータθの影
響は現れない。

【００５８】次に、本発明の第２の実施例について説明
する。図２は、本発明のＭＯＳ乗算器コア回路の第二の
実施例の構成を示す図である。図２を参照すると、ソー
スが共通接地されて定電流源Ｉ₀に接続され、ゲート・
ソース間に定電圧Ｖ_Aが共通に印加されるＭＯＳトラン
ジスタＭ１、Ｍ２、Ｍ３、Ｍ４のドレインには、電圧Ｖ
₁＋Ｖ₃、Ｖ₂＋Ｖ₃、Ｖ₁＋Ｖ₃−Ｖ_B、Ｖ₂＋Ｖ₃−Ｖ_Bが印
加されており（但しＶ₃は０を含む任意の電圧）、トラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４のドレイン電流Ｉ_D1、
Ｉ_D2、Ｉ_D3、Ｉ_D4は、それぞれ次式（２０）乃至（２
４）と表せる。

【００５９】 I_D1＝2β{(V_A−V_TH)−(V₁＋V₃−V_S)/2}(V₁＋V₃−V_S) …(21)

【００６０】 I_D2＝2β{(V_A−V_TH)−(V₂＋V₃−V_S)/2}(V₂＋V₃−V_S) …(22)

【００６１】 I_D3＝2β{(V_A−V_TH)−(V₁＋V₃−V_B−V_S)/2}(V₁＋V₃−V_B−V_S) …(23)

【００６２】 I_D4＝2β{(V_A−V_TH)−(V₂＋V₃−V_B−V_S)/2}(V₂＋V₃−V_B−V_S) …(24)

【００６３】但し、Ｖ_Sは、ＭＯＳトランジスタ（Ｍ１
〜Ｍ４）の共通ソース電位である。

【００６４】したがって、 ΔI＝(I_D1＋I_D4)−(I_D2＋I_D3) ＝−2βV_B(V₁−V₂) …(25)

【００６５】と求められ、差電流ΔＩは、第１の電圧Ｖ
₁と第２の電圧Ｖ₂の差電圧Ｖ₁−Ｖ₂に比例した電流値と
されており、図２に示す線形領域で動作する４つのＭＯ
ＳトランジスタからＯＴＡが実現できることがわかる。
また差電流ΔＩは差電圧Ｖ₁−Ｖ₂とレベルシフト電圧Ｖ
_Bとの積に比例しており、乗算器としても機能する。

【００６６】また、テール電流の条件： I_D1＋I_D2＋I_D3＋I_D4＝I₀ …(26) から上式(23)が成り立つ入力電圧（Ｖ₁−Ｖ₂）の電圧範
囲が求められる。

【００６７】次に、ＭＯＳ乗算器コア回路の一定電圧
（Ｖ_A）をゲート・ソース間に印加するための具体的な
回路の一例を図３に示す。

【００６８】図３を参照すると、ダイオード接続されｎ
段カスコード接続されたＭＯＳトランジスタＭ５１、
…、Ｍ５ｎは、定電流Ｉ_Aで駆動されており、最上段の
ＭＯＳトランジスタＭ５１のゲートとドレインの接続点
が、ソースが共通接続されたＭＯＳトランジスタＭ１、
Ｍ２、Ｍ３、Ｍ４のゲートに共通接続されており、再下
段のＭＯＳトランジスタＭ５ｎのソースはＭＯＳトラン
ジスタＭ１〜Ｍ４のソースと共通接続されており、ＭＯ
ＳトランジスタＭ５１、…、Ｍ５ｎの各トランジスタの
ゲート・ソース間電圧をＶ_GS5とすると、ＭＯＳトラン
ジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソース・ゲート間電圧
は等しくＶ_A（＝ｎＶ_GS5）になる。

【００６９】ここで、カスコード接続されたＭＯＳトラ
ンジスタＭ５１、…、Ｍ５ｎは飽和領域で動作してい
る。

【００７０】ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４を線形領域で動作させるためには、ＭＯＳトランジス
タＭ１、Ｍ２、Ｍ３、Ｍ４のゲート幅／ゲート長の比
（Ｗ／Ｌ）を小さな値に設定すると、ゲート・ソース間
電圧Ｖ_GS（＝Ｖ_A）の値としては、比較的大きな電圧値
が必要となり、飽和領域で動作する１つのトランジスタ
のゲート・ソース間電圧ではまかないきれなくなるため
に、ダイオード接続されたトランジスタを複数段カスコ
ード接続して必要なゲート・ソース間電圧Ｖ_Aを実現し
ている。

【００７１】次に、前記実施例のＭＯＳ乗算器コア回路
（図１参照）の入力回路について説明する。

【００７２】図４は、ＭＯＳ差動対を用いた上述したＭ
ＯＳ乗算器コア回路の入力回路の回路構成の一例を示す
図である。図４に示すように、ＭＯＳ差動対をボルテー
ジフォロワとして用いると、ＭＯＳトランジスタＭ１０
１、Ｍ１０２からなるＭＯＳ差動対の２つの入力端子電
圧を等しくできる。なお、ＭＯＳトランジスタＭ１０
１、Ｍ１０２からなるＭＯＳ差動対、定電流源２Ｉ_SS、
カレントミラー回路Ｍ１０３、Ｍ１０４よりなる回路は
入力差動段を構成し、その出力は、トランジスタＭ１０
５を介して反転入力端に帰還入力されてボルテージフォ
ロワを構成しており、差動対の非反転入力端にはａＶ₁
＋ｂＶ₂＋Ｖ₃（但し、ａ、ｂは任意の定数）の電圧が印
加される。ここで、Ｖ₁、Ｖ₂、Ｖ₃は図１に示した第１
〜第３の電圧に対応する。

【００７３】この場合、各ＭＯＳトランジスタＭ１０
１、Ｍ１０２、Ｍ１０３、Ｍ１０４、Ｍ１０５、Ｍ１０
６が平衡状態となり、トランジスタＭ１０１、Ｍ１０２
のドレイン電流が等しくなり、ＭＯＳトランジスタＭ１
０１、Ｍ１０２、Ｍ１０３、Ｍ１０４、Ｍ１０５、Ｍ１
０６のドレイン電流は、いずれも、ＭＯＳトランジスタ
Ｍ１０１、Ｍ１０２からなるＭＯＳ差動対のテール電流
の半分（Ｉ_SS）となっている。

【００７４】また、ＭＯＳトランジスタＭ１０７のドレ
インにソースを接続し、ゲートがＭＯＳトランジスタＭ
１のドレインに接続されたＭＯＳトランジスタＭ１０７
は、レベルシフト用のトランジスタであり、線形動作す
るＭＯＳトランジスタＭ１のドレイン電圧を決定してい
る。

【００７５】ＭＯＳトランジスタＭ１とともにソースが
共通接続されて定電流源I₀＋I_Aで駆動されるＭＯＳトラ
ンジスタＭ２、Ｍ３、Ｍ４のドレインにも、図４に示し
た構成と同様のボルテージフォロワをなす第２乃至第４
のＭＯＳ差動対とレベルシフトトランジスタよりなる入
力回路から、それぞれ（ａ−ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａ
Ｖ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−
１／ｃ）Ｖ₂＋Ｖ₃が入力される。なお、図４では、第２
乃至第４のＭＯＳ差動対とレベルシフトトランジスタの
構成は省略されている。図４において、定電流I_Aで駆動
され、カスコード接続されたＭＯＳトランジスタＭ５１
〜Ｍ５３は、ＭＯＳトランジスタＭ１〜Ｍ４のゲート・
ソース間に一定電圧を供給している。

【００７６】図４において、レベルシフト用のトランジ
スタを２つに増やしてＭ１０７Ａ、Ｍ１０７Ｂとし、２
つのトランジスタに応じたレベルシフト電圧をＶ_B1、Ｖ
_B2とする。こうして得られる入力回路を図５に示す。図
５は、図２に示した前記第２の実施例のＭＯＳ乗算回路
の入力回路の構成を示す図である。

【００７７】図５を参照すると、ＭＯＳトランジスタＭ
１０１、Ｍ１０２からなるＭＯＳ差動対、定電流源２Ｉ
_SS、カレントミラー回路Ｍ１０３、Ｍ１０４は入力差動
段を構成し、その出力は、トランジスタＭ１０５を介し
てＭＯＳ差動対の反転入力端子に帰還入力されてボルテ
ージフォロワを構成しており、非反転入力端子には第１
の電圧Ｖ₁（図２のＶ₁参照）が印加されている。レベル
シフト用トランジスタＭ１０７Ａ、Ｍ１０７Ｂは互いに
異なる電流値の電流源２Ｉ_SS、３Ｉ_SSで駆動されてお
り、トランジスタＭ１０５のチャネル幅Ｗとチャンネル
長Ｌの比（Ｗ／Ｌ）は×３とされている。

【００７８】トランジスタＭ１、Ｍ３のドレイン電位
は、トランジスタＭ１０５に接続された２つのレベルシ
フト用トランジスタＭ１０７Ａ、Ｍ１０７Ｂのゲート電
位として与えられ、トランジスタＭ１、Ｍ３にそれぞれ
流れる電流は、それぞれ、カレントミラー回路Ｍ１１０
Ａ、Ｍ１１１Ａ、及びカレントミラー回路Ｍ１１０Ｂ、
Ｍ１１１Ｂで折り返されＩ_D1、Ｉ_D3として取り出されて
いる。トランジスタＭ２、Ｍ４のドレインにも図５に示
した構成と同様の回路から、回路から、第２の電圧Ｖ₂
と第２の電圧をレベルシフトした電圧がそれぞれ印加さ
れる。なお、図５では、トランジスタＭ２、Ｍ４のドレ
イン電圧の入力回路は省略されている。

【００７９】このような回路構成で、得られる出力電流
Ｉ_D1、Ｉ_D2、Ｉ_D3、Ｉ_D4は次式（２７）乃至（３０）と
求められる。

【００８０】 I_D1＝2β{(V_A−V_TH)−(V₁−V_B1−V_S)/2}(V₁−V_B1−V_S) …(27)

【００８１】 I_D2＝2β{(V_A−V_TH)−(V₂−V_B1−V_S)/2}(V₂−V_B1−V_S) …(28)

【００８２】 I_D3＝2β{(V_A−V_TH)−(V₁−V_B2−V_S)/2}(V₁−V_B2−V_S) …(29)

【００８３】 I_D4＝2β{(V_A−V_TH)−(V₂−V_B2−V_S)/2}(V₂−V_B2−V_S) …(30)

【００８４】したがって、得られる出力電流は、 ΔI＝(I_D1＋I_D4)−(I_D2＋I_D3) ＝2β(V_B1−V_B2)(V₁−V₂) …(31)

【００８５】と求められ、第１の電圧Ｖ₁と第２の電圧
Ｖ₂の差電圧（Ｖ₁−Ｖ₂）に比例する出力電流が得ら
れ、ＯＴＡが実現される。

【００８６】ただし、 I_D1＋I_D2＋I_D3＋I_D4＝I₀ …(32) である。

【００８７】以上、ＣＭＯＳ乗算回路とＣＭＯＳ ＯＴ
Ａについて説明した。しかし、上述したように、ボルテ
ージフォロワ用のＭＯＳ差動対やレベルシフト回路は多
少回路規模が大きくなる。

【００８８】従来の回路として図１０に説明したよう
に、このボルテージフォロワとレベルシフト回路をバイ
ポーラトランジスタで代用すれば回路規模を大幅に小さ
くできる。

【００８９】こうして得られるＢｉ−ＭＯＳ乗算回路と
Ｂｉ−ＭＯＳ ＯＴＡの回路を、図６及び図７にそれぞ
れ示す。

【００９０】図６を参照すると、このＢｉ−ＭＯＳ乗算
回路は、ソースが共通接続されて定電流源Ｉ₀に接続さ
れ、ゲート・ソース間に定電圧Ｖ_Aが共通に印加される
ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のドレイン
には、バイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４
のエミッタが接続され、バイポーラトランジスタＱ１、
Ｑ４のコレクタ、バイポーラトランジスタＱ２、Ｑ３の
コレクタ同士が接続され、バイポーラトランジスタＱ
１、Ｑ４のコレクタ電流の和電流とバイポーラトランジ
スタＱ２、Ｑ３のコレクタ電流の和電流との差電流が出
力される構成とされており、バイポーラトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４のベースには、それぞれ、ａＶ₁
＋ｂＶ₂、（ａ−ｃ）Ｖ₁＋ｂＶ₂、ａＶ₁＋（ｂ−１／
ｃ）Ｖ₂、（ａ−ｃ）Ｖ₁＋（ｂ−１／ｃ）Ｖ₂の電圧が
印加される。

【００９１】図６において、トランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４のドレイン電流Ｉ_D1、Ｉ _D2、Ｉ_D3、Ｉ_D4は、
トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベース・エミッ
タ間電圧をそれぞれＶ_BE1、Ｖ_BE2、Ｖ_BE3、Ｖ_BE4、共通
ソース電位をＶ_Sとすると、次式（３３）乃至（３６）
で表わされる。

【００９２】 I_D1＝2β{(V_A−V_TH)−(aV₁＋bV₂−V_BE1−V_S)/2}(aV₁＋bV₂−V_BE1−V_S)…(33)

【００９３】 I_D2＝2β[(V_A−V_TH)−{(a−c)V₁＋bV₂−V_BE2−V_S}/2]{(a−c)V₁＋bV₂−V_BE2− V_S} …(34)

【００９４】 I_D3＝2β[(V_A−V_TH)−{aV₁＋(b−1/c)V₂−V_BE3−V_S}/2]{aV₁＋(b−1/c)V₂−V_{B E3} −V_S} …(35)

【００９５】 I_D4＝2β[(V_A−V_TH)−{(a−c)V₁＋(b−1/c)V₂−V_BE4−V_S}/2]{(a−c)V₁＋(b− 1/c)V₂−V_BE4−V_S}…(36)

【００９６】ここで、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４はアクティブ領域でボルテージフォロワ
として動作していることから、Ｖ_BE1≒Ｖ_BE2≒Ｖ_BE3≒
Ｖ_BE4≒０.７Ｖと近似すると、 ΔI＝(I_D1＋I_D4)−(I_D2＋I_D3)≒4βV₁V₂ …(37) となる。

【００９７】ただし、 I_D1＋I_D2＋I_D3＋I_D4＝I₀ …(38) である。

【００９８】したがって、近似的に２つの差動入力電圧
Ｖ₁とＶ₂の積Ｖ₁Ｖ₂が得られ、乗算回路が実現される。
このように、定電流駆動される乗算器コア回路の場合に
は、それぞれの出力電流は次式（３９）、（４０）と表
わされる。 I⁺＝I_D1＋I_D4≒I₀/2＋βV₁V₂ …(39) I^-＝I_D2＋I_D3≒I₀/2−βV１V₂ …(40)

【００９９】すなわち、定電流電源Ｉ₀の電流値の半分
の直流電流Ｉ₀／２を動作点としたほぼ線形な差動出力
電流となっていることから、抵抗を負荷とすることで出
力電圧が得られる。なお、バイポーラトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４のベースには、Ｖ₃を任意の電圧
として、それぞれ、（ａ−ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａＶ₁
＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１
／ｃ）Ｖ₂＋Ｖ₃の電圧を印加してもよい。

【０１００】また、図６と、図４に示した部分図とを比
べてもボルテージフォロワとレベルシフト回路の回路規
模が大幅に縮小できることがわかる。

【０１０１】また図７を参照すると、ソースが共通接続
されて定電流源Ｉ₀に接続され、ゲート・ソース間に定
電圧Ｖ_Aが共通に印加されるＭＯＳトランジスタＭ１、
Ｍ２、Ｍ３、Ｍ４のドレインには、バイポーラトランジ
スタＱ１、Ｑ２、Ｑ３、Ｑ４のエミッタが接続され、バ
イポーラトランジスタＱ１、Ｑ４のコレクタ、バイポー
ラトランジスタＱ２、Ｑ３のコレクタ同士が接続され、
バイポーラトランジスタＱ１、Ｑ４のコレクタ電流の和
電流とバイポーラトランジスタＱ２、Ｑ３のコレクタ電
流の和電流との差電流が出力される構成とされており、
バイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベー
スには、それぞれ電圧Ｖ₁、Ｖ₂、Ｖ₁−Ｖ_B、Ｖ₂−Ｖ_Bが
印加される。

【０１０２】ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ
４のドレイン電流はＩ_D1、Ｉ_D2、Ｉ _D3、Ｉ_D4は、共通ソ
ース電位をＶ_Sとすると、次式（４１）乃至（４４）で
表わされる。

【０１０３】 I_D1＝2β{(V_A−V_TH)−(V₁−V_BE1−V_S)/2}(V₁−V_BE1−V_S) …(41)

【０１０４】 I_D2＝2β{(V_A−V_TH)−(V₂−V_BE2−V_S)/2}(V₂−V_BE2−V_S) …(42)

【０１０５】 I_D3＝2β{(V_A−V_TH)−(V₁−V_B−V_BE3−V_S)/2}(V₁−V_B−V_BE3−V_S)…(43)

【０１０６】 I_D4＝2β{(V_A−V_TH)−(V₂−V_B−V_BE4−V_S)/2}(V₂−V_B−V_BE4−V_S)…(44)

【０１０７】ここで、バイポーラトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４はアクティブ領域でボルテージフォロワ
として動作しているから、Ｖ_BE1≒Ｖ_BE2≒Ｖ_BE3≒Ｖ_BE4
≒０.７Ｖと近似すると、 ΔI＝(I_D1＋I_D4)−(I_D2＋I_D3)≒−4βV_B(V₁−V₂) …(45) となる。

【０１０８】ただし、 I_D1＋I_D2＋I_D3＋I_D4＝I₀ …(46) である。

【０１０９】したがって、近似的に第１の電圧Ｖ₁と第
２の電圧Ｖ₂の差電圧に比例する出力電流が得られ、Ｏ
ＴＡが実現される。同様に、図７と、図５の部分図とを
比べてもボルテージフォロワとレベルシフト回路の回路
規模が大幅に縮小できることがわかる。なお、バイポー
ラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベースには、
Ｖ₃を任意の電圧として、それぞれ、Ｖ₁＋Ｖ₃、Ｖ₂＋Ｖ
₃、Ｖ₁−Ｖ_B＋Ｖ₃、Ｖ₂−Ｖ_B＋Ｖ₃の電圧を印加しても
よい。

【０１１０】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【０１１１】本発明の第１の効果は、ＭＯＳトランジス
タのキャリアの実効移動度（モビリティ）の減少による
影響を無くしたＭＯＳ乗算器コア回路を実現することが
できる、ということである。

【０１１２】その理由は、本発明においては、線形領域
で動作するＭＯＳトランジスタのゲートに定電圧を印加
し、ドレインに信号電圧を印加しているからである。

【０１１３】本発明の第２の効果は、抵抗負荷とする乗
算回路を実現できる、ということである。

【０１１４】その理由は、本発明においては、ＭＯＳ乗
算器コア回路を構成する４つのトランジスタを定電流駆
動としているからである。

【０１１５】本発明の第３の効果は、回路規模の小さな
乗算回路を実現できる、ということである。

【０１１６】その理由は、本発明においては、ボルテー
ジフォロワとレベルシフト回路をバイポーラトランジス
タで構成しているからである。

【図面の簡単な説明】

【図１】本発明のＭＯＳ乗算器コア回路の一実施例の構
成を示す図である。

【図２】本発明のＭＯＳ乗算器コア回路の第２の実施例
の構成を示す図である。

【図３】本発明のＭＯＳ乗算器コア回路の第３の実施例
の構成を示す図である。

【図４】本発明のＣＭＯＳ乗算回路の４の実施例の構成
を示す図であり、１系列の入力回路を含む回路構成を示
す図である。

【図５】本発明のＣＭＯＳ ＯＴＡの一実施例の構成を
示す図である。

【図６】本発明のＢｉ−ＭＯＳ乗算回路の一実施例の構
成を示す図である。

【図７】本発のＢｉ−ＭＯＳ ＯＴＡの一実施例の構成
を示す図である。

【図８】従来の２トランジスタからなるＭＯＳ乗算器コ
ア回路の構成を示す図である。

【図９】従来の４トランジスタからなるＭＯＳ乗算器コ
ア回路の構成を示す図である。

【図１０】従来のＢｉ−ＭＯＳ乗算回路の構成を示す図
である。

【符号の説明】

Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１ｎ、Ｍ２１〜Ｍ２ｎ、Ｍ５１
〜Ｍ５ｎ、Ｍ７１〜Ｍ７ｎ、Ｍ１０１〜Ｍ１１１ ＭＯ
Ｓトランジスタ Ｉ₀、Ｉ₀＋Ｉ_A、Ｉ_A、２Ｉ、２Ｉ_SS 定電流源 Ｑ１〜Ｑ４ バイポーラトランジスタ １０１ 差電流出力回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA47 CA15 CA91 FA05 HA02 HA10 HA18 HA19 HA25 KA02 KA05 KA09 KA18 MA05 MA17 MA21 ND01 ND14 ND22 ND23 PD01 5J092 AA01 AA47 CA15 CA91 FA05 HA02 HA10 HA18 HA19 HA25 KA02 KA05 KA09 KA18 MA05 MA17 MA21

Claims (16)

【特許請求の範囲】
1. 【請求項１】ゲート・ソース間に一定電圧が共通に印加
   され、ソースが共通接続されて定電流源で駆動される第
   １乃至第４のトランジスタを備え、 第１の入力電圧をＶ₁、第２の入力電圧をＶ₂とし、Ｖ₃
   を任意の電圧とし、ａ、ｂ、ｃをそれぞれ任意の定数と
   して、前記第１乃至第４のトランジスタのドレインには
   それぞれ、ａＶ₁＋ｂＶ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋ｂＶ₂
   ＋Ｖ₃、ａＶ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ
   ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃なる電圧が印加され、 前記第１乃至第４のトランジスタはすべて線形領域で動
   作し、 前記第１及び第４のトランジスタのドレイン電流の和電
   流と、前記第２及び第３のトランジスタのドレイン電流
   の和電流との差電流を出力電流とし、前記第１の入力電
   圧Ｖ₁と前記第２の入力電圧Ｖ₂との積に比例する電流を
   出力する、ことを特徴とするＭＯＳ乗算器コア回路。
2. 【請求項２】ゲート・ソース間に一定電圧が共通に印加
   され、ソースが共通接続されて定電流源で駆動される第
   １乃至第４のトランジスタを備え、 前記第１乃至第４のトランジスタのドレインには、それ
   ぞれ第１の電圧Ｖ₁、第２の電圧Ｖ₂、第１の電圧Ｖ₁が
   一定電圧Ｖ_Bだけレベルシフトされた電圧Ｖ₁−Ｖ_B、第
   ２の電圧Ｖ₂が一定電圧Ｖ_Bだけレベルシフトされた電圧
   Ｖ₂−Ｖ_Bが印加され、 前記第１乃至第４のトランジスタはすべて線形領域で動
   作し、 前記第１及び第４のトランジスタのドレイン電流の和電
   流と、前記第２及び第３のトランジスタのドレイン電流
   の和電流との差電流を出力電流とし、前記第１の電圧Ｖ
   ₁と前記第２の電圧Ｖ₂との差電圧と、前記レベルシフト
   電圧Ｖ_Bとの積に比例する電流を出力する、ことを特徴
   とするＭＯＳ乗算器コア回路。
3. 【請求項３】ゲート・ソース間に一定電圧が共通に印加
   され、ソースが共通接続されて定電流源で駆動される第
   １乃至第４のトランジスタを備え、 第１、第２の電圧をＶ₁、Ｖ₂、レベルシフト電圧を
   Ｖ_B、Ｖ₃を任意の電圧値として、前記第１乃至第４のト
   ランジスタのドレイン・ソース間には、それぞれ、Ｖ₁
   ＋Ｖ₃、Ｖ₂＋Ｖ₃、Ｖ₁−Ｖ_B＋Ｖ₃、Ｖ₂−Ｖ_B＋Ｖ₃なる
   電圧が印加され、 前記第１乃至第４のトランジスタはすべて線形領域で動
   作し、 前記第１及び第４のトランジスタのドレイン電流の和電
   流と、前記第２及び第３のトランジスタのドレイン電流
   の和電流との差電流を出力電流とし、前記第１の電圧Ｖ
   ₁と前記第２の電圧Ｖ₂との差電圧と、前記レベルシフト
   電圧Ｖ_Bとの積に比例する電流を出力する、ことを特徴
   とするＭＯＳ乗算器コア回路。
4. 【請求項４】ダイオード接続されたトランジスタを複数
   段カスコード接続し、このうち最下段のトランジスタの
   ソースを、前記第１乃至第４のトランジスタのソースの
   共通接続点に接続し、最上段のトランジスタのゲートと
   ドレインの接続点を、前記第１乃至第４のトランジスタ
   のゲートに共通接続している、ことを特徴とする請求項
   １乃至３のいずれか一に記載のＭＯＳ乗算器コア回路。
5. 【請求項５】ボルテージフォロワを構成し、前記ａＶ₁
   ＋ｂＶ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋ｂＶ ₂＋Ｖ₃、ａＶ₁＋
   （ｂ−１／ｃ）Ｖ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１／
   ｃ）Ｖ₂＋Ｖ₃のそれぞれの電圧が入力される第１乃至第
   ４のＭＯＳ差動対を有し、 前記第１乃至第４のＭＯＳ差動対の出力には、定電流で
   駆動されるレベルシフト用トランジスタのソースが接続
   され、前記レベルシフト用トランジスタのゲートが、請
   求項１記載の前記第１乃至第４のトランジスタのいずれ
   かのトランジスタのドレインに接続されている、ことを
   特徴とするＭＯＳ乗算回路。
6. 【請求項６】ボルテージフォロワを構成し、それぞれ前
   記第１の電圧、及び前記第２の電圧が入力される第１、
   第２のＭＯＳ差動対を有し、 前記第１、第２のＭＯＳ差動対の出力には、それぞれ異
   なる定電流で駆動される第１、第２のレベルシフト用ト
   ランジスタのソースが接続され、 前記第１、第２のレベルシフト用トランジスタのゲート
   が、それぞれ請求項２記載の前記第１と第３のトランジ
   スタのいずれかのトランジスタのドレインに接続されて
   いる、ことを特徴とするＣＭＯＳオペレーショナルトラ
   ンスコンダクタンスアンプ。
7. 【請求項７】請求項１記載の前記第１乃至第４のトラン
   ジスタにドレイン電圧をそれぞれ供給する回路として、
   第１乃至第４のボルテージフォロワをそれぞれ構成する
   第１乃至第４のＭＯＳ差動対を備え、第１乃至第４のＭ
   ＯＳ差動対には、それぞれ前記ａＶ₁＋ｂＶ₂＋Ｖ₃、
   （ａ−ｃ）Ｖ₁＋ｂＶ₂＋Ｖ₃、ａＶ₁＋（ｂ−１／ｃ）Ｖ
   ₂＋Ｖ₃、（ａ−ｃ）Ｖ₁＋（ｂ−１／ｃ）Ｖ₂＋Ｖ₃なる
   電圧が入力され、 前記第１乃至第４のＭＯＳ差動対の出力には、それぞれ
   定電流で駆動される第１乃至第４のレベルシフト用トラ
   ンジスタのソースが接続され、 前記第１乃至第４のレベルシフト用トランジスタのゲー
   トが、請求項１記載の前記第１乃至第４のトランジスタ
   のドレインにそれぞれ接続されている、ことを特徴とす
   るＭＯＳ乗算回路。
8. 【請求項８】請求項２記載の前記第１乃至第４のトラン
   ジスタにドレイン電圧を供給する回路として、第１、第
   ２のボルテージフォロワをそれぞれ構成する第１、第２
   のＭＯＳ差動対を備え、前記第１、第２のＭＯＳ差動対
   には、それぞれ、前記第１の電圧Ｖ₁、及び前記第２の
   電圧Ｖ₂が入力され、 前記第１のＭＯＳ差動対の出力には、それぞれ異なる定
   電流で駆動される第１、第２のレベルシフト用トランジ
   スタのソースが接続され、 前記第１のＭＯＳ差動対の出力には、それぞれ異なる定
   電流で駆動される第３、第４のレベルシフト用トランジ
   スタのソースが接続され、 前記第１、第２のレベルシフト用トランジスタのゲート
   が、それぞれ請求項２記載の前記第１及び第３のトラン
   ジスタのドレインに接続され、 前記第３、第４のレベルシフト用トランジスタのゲート
   が、それぞれ請求項２記載の前記第２及び第４のトラン
   ジスタのドレインに接続されている、ことを特徴とする
   ＣＭＯＳオペレーショナルトランスコンダクタンスアン
   プ。
9. 【請求項９】ゲート・ソース間に一定電圧が印加され、
   ソースが共通接続されて定電流源で駆動される第１乃至
   第４のＭＯＳトランジスタと、 前記第１乃至第４のＭＯＳトランジスタに、それぞれ、
   カスコード接続された第１乃至第４のバイポーラトラン
   ジスタと、を備え、 第１の入力電圧をＶ₁、第２の入力電圧をＶ₂とし、ａ、
   ｂ、ｃをそれぞれ任意の定数として、前記第１乃至第４
   のバイポーラトランジスタのベースには、それぞれ、ａ
   Ｖ₁＋ｂＶ₂、（ａ−ｃ）Ｖ₁＋ｂＶ₂、ａＶ₁＋（ｂ−１
   ／ｃ）Ｖ₂、（ａ−ｃ）Ｖ₁＋（ｂ−１／ｃ）Ｖ₂なる電
   圧が印加され、 前記第１と第４のバイポーラトランジスタのコレクタ電
   流の和電流と、前記第２と第３のバイポーラトランジス
   タのコレクタ電流の和電流との差電流を出力電流とす
   る、ことを特徴とするＢｉ−ＭＯＳ乗算回路。
10. 【請求項１０】ゲート・ソース間に一定電圧が印加さ
    れ、ソースが共通接続されて定電流源で駆動される第１
    乃至第４のＭＯＳトランジスタと、 前記第１乃至第４のＭＯＳトランジスタに、それぞれ、
    カスコード接続された第１乃至第４のバイポーラトラン
    ジスタと、を備え、 前記第１乃至第４のバイポーラトランジスタのベースに
    は、第１の電圧Ｖ₁、第２の電圧Ｖ₂、前記第１の電圧Ｖ
    ₁が一定電圧Ｖ_Bだけレベルシフトされた電圧Ｖ₁−Ｖ_B、
    前記第２の電圧Ｖ₂が一定電圧Ｖ_Bだけレベルシフトされ
    た電圧Ｖ₂−Ｖ_Bが印加され、 前記第１と第４のバイポーラトランジスタのコレクタ電
    流の和電流と、前記第２と第３のバイポーラトランジス
    タのコレクタ電流の和電流との差電流を出力電流とす
    る、ことを特徴とするＢｉ−ＭＯＳオペレーショナルト
    ランスコンダクタンスアンプ。
11. 【請求項１１】前記第１乃至第４のＭＯＳトランジスタ
    がいずれも線形領域で動作している、ことを特徴とする
    請求項９記載のＢｉ−ＭＯＳ乗算回路。
12. 【請求項１２】前記第１乃至第４のＭＯＳトランジスタ
    がいずれも線形領域で動作している、ことを特徴とする
    請求項１０記載のＢｉ−ＭＯＳオペレーショナルトラン
    スコンダクタンスアンプ。
13. 【請求項１３】前記第１及び第４のトランジスタのドレ
    インの接続点と、前記第２及び第３のトランジスタのド
    レインの接続点とをそれぞれ抵抗素子を介して電源に接
    続し、これら２つの接続点から、前記第１の入力電圧Ｖ
    ₁と前記第２の入力電圧Ｖ₂との積に比例する信号電圧を
    差動出力する、ことを特徴とする請求項１に記載のＭＯ
    Ｓ乗算器コア回路。
14. 【請求項１４】前記第１及び第４のトランジスタのドレ
    インの接続点と、前記第２及び第３のトランジスタのド
    レインの接続点とをそれぞれ抵抗素子を介して電源に接
    続し、これら２つの接続点から、前記第１の入力電圧Ｖ
    ₁と前記第２の入力電圧Ｖ₂と差電圧と、レベルシフト電
    圧Ｖ_Bとの積に比例する信号電圧を差動出力する、こと
    を特徴とする請求項２又は３記載のＭＯＳ乗算器コア回
    路。
15. 【請求項１５】前記第１及び第４のトランジスタのドレ
    インの接続点と、前記第２及び第３のトランジスタのド
    レインの接続点とをそれぞれ抵抗素子を介して電源に接
    続し、これら２つの接続点から、前記第１の入力電圧Ｖ
    ₁と前記第２の入力電圧Ｖ₂と差電圧に比例した信号電圧
    を差動出力する、ことを特徴とする請求項８記載のＣＭ
    ＯＳオペレーショナルトランスコンダクタンスアンプ。
16. 【請求項１６】前記第１及び第４のＭＯＳトランジスタ
    のドレインの接続点と、前記第２及び第３のトランジス
    タのドレインの接続点とをそれぞれ抵抗素子を介して電
    源に接続し、これら２つの接続点から、前記第１の入力
    電圧Ｖ₁と前記第２の入力電圧Ｖ₂との積に比例する信号
    電圧を差動出力する、ことを特徴とする請求項９記載の
    Ｂｉ−ＭＯＳ乗算回路。