JP2701331B2 - バイアス回路 - Google Patents
バイアス回路Info
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- JP2701331B2 JP2701331B2 JP63168388A JP16838888A JP2701331B2 JP 2701331 B2 JP2701331 B2 JP 2701331B2 JP 63168388 A JP63168388 A JP 63168388A JP 16838888 A JP16838888 A JP 16838888A JP 2701331 B2 JP2701331 B2 JP 2701331B2
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- Japan
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- circuit
- differential input
- transistor
- mes
- input circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電流用MOS FETのゲートに用いられるバイ
アス回路に関する。
アス回路に関する。
従来、MOS FETで構成された差動入力回路の定電流源
トランジスタのゲート・バイアス回路としては、第５図
に示すような回路が用いられてきた。詳細は、「昭和61
年電子通信学会総合全国大会論文集」の論文番号456
「コンパレータのオフセット電圧の評価」参照。ここ
で、Ｐ−ch MOS FET M15が差動入力回路（M11〜
M14）の定電流源トランジスタであり、MOS FET M16,M
17でバイアス回路を構成している。
トランジスタのゲート・バイアス回路としては、第５図
に示すような回路が用いられてきた。詳細は、「昭和61
年電子通信学会総合全国大会論文集」の論文番号456
「コンパレータのオフセット電圧の評価」参照。ここ
で、Ｐ−ch MOS FET M15が差動入力回路（M11〜
M14）の定電流源トランジスタであり、MOS FET M16,M
17でバイアス回路を構成している。
このトランジスタの利得計数Ｋは、トランジスタのチ
ャンネル長をL,チャンネル幅をW,ゲート酸化膜の単位容
量をCOX,電子の表面移動度をμとすると次式で表わされ
る。
ャンネル長をL,チャンネル幅をW,ゲート酸化膜の単位容
量をCOX,電子の表面移動度をμとすると次式で表わされ
る。
また、第５図の回路において、トランジスタM16,M17
を流れる電流をＩとするとこれらトランジスタM16,M17
がともに飽和領域にあることから、トランジスタM16,M
17の利得係数K6,K7を用いて次のように表わされる。
を流れる電流をＩとするとこれらトランジスタM16,M17
がともに飽和領域にあることから、トランジスタM16,M
17の利得係数K6,K7を用いて次のように表わされる。
Ｉ＝K6（VDD−VB−|VTP|）２ …（２） Ｉ＝K7（VB−VTN）２ …（３） ここでVBはトランジスタM16,M17の接続点の電圧であ
り、VTN,VTPはそれぞれNMOSトランジスタM17,PMOSトラ
ンジスタM16のしきい値電圧である。（２）式と（３）
式からVBを求めると 第５図の差動入力回路には、（４）式のVBを用いて次
式の電流I5が流れる。
り、VTN,VTPはそれぞれNMOSトランジスタM17,PMOSトラ
ンジスタM16のしきい値電圧である。（２）式と（３）
式からVBを求めると 第５図の差動入力回路には、（４）式のVBを用いて次
式の電流I5が流れる。
I5＝K5（VDD−VB−VTP）２ …（５） ただし、K5はトランジスタM5の利得係数である。
（４）式を（５）式に代入すると次式を得る。
（４）式を（５）式に代入すると次式を得る。
このように、このバイアス回路を用いて差動入力回路
の定電流源トランジスタM15をバイアスした場合、
（６）式で示すように、K5,K6,K7およびトランジスタの
しきい値電圧VTN,VTPに依存した電流が差動入力回路を
流れる。
の定電流源トランジスタM15をバイアスした場合、
（６）式で示すように、K5,K6,K7およびトランジスタの
しきい値電圧VTN,VTPに依存した電流が差動入力回路を
流れる。
このように従来の、第５図のバイアス回路を用いて、
差動入力回路の定電流源トランジスタM15をバイアスし
た場合、トランジスタのしきい値電圧VTN（あるいは
VTP）が変化すると、それに伴って差動入力回路（M11〜
M14）を流れる電流が変化する。このトランジスタのし
きい値電圧はプロセス中で基板に注入する不純物のドー
ズ量によって変化するので、トランジスタ製造時のプロ
セス変動によって差動入力回路を流れる電流が変化する
ことになる。この差動入力回路を流れる電流が変化する
と、差動入力回路やそれを用いた演算増幅回路の周波数
特性が変化し、さらにそれらを用いた大規模なLSIの特
性が変化してしまう。従って、LSIを設計する段階で最
適設計を行なっても、プロセス変動によりその最適値か
ら外れ、特性の劣化を招くという問題がある。
差動入力回路の定電流源トランジスタM15をバイアスし
た場合、トランジスタのしきい値電圧VTN（あるいは
VTP）が変化すると、それに伴って差動入力回路（M11〜
M14）を流れる電流が変化する。このトランジスタのし
きい値電圧はプロセス中で基板に注入する不純物のドー
ズ量によって変化するので、トランジスタ製造時のプロ
セス変動によって差動入力回路を流れる電流が変化する
ことになる。この差動入力回路を流れる電流が変化する
と、差動入力回路やそれを用いた演算増幅回路の周波数
特性が変化し、さらにそれらを用いた大規模なLSIの特
性が変化してしまう。従って、LSIを設計する段階で最
適設計を行なっても、プロセス変動によりその最適値か
ら外れ、特性の劣化を招くという問題がある。
本発明の目的は、このような問題を解決し、プロセス
変動によりトランジスタのしきい値電圧が変化しても、
差動入力回路を流れる電流が変化しないようにして、そ
の回路特性が変動しないようにバイアス回路を提供する
ことにある。
変動によりトランジスタのしきい値電圧が変化しても、
差動入力回路を流れる電流が変化しないようにして、そ
の回路特性が変動しないようにバイアス回路を提供する
ことにある。
本発明の構成は、互に同一導電性からなりかつ各基板
を各ソースに接続した第１のMES FETおよび第２のMES
FETが、第１の定電圧源と第２の定電圧源との間に直
列に接続され、これら各MES FETのゲートに、前記第１
の定電圧源と前記第２の定電圧源との間に直列接続した
複数の抵抗により分圧された電圧を供給して構成される
バイアス回路において、前記第１のMES FETのチャンネ
ル長L1と、チャンネル幅W1との比W1/L1を、前記第２のM
ES FETのチャンネル長L2とチャンネル幅W2との比W2/L2
の実質的に４倍としたことを特徴とする。
を各ソースに接続した第１のMES FETおよび第２のMES
FETが、第１の定電圧源と第２の定電圧源との間に直
列に接続され、これら各MES FETのゲートに、前記第１
の定電圧源と前記第２の定電圧源との間に直列接続した
複数の抵抗により分圧された電圧を供給して構成される
バイアス回路において、前記第１のMES FETのチャンネ
ル長L1と、チャンネル幅W1との比W1/L1を、前記第２のM
ES FETのチャンネル長L2とチャンネル幅W2との比W2/L2
の実質的に４倍としたことを特徴とする。
次に、本発明を図面により詳細に説明する。
第１図は本発明の一実施例の回路図であり、第２図は
第１図に差動入力回路を付加した回路図である。本実施
例は、第１および第２の定電圧源（VDDおよびVSS）1,2
の間に抵抗R1〜R3を直列接続し、これらの接続点から、
同じ定電圧源1,2の間に直列接続された第１および第２
のＰ−ch MES FET M1,M2の各ゲートに接続され、こ
れらMET FET M1,M2の接続点を出力端子３としてバイ
アス電圧V0をとり出している。
第１図に差動入力回路を付加した回路図である。本実施
例は、第１および第２の定電圧源（VDDおよびVSS）1,2
の間に抵抗R1〜R3を直列接続し、これらの接続点から、
同じ定電圧源1,2の間に直列接続された第１および第２
のＰ−ch MES FET M1,M2の各ゲートに接続され、こ
れらMET FET M1,M2の接続点を出力端子３としてバイ
アス電圧V0をとり出している。
この出力バイアス電圧は、第２図のように差動入力回
路（M11〜M14）の定電流源となるＰ−ch MOS FET M
15のゲートに供給される。
路（M11〜M14）の定電流源となるＰ−ch MOS FET M
15のゲートに供給される。
第１図において、MES FET M,M2のトランジスタ利得
係数をKB1,KB2とし、これらMES FET M1,M2を流れる電
流をIBとすると、次式が成立する。
係数をKB1,KB2とし、これらMES FET M1,M2を流れる電
流をIBとすると、次式が成立する。
IB＝KB1（VDD−V1−|VTP|）２ …（７） IB＝KB2（V0−V2−|VTP|）２ …（８） これら（７），（８）式からV0を求めると次式が得ら
れる。
れる。
ところでFET M1,M2のチャンネル長をそれぞれLB1,L
B2、チャンネル幅をそれぞれWB1,WB2とすると、本実施
例（本発明）においては、 としている。各トランジスタ利得係数KB1,KB2は次式の
ようになる。
B2、チャンネル幅をそれぞれWB1,WB2とすると、本実施
例（本発明）においては、 としている。各トランジスタ利得係数KB1,KB2は次式の
ようになる。
この値を（９）式に代入すると次式が得られる。
V0＝２（VDD−V1）＋V2−|VTP| …（13） この回路は、第２図のように差動入力回路の定電流源
トランジスタM15をバイアスした場合、FET M15に流れ
る電流Idは次式のようになる。
トランジスタM15をバイアスした場合、FET M15に流れ
る電流Idは次式のようになる。
Id＝K5（VDD−V0−|VTP|）２ ＝2V−V2−VDD …（14） この式から明らかなように、２個のMES FETを用いて
これらMES FETのチャンネル長とチャンネル幅とを（1
2）式の関係におくとき、差動入力回路を流れる電流Id
はトランジスタM1,M2のしきい値電圧に依存しない。ま
た、V1,V2は抵抗分割によって得た電圧であるので抵抗
の比によって決まり、プロセス変動に対してV1,V2の電
圧変化を考えなくてもよい。従って、プロセス変動によ
りトランジスタのしきい値電圧が変化しても差動入力回
路を流れる電流が変化することはない。それによって差
動入力回路の特性も変化することがなく、最適設計を行
なうことができ、高性能な集積回路を設計することがで
きる。
これらMES FETのチャンネル長とチャンネル幅とを（1
2）式の関係におくとき、差動入力回路を流れる電流Id
はトランジスタM1,M2のしきい値電圧に依存しない。ま
た、V1,V2は抵抗分割によって得た電圧であるので抵抗
の比によって決まり、プロセス変動に対してV1,V2の電
圧変化を考えなくてもよい。従って、プロセス変動によ
りトランジスタのしきい値電圧が変化しても差動入力回
路を流れる電流が変化することはない。それによって差
動入力回路の特性も変化することがなく、最適設計を行
なうことができ、高性能な集積回路を設計することがで
きる。
第３図は第１図においてR3の値を零としたバイアス供
給回路ということができる。この回路も第１図のバイア
ス回路と同様な働きをする。
給回路ということができる。この回路も第１図のバイア
ス回路と同様な働きをする。
また、第４図は第２図のＰ−chトランジスタを駆動す
る代りに、Ｎ−chトランジスタを差動入力回路の定電流
源トランジスタとした場合のバイアス回路を示してい
る。この場合には、第１図のＰ−ch MES FET M1,M2
の代りに、Ｎ−ch MES FET M3,M4を定電圧源1,2の間
に接続すればよい。この場合も、第３図のようにR3＝０
とすることもできる。
る代りに、Ｎ−chトランジスタを差動入力回路の定電流
源トランジスタとした場合のバイアス回路を示してい
る。この場合には、第１図のＰ−ch MES FET M1,M2
の代りに、Ｎ−ch MES FET M3,M4を定電圧源1,2の間
に接続すればよい。この場合も、第３図のようにR3＝０
とすることもできる。
以上説明したように本発明によれば、プロセス変動等
によりトランジスタのしきい値電圧が変化しても、差動
入力回路を流れる電流が変化しないような定電流源MOS
FET用のバイアス回路を提供することができる。これ
によって、プロセス変動等があってもその周波数特性が
変化しない差動入力回路をつくることができる。従っ
て、この差動入力回路を用いたより大規模な回路の特性
変化もなくすことができ、集積回路の中で差動入力回路
の最適設計ができ、高性能な集積回路をつくることがで
きる。
によりトランジスタのしきい値電圧が変化しても、差動
入力回路を流れる電流が変化しないような定電流源MOS
FET用のバイアス回路を提供することができる。これ
によって、プロセス変動等があってもその周波数特性が
変化しない差動入力回路をつくることができる。従っ
て、この差動入力回路を用いたより大規模な回路の特性
変化もなくすことができ、集積回路の中で差動入力回路
の最適設計ができ、高性能な集積回路をつくることがで
きる。
第１図は本発明の一実施例の回路図、第２図は第１図を
差動入力回路に用いた場合の回路図、第３図，第４図は
本発明の他の実施例の回路図、第５図は従来のゲートバ
イアス回路の一例の回路図である。 １……定電圧源（VDD）、２……定電圧源（VSS）、３…
…バイアス出力端子、M1,M2……Ｐ−ch MES FET、M3,
M4……Ｎ−ch MES FET、M11,M12,15,M16……Ｐ−ch
MOS FET、M13,M4,M17……Ｎ−ch MOS FET、R1〜R3…
…抵抗。
差動入力回路に用いた場合の回路図、第３図，第４図は
本発明の他の実施例の回路図、第５図は従来のゲートバ
イアス回路の一例の回路図である。 １……定電圧源（VDD）、２……定電圧源（VSS）、３…
…バイアス出力端子、M1,M2……Ｐ−ch MES FET、M3,
M4……Ｎ−ch MES FET、M11,M12,15,M16……Ｐ−ch
MOS FET、M13,M4,M17……Ｎ−ch MOS FET、R1〜R3…
…抵抗。
Claims (1)
- 【請求項１】互に同一導電性からなりかつ各基板を各ソ
ースに接続した第１のMES FETおよび第２のMES FET
が、第１の定電圧源と第２の定電圧源との間に直列に接
続され、これら各MES FETのゲートに、前記第１の定電
圧源と前記第２の定電圧源との間に直列接続した複数の
抵抗により分圧された電圧を供給して構成されるバイア
ス回路において、前記第１のMES FETのチャンネル長L1
と、チャンネル幅W1との比W1/L1を、前記第２のMES FE
Tのチャンネル長L2とチャンネル幅W2との比W2/L2の実質
的に４倍としたことを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168388A JP2701331B2 (ja) | 1988-07-05 | 1988-07-05 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168388A JP2701331B2 (ja) | 1988-07-05 | 1988-07-05 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216613A JPH0216613A (ja) | 1990-01-19 |
| JP2701331B2 true JP2701331B2 (ja) | 1998-01-21 |
Family
ID=15867185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168388A Expired - Lifetime JP2701331B2 (ja) | 1988-07-05 | 1988-07-05 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701331B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117177A (en) * | 1991-01-23 | 1992-05-26 | Ramtron Corporation | Reference generator for an integrated circuit |
-
1988
- 1988-07-05 JP JP63168388A patent/JP2701331B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216613A (ja) | 1990-01-19 |
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