JPH10107562A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- JPH10107562A JPH10107562A JP8260691A JP26069196A JPH10107562A JP H10107562 A JPH10107562 A JP H10107562A JP 8260691 A JP8260691 A JP 8260691A JP 26069196 A JP26069196 A JP 26069196A JP H10107562 A JPH10107562 A JP H10107562A
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- JP
- Japan
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- circuit
- fet
- gain
- voltage
- gain amplifier
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 利得の温度補償の改善が可能な可変利得増幅
器を実現する。 【解決手段】 可変利得増幅器において、２つの入力電
圧が入力される差動入力回路、この差動入力回路の２つ
の出力電流がそれぞれ接続され、抵抗値を変化させるこ
とにより利得を変化させる利得制御手段、この利得制御
手段の２つの出力電流に基づき出力電圧を出力する出力
段回路、出力電圧を出力段回路に負帰還させる帰還回路
から構成される可変利得増幅器コア部と、この可変利得
増幅器コア部に印加するバイアス電圧を制御するバイア
ス電圧制御回路と、利得調整手段に利得制御電圧を印加
する利得調整回路とを設ける。
器を実現する。 【解決手段】 可変利得増幅器において、２つの入力電
圧が入力される差動入力回路、この差動入力回路の２つ
の出力電流がそれぞれ接続され、抵抗値を変化させるこ
とにより利得を変化させる利得制御手段、この利得制御
手段の２つの出力電流に基づき出力電圧を出力する出力
段回路、出力電圧を出力段回路に負帰還させる帰還回路
から構成される可変利得増幅器コア部と、この可変利得
増幅器コア部に印加するバイアス電圧を制御するバイア
ス電圧制御回路と、利得調整手段に利得制御電圧を印加
する利得調整回路とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得増幅器に
関し、特に利得の温度補償が可能な可変利得増幅器に関
する。
関し、特に利得の温度補償が可能な可変利得増幅器に関
する。
【０００２】
【従来の技術】従来の可変利得増幅器としては本願出願
人の出願に係る「特願平６−２８７０５号」等がある。
図７は「特願平６−２８７０５号」（以下、単に従来例
と呼ぶ。）に記載された従来の可変利得増幅器の一例を
示す回路図である。
人の出願に係る「特願平６−２８７０５号」等がある。
図７は「特願平６−２８７０５号」（以下、単に従来例
と呼ぶ。）に記載された従来の可変利得増幅器の一例を
示す回路図である。
【０００３】図７において１，２，３，４，５，６，
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３及び２
４はＭＯＳ電界効果トランジスタ(Metal Oxide Semicon
ductor Field Effect Transistor：以下、ＦＥＴと呼
ぶ。)、１００及び１０１は入力電圧、１０２及び１０
３は出力電圧，１０４は利得制御電圧である。
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３及び２
４はＭＯＳ電界効果トランジスタ(Metal Oxide Semicon
ductor Field Effect Transistor：以下、ＦＥＴと呼
ぶ。)、１００及び１０１は入力電圧、１０２及び１０
３は出力電圧，１０４は利得制御電圧である。
【０００４】また、１，２，１３及び１４は差動入力回
路８０を、２１は利得制御手段８１を、３〜９，１１，
１２及び１５〜１９は出力段回路８２を、１０，２０，
２２，２３及び２４は帰還回路８３（但し、図7上では
図示ぜす。）をそれぞれ構成している。
路８０を、２１は利得制御手段８１を、３〜９，１１，
１２及び１５〜１９は出力段回路８２を、１０，２０，
２２，２３及び２４は帰還回路８３（但し、図7上では
図示ぜす。）をそれぞれ構成している。
【０００５】入力電圧１００及び１０１はＦＥＴ１及び
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及びＦＥＴ１４のドレインに接続され、ＦＥＴ１
４のソースはＦＥＴ１３のドレインに接続される。
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及びＦＥＴ１４のドレインに接続され、ＦＥＴ１
４のソースはＦＥＴ１３のドレインに接続される。
【０００６】また、ＦＥＴ１のドレインはＦＥＴ８のソ
ース、ＦＥＴ９，１０及び２１のドレインにそれぞれ接
続され、ＦＥＴ２のドレインはＦＥＴ１８及び２１のソ
ース、ＦＥＴ１９及び２０のドレインにそれぞれ接続さ
れる。
ース、ＦＥＴ９，１０及び２１のドレインにそれぞれ接
続され、ＦＥＴ２のドレインはＦＥＴ１８及び２１のソ
ース、ＦＥＴ１９及び２０のドレインにそれぞれ接続さ
れる。
【０００７】ＦＥＴ８のドレインはＦＥＴ３のドレイン
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３及び２２
のゲート、ＦＥＴ６のドレインにそれぞれ接続される。
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３及び２２
のゲート、ＦＥＴ６のドレインにそれぞれ接続される。
【０００８】一方、ＦＥＴ１８のドレインはＦＥＴ４の
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４及び２３のゲート、ＦＥＴ１６のドレインにそれぞ
れ接続される。
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４及び２３のゲート、ＦＥＴ１６のドレインにそれぞ
れ接続される。
【０００９】ＦＥＴ２２のソースはＦＥＴ２３のソー
ス、ＦＥＴ１０及び２０のゲートとＦＥＴ２４のドレイ
ンにそれぞれ接続される。
ス、ＦＥＴ１０及び２０のゲートとＦＥＴ２４のドレイ
ンにそれぞれ接続される。
【００１０】また、ＦＥＴ３及び４のソースはＦＥＴ１
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインにそれぞれ接続され
る。
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインにそれぞれ接続され
る。
【００１１】さらに、ＦＥＴ５，１１，１３及び１５の
ソース、ＦＥＴ２２及び２３のドレインは正電圧源”Ｖ
dd”に接続され、ＦＥＴ９，１０，１９，２０及び２４
のソースは接地される。また、ＦＥＴ２１のベースには
利得制御電圧１０４が印加される。
ソース、ＦＥＴ２２及び２３のドレインは正電圧源”Ｖ
dd”に接続され、ＦＥＴ９，１０，１９，２０及び２４
のソースは接地される。また、ＦＥＴ２１のベースには
利得制御電圧１０４が印加される。
【００１２】ここで、図７に示す従来例の動作を説明す
る。ＦＥＴ２１のゲートには利得制御電圧１０４が印加
されているので、利得制御電圧１０４の電圧値を大きく
すれば抵抗値が小さくなり前記電圧値を小さくすれば前
記抵抗値が大きくなる。
る。ＦＥＴ２１のゲートには利得制御電圧１０４が印加
されているので、利得制御電圧１０４の電圧値を大きく
すれば抵抗値が小さくなり前記電圧値を小さくすれば前
記抵抗値が大きくなる。
【００１３】一方、ＦＥＴ２２及び２３のソース電圧で
ある電圧”Ｖcm”は出力電圧１０２と出力電圧１０３と
の和に比例、即ち、出力電圧のコモンモードに比例する
ことになる。
ある電圧”Ｖcm”は出力電圧１０２と出力電圧１０３と
の和に比例、即ち、出力電圧のコモンモードに比例する
ことになる。
【００１４】このため、電圧”Ｖcm”が大きくなるとＦ
ＥＴ１０及び２０の作用によって出力段回路８２にバイ
アス電流が流れて前記出力電圧のコモンモードが小さく
なり、逆に、電圧”Ｖcm”が小さくなるとコモンモード
が大きくなる。言い換えれば負の帰還回路８３として動
作する。
ＥＴ１０及び２０の作用によって出力段回路８２にバイ
アス電流が流れて前記出力電圧のコモンモードが小さく
なり、逆に、電圧”Ｖcm”が小さくなるとコモンモード
が大きくなる。言い換えれば負の帰還回路８３として動
作する。
【００１５】ここで、入力電圧１００及び１０１の電圧
値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１及び２のトランス
・コンダクタンスを”ｇmi”、ＦＥＴ３及び４のトラン
ス・コンダクタンスを”ｇmf”、ＦＥＴ１，２及び２１
に流れる電流をそれぞれ”Ｉ１”，”Ｉ２”及び”Ｉ
３”とする。
値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１及び２のトランス
・コンダクタンスを”ｇmi”、ＦＥＴ３及び４のトラン
ス・コンダクタンスを”ｇmf”、ＦＥＴ１，２及び２１
に流れる電流をそれぞれ”Ｉ１”，”Ｉ２”及び”Ｉ
３”とする。
【００１６】もし、入力電圧１００が入力電圧１０１よ
りも大きい場合、 Ｉ１−Ｉ２＝２ｇmi(Ｖ１−Ｖ２) （１） となる。
りも大きい場合、 Ｉ１−Ｉ２＝２ｇmi(Ｖ１−Ｖ２) （１） となる。
【００１７】また、図７中”イ”及び”ロ”に示す点に
流れ込む電流値の差”ΔＩ”は、 ΔＩ＝Ｉ１−Ｉ３−(Ｉ２＋Ｉ３) ＝Ｉ１−Ｉ２−２・Ｉ３ （２） となる。
流れ込む電流値の差”ΔＩ”は、 ΔＩ＝Ｉ１−Ｉ３−(Ｉ２＋Ｉ３) ＝Ｉ１−Ｉ２−２・Ｉ３ （２） となる。
【００１８】もし、ＦＥＴ２１の抵抗値が無限大であれ
ば前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ （３） である。即ち、ＦＥＴ２１によりトランス・コンダクタ
ンス”ｇmi”が”２・Ｉ３”だけ等価的に小さくなった
ことになる。
ば前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ （３） である。即ち、ＦＥＴ２１によりトランス・コンダクタ
ンス”ｇmi”が”２・Ｉ３”だけ等価的に小さくなった
ことになる。
【００１９】この等価的に小さくなったトランス・コン
ダクタンスを”(ｇmi)eff ”とすれば利得”Ａ”は、 Ａ＝Ｖout／Ｖin ＝ｇmi／ｇmf ＝(ｇmi)eff／ｇmf （４） となる。
ダクタンスを”(ｇmi)eff ”とすれば利得”Ａ”は、 Ａ＝Ｖout／Ｖin ＝ｇmi／ｇmf ＝(ｇmi)eff／ｇmf （４） となる。
【００２０】この結果、ＦＥＴ２１に印加される利得制
御電圧１０４を制御して前記電流”Ｉ３”の値を制御す
ることにより、利得を変化させることが可能な可変利得
増幅器を実現することができる。
御電圧１０４を制御して前記電流”Ｉ３”の値を制御す
ることにより、利得を変化させることが可能な可変利得
増幅器を実現することができる。
【００２１】但し、図７に示す従来例ではＦＥＴ２１が
抵抗性領域で動作しているのに対して他のＦＥＴは飽和
領域で動作しているので、ＦＥＴ２１に温度変動に無関
係な一定電圧を利得制御電圧１０４として印加すると、
トランス・コンダクタンス”(ｇmi)eff ”とトランス・
コンダクタンス”ｇmf”の変化の度合いが異なり、温度
変動の影響を受け易くなってしまう。
抵抗性領域で動作しているのに対して他のＦＥＴは飽和
領域で動作しているので、ＦＥＴ２１に温度変動に無関
係な一定電圧を利得制御電圧１０４として印加すると、
トランス・コンダクタンス”(ｇmi)eff ”とトランス・
コンダクタンス”ｇmf”の変化の度合いが異なり、温度
変動の影響を受け易くなってしまう。
【００２２】このため、従来例においては利得制御電圧
１０４を印加する回路を図８に示すように構成すること
により温度補償をしている。
１０４を印加する回路を図８に示すように構成すること
により温度補償をしている。
【００２３】図８は従来の利得調整回路の一例を示す回
路図であり、図８において２１及び１０４は図7と同一
符号を付してあり、２５は可変電流源、２６は抵抗、２
７はＦＥＴである。
路図であり、図８において２１及び１０４は図7と同一
符号を付してあり、２５は可変電流源、２６は抵抗、２
７はＦＥＴである。
【００２４】ＦＥＴ２７のドレインは抵抗２６の一端に
接続され、抵抗２６の他端は可変電流源２５の一端及び
ＦＥＴ２１のゲートに接続される。
接続され、抵抗２６の他端は可変電流源２５の一端及び
ＦＥＴ２１のゲートに接続される。
【００２５】また、可変電流源２５の他端及びＦＥＴ２
７のゲートは正電圧源”Ｖdd”にそれぞれ接続され、Ｆ
ＥＴ２７のソースは接地される。
７のゲートは正電圧源”Ｖdd”にそれぞれ接続され、Ｆ
ＥＴ２７のソースは接地される。
【００２６】ここでは詳細な説明は省略するが図８の回
路を付加することにより図７に示す可変利得増幅器の温
度補償をすることが可能になる。
路を付加することにより図７に示す可変利得増幅器の温
度補償をすることが可能になる。
【００２７】
【発明が解決しようとする課題】しかし、「特願平６−
２８７０５号」においてはＦＥＴ２７が抵抗性領域で動
作することからドレイン・ソース間抵抗は電子の移動度
の逆数に比例することになるとしているが、実際には閾
値電圧の温度変動を無視しており、また、抵抗２６の温
度係数も無視しているので正確な温度補償が困難である
と言った問題点がある。従って本発明が解決しようとす
る課題は、利得の温度補償の改善が可能な可変利得増幅
器を実現することにある。
２８７０５号」においてはＦＥＴ２７が抵抗性領域で動
作することからドレイン・ソース間抵抗は電子の移動度
の逆数に比例することになるとしているが、実際には閾
値電圧の温度変動を無視しており、また、抵抗２６の温
度係数も無視しているので正確な温度補償が困難である
と言った問題点がある。従って本発明が解決しようとす
る課題は、利得の温度補償の改善が可能な可変利得増幅
器を実現することにある。
【００２８】
【課題を解決するための手段】このような課題を達成す
るために、本発明では、可変利得増幅器において、２つ
の入力電圧が入力される差動入力回路、この差動入力回
路の２つの出力電流がそれぞれ接続され、抵抗値を変化
させることにより利得を変化させる利得制御手段、この
利得制御手段の２つの出力電流に基づき出力電圧を出力
する出力段回路、前記出力電圧を前記出力段回路に負帰
還させる帰還回路から構成される可変利得増幅器コア部
と、この可変利得増幅器コア部に印加するバイアス電圧
を制御するバイアス電圧制御回路と、前記利得調整手段
に利得制御電圧を印加する利得調整回路とを備えたこと
を特徴とするものである。
るために、本発明では、可変利得増幅器において、２つ
の入力電圧が入力される差動入力回路、この差動入力回
路の２つの出力電流がそれぞれ接続され、抵抗値を変化
させることにより利得を変化させる利得制御手段、この
利得制御手段の２つの出力電流に基づき出力電圧を出力
する出力段回路、前記出力電圧を前記出力段回路に負帰
還させる帰還回路から構成される可変利得増幅器コア部
と、この可変利得増幅器コア部に印加するバイアス電圧
を制御するバイアス電圧制御回路と、前記利得調整手段
に利得制御電圧を印加する利得調整回路とを備えたこと
を特徴とするものである。
【００２９】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る可変利得増幅器の一実施
例を示す回路図である。但し、簡単の為に従来例におけ
る帰還回路８３の記載は省略している。
説明する。図１は本発明に係る可変利得増幅器の一実施
例を示す回路図である。但し、簡単の為に従来例におけ
る帰還回路８３の記載は省略している。
【００３０】図１において１〜４，１００及び１０１は
図７と同一符号を付してあり、２８，２９，３０，３
１，３２，３３，３４，３５，３６，３７及び３８はＦ
ＥＴ、３９，４０，４１，４２，４３，４４及び４５は
定電流源、１０２ａ及び１０３ａは出力電圧，１０５は
バイアス電圧である。
図７と同一符号を付してあり、２８，２９，３０，３
１，３２，３３，３４，３５，３６，３７及び３８はＦ
ＥＴ、３９，４０，４１，４２，４３，４４及び４５は
定電流源、１０２ａ及び１０３ａは出力電圧，１０５は
バイアス電圧である。
【００３１】また、１〜４，２８〜３４及び４１〜４４
は可変利得増幅器コア部８４を、３５〜３７，３９及び
４０はハイスイング・カスコード回路で構成されるバイ
アス電圧制御回路８５を、３８及び４５は利得調整回路
８６をそれぞれ構成している。
は可変利得増幅器コア部８４を、３５〜３７，３９及び
４０はハイスイング・カスコード回路で構成されるバイ
アス電圧制御回路８５を、３８及び４５は利得調整回路
８６をそれぞれ構成している。
【００３２】入力電圧１００及び１０１はＦＥＴ１及び
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及び定電流源４３の一端に接続される。
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及び定電流源４３の一端に接続される。
【００３３】また、ＦＥＴ１のドレインはＦＥＴ２９の
ソース、ＦＥＴ３０及び３４のドレインにそれぞれ接続
され、ＦＥＴ２のドレインはＦＥＴ３２及び３４のソー
ス、ＦＥＴ３３のドレインにそれぞれ接続される。
ソース、ＦＥＴ３０及び３４のドレインにそれぞれ接続
され、ＦＥＴ２のドレインはＦＥＴ３２及び３４のソー
ス、ＦＥＴ３３のドレインにそれぞれ接続される。
【００３４】ＦＥＴ２９のドレインはＦＥＴ３のドレイ
ン及びＦＥＴ２８のソースに接続され、ＦＥＴ２８のド
レインは出力電圧１０２ａを出力すると共にＦＥＴ３の
ゲート及び定電流源４１の一端にそれぞれ接続される。
ン及びＦＥＴ２８のソースに接続され、ＦＥＴ２８のド
レインは出力電圧１０２ａを出力すると共にＦＥＴ３の
ゲート及び定電流源４１の一端にそれぞれ接続される。
【００３５】一方、ＦＥＴ３２のドレインはＦＥＴ４の
ドレイン及びＦＥＴ３１のソースに接続され、ＦＥＴ３
１のドレインは出力電圧１０３ａを出力すると共にＦＥ
Ｔ４のゲート及び定電流源４４の一端に接続される。
ドレイン及びＦＥＴ３１のソースに接続され、ＦＥＴ３
１のドレインは出力電圧１０３ａを出力すると共にＦＥ
Ｔ４のゲート及び定電流源４４の一端に接続される。
【００３６】また、ＦＥＴ３及び４のソースは定電流源
４２の一端に接続され、ＦＥＴ２８及び３１のゲートに
はバイアス電圧１０５が印加される。
４２の一端に接続され、ＦＥＴ２８及び３１のゲートに
はバイアス電圧１０５が印加される。
【００３７】ＦＥＴ２９及び３２のゲートはＦＥＴ３５
及び３７のゲート、ＦＥＴ３５のドレイン及び定電流源
３９の一端に接続され、ＦＥＴ３０及び３３のゲートは
ＦＥＴ３６のゲート、ＦＥＴ３７のドレイン及び定電流
源４０の一端に接続される。また、ＦＥＴ３６のドレイ
ンはＦＥＴ３７のソースに接続される。
及び３７のゲート、ＦＥＴ３５のドレイン及び定電流源
３９の一端に接続され、ＦＥＴ３０及び３３のゲートは
ＦＥＴ３６のゲート、ＦＥＴ３７のドレイン及び定電流
源４０の一端に接続される。また、ＦＥＴ３６のドレイ
ンはＦＥＴ３７のソースに接続される。
【００３８】ＦＥＴ３４のゲートはＦＥＴ３８のゲート
及びドレインと定電流源４５の一端に接続される。
及びドレインと定電流源４５の一端に接続される。
【００３９】さらに、定電流源３９〜４５の他端は正電
圧源”Ｖdd”に接続され、ＦＥＴ３０，３３，３５，３
６及び３８のソースは接地される。
圧源”Ｖdd”に接続され、ＦＥＴ３０，３３，３５，３
６及び３８のソースは接地される。
【００４０】ここで、図１に示す実施例の動作を説明す
る。先ず第１に可変利得増幅器コア部８４における温度
の影響を説明する。ＦＥＴ１及び２は飽和領域で動作し
ているので、 Ｉd＝(Ｋ／２)(Ｗ／Ｌ)(Ｖgs−Ｖｔ)2 （５） （但し、Ｋ＝μp・Ｃｏｘである。）となる。
る。先ず第１に可変利得増幅器コア部８４における温度
の影響を説明する。ＦＥＴ１及び２は飽和領域で動作し
ているので、 Ｉd＝(Ｋ／２)(Ｗ／Ｌ)(Ｖgs−Ｖｔ)2 （５） （但し、Ｋ＝μp・Ｃｏｘである。）となる。
【００４１】式（５）において”Ｉd ”はドレイン電
流、”Ｗ”はＦＥＴのゲート幅、”Ｌ”はＦＥＴのゲー
ト長、”Ｖgs”はゲート・ソース間電圧、”Ｖｔ”は閾
値電圧、”μp ”は正孔の移動度、”Ｃｏｘ”は酸化膜
の誘電率である。
流、”Ｗ”はＦＥＴのゲート幅、”Ｌ”はＦＥＴのゲー
ト長、”Ｖgs”はゲート・ソース間電圧、”Ｖｔ”は閾
値電圧、”μp ”は正孔の移動度、”Ｃｏｘ”は酸化膜
の誘電率である。
【００４２】また、トランス・コンダクタンス”ｇmi”
は、 ｇmi＝∂Ｉd／∂Ｖgs ＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝(２Ｋ(Ｗ／Ｌ)Ｉd)1/2 ＝(μp・２Ｃｏｘ(Ｗ／Ｌ)Ｉd)1/2 （６） となる。
は、 ｇmi＝∂Ｉd／∂Ｖgs ＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝(２Ｋ(Ｗ／Ｌ)Ｉd)1/2 ＝(μp・２Ｃｏｘ(Ｗ／Ｌ)Ｉd)1/2 （６） となる。
【００４３】式（６）中で温度係数を有するものは”μ
p ”だけであるので、トランス・コンダクタンス”
ｇmi”は”(μP )1/2 ”に比例することになる。
p ”だけであるので、トランス・コンダクタンス”
ｇmi”は”(μP )1/2 ”に比例することになる。
【００４４】同様にＦＥＴ３及び４も飽和領域で動作し
ているので式（６）と同様になり、トランス・コンダク
タンス”ｇmf”もまた”(μp )1/2 ”に比例することに
なる。
ているので式（６）と同様になり、トランス・コンダク
タンス”ｇmf”もまた”(μp )1/2 ”に比例することに
なる。
【００４５】前述の等価的に小さくなったトランス・コ
ンダクタンス”(ｇmi)eff ”は、 (ｇmi)eff＝(ｇds／(ｇmb＋ｇds))・ｇmi （７） となる。
ンダクタンス”(ｇmi)eff ”は、 (ｇmi)eff＝(ｇds／(ｇmb＋ｇds))・ｇmi （７） となる。
【００４６】ここで、”ｇmb”はＦＥＴ２９及び３２の
トランス・コンダクタンスであり、ＦＥＴ２９及び３２
も飽和領域で動作しているので”ｇmb”は”
(μn )1/2 ”に比例することになる。但し、”μn ”は
電子の移動度である。
トランス・コンダクタンスであり、ＦＥＴ２９及び３２
も飽和領域で動作しているので”ｇmb”は”
(μn )1/2 ”に比例することになる。但し、”μn ”は
電子の移動度である。
【００４７】一方、ＦＥＴ３４は抵抗性領域で動作して
いるのでドレイン電流”Ｉd34 ”は、 Ｉd34＝(Ｋ／２)(Ｗ／Ｌ)・ (２(Ｖgs−Ｖｔ)Ｖds−Ｖds 2) （８） となる。
いるのでドレイン電流”Ｉd34 ”は、 Ｉd34＝(Ｋ／２)(Ｗ／Ｌ)・ (２(Ｖgs−Ｖｔ)Ｖds−Ｖds 2) （８） となる。
【００４８】また、トランス・コンダクタンス”
ｇmds” ｇmds＝∂Ｉd34／∂Ｖds ＝Ｋ(Ｗ／Ｌ)((Ｖgs−Ｖｔ)−Ｖds) （９） となる。
ｇmds” ｇmds＝∂Ｉd34／∂Ｖds ＝Ｋ(Ｗ／Ｌ)((Ｖgs−Ｖｔ)−Ｖds) （９） となる。
【００４９】ＦＥＴ３４は抵抗性領域で動作しているの
で”Ｖgs＞＞Ｖds”であり、式（９）は、 ｇmds＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) （１０） となる。
で”Ｖgs＞＞Ｖds”であり、式（９）は、 ｇmds＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) （１０） となる。
【００５０】ここで、利得”Ａ”は式（４）から、 Ａ＝(ｇmi)eff／ｇmf ＝{(ｇds／(ｇmb＋ｇds))・ｇmi}／ｇmf （１１） となる。
【００５１】式（１１）において”ｇmi”及び”ｇmf”
は”(μp )1/2 ”に比例するので”μp ”の温度変化に
よる影響は相殺される。但し、”ｇmb”は”
(μn )1/2 ”に比例するものの”ｇmds ”には閾値電
圧”Ｖｔ”の温度変動があるためこの状態では利得は温
度変化に影響される。
は”(μp )1/2 ”に比例するので”μp ”の温度変化に
よる影響は相殺される。但し、”ｇmb”は”
(μn )1/2 ”に比例するものの”ｇmds ”には閾値電
圧”Ｖｔ”の温度変動があるためこの状態では利得は温
度変化に影響される。
【００５２】第２にバイアス電圧制御回路８５における
温度の影響を説明する。先ず、ＦＥＴ３５とＦＥＴ３７
は、 (Ｗ／Ｌ)35＝(１／４)(Ｗ／Ｌ)36 ＝(１／４)(Ｗ／Ｌ)37 （１２） 及び、 Ｉd35＝Ｉd37 （１３） なる関係を満足している。
温度の影響を説明する。先ず、ＦＥＴ３５とＦＥＴ３７
は、 (Ｗ／Ｌ)35＝(１／４)(Ｗ／Ｌ)36 ＝(１／４)(Ｗ／Ｌ)37 （１２） 及び、 Ｉd35＝Ｉd37 （１３） なる関係を満足している。
【００５３】ＦＥＴ３５及び３６はそれぞれ飽和領域で
動作しているので、 Ｉd35＝(Ｋ／２)(Ｗ／Ｌ)35(Ｖgs35−Ｖｔ)2 （１４） Ｉd36＝(Ｋ／２)(Ｗ／Ｌ)36(Ｖgs36−Ｖｔ)2 （１５） となる。
動作しているので、 Ｉd35＝(Ｋ／２)(Ｗ／Ｌ)35(Ｖgs35−Ｖｔ)2 （１４） Ｉd36＝(Ｋ／２)(Ｗ／Ｌ)36(Ｖgs36−Ｖｔ)2 （１５） となる。
【００５４】式（１４）及び（１５）から”Ｖgs35”及
び”Ｖgs36”は、 Ｖgs35＝Ｖｔ＋{Ｉd35／(Ｋ／２)(Ｗ／Ｌ)35}1/2 （１６） Ｖgs36＝Ｖｔ＋{Ｉd36／(Ｋ／２)(Ｗ／Ｌ)36}1/2 （１７） となる。
び”Ｖgs36”は、 Ｖgs35＝Ｖｔ＋{Ｉd35／(Ｋ／２)(Ｗ／Ｌ)35}1/2 （１６） Ｖgs36＝Ｖｔ＋{Ｉd36／(Ｋ／２)(Ｗ／Ｌ)36}1/2 （１７） となる。
【００５５】ＦＥＴ３７のゲート・ソース間電圧”Ｖ
gs37”はＦＥＴ３６とゲートサイズが同一で、ドレイン
電流も同一なので、 Ｖgs37＝Ｖｔ＋{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 （１８） となる。
gs37”はＦＥＴ３６とゲートサイズが同一で、ドレイン
電流も同一なので、 Ｖgs37＝Ｖｔ＋{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 （１８） となる。
【００５６】ここで、バイアス電圧制御回路８５の出力
電圧である図１中”Ｖｂ”は図１中”Ｖａ”を用いて、 Ｖｂ＝Ｖａ−Ｖgs37 ＝Ｖgs35−Ｖgs37 ＝Ｖｔ＋{Ｉd35／(Ｋ／２)(Ｗ／Ｌ)35}1/2 −Ｖｔ＋{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 ＝{Ｉd35／(Ｋ／２)(Ｗ／Ｌ)35}1/2 −{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 （１９） となる。
電圧である図１中”Ｖｂ”は図１中”Ｖａ”を用いて、 Ｖｂ＝Ｖａ−Ｖgs37 ＝Ｖgs35−Ｖgs37 ＝Ｖｔ＋{Ｉd35／(Ｋ／２)(Ｗ／Ｌ)35}1/2 −Ｖｔ＋{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 ＝{Ｉd35／(Ｋ／２)(Ｗ／Ｌ)35}1/2 −{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 （１９） となる。
【００５７】さらに、式（１２）及び式（１３）の条件
を用いることにより式（１９）は、 Ｖｂ＝{Ｉd37／(Ｋ／２)(１／４)(Ｗ／Ｌ)37}1/2 −{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 ＝{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 （２０） となる。
を用いることにより式（１９）は、 Ｖｂ＝{Ｉd37／(Ｋ／２)(１／４)(Ｗ／Ｌ)37}1/2 −{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 ＝{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 （２０） となる。
【００５８】第３に利得調整回路８６における温度の影
響を説明する。ＦＥＴ３８は飽和領域で動作しているの
で、前述と同様に図１中”Ｖｄ”は、 Ｖｄ＝Ｖgs38 ＝Ｖｔ＋{Ｉd38／(Ｋ／２)(Ｗ／Ｌ)38}1/2 （２１） となる。
響を説明する。ＦＥＴ３８は飽和領域で動作しているの
で、前述と同様に図１中”Ｖｄ”は、 Ｖｄ＝Ｖgs38 ＝Ｖｔ＋{Ｉd38／(Ｋ／２)(Ｗ／Ｌ)38}1/2 （２１） となる。
【００５９】また、ＦＥＴ３７とＦＥＴ３２のゲートサ
イズやバイアス電流は同一なので、図１中”Ｖｃ”は”
Ｖｂ”と等しい。
イズやバイアス電流は同一なので、図１中”Ｖｃ”は”
Ｖｂ”と等しい。
【００６０】従って、ＦＥＴ３４のゲート・ソース間電
圧”Ｖgs34”は、 Ｖgs34＝Ｖｄ−Ｖｃ ＝Ｖｄ−Ｖｂ ＝ Ｖｔ＋{Ｉd38／(Ｋ／２)(Ｗ／Ｌ)38}1/2 −{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 ＝Ｖｔ ＋[２・Ｉd38(Ｌ／Ｗ)38}1/2−{２・Ｉd37(Ｌ／Ｗ)37}1/2] ・Ｋ-1/2 ＝Ｖｔ＋(μn)-1/2 ・(Ｃｏｘ)-1/2[２・Ｉd38(Ｌ／Ｗ)38}1/2 −{２・Ｉd37(Ｌ／Ｗ)37}1/2] ＝Ｖｔ＋(μn)-1/2Ｋｘ （２２） となる。但し、”Ｋｘ”は温度に依存しない定数であ
る。
圧”Ｖgs34”は、 Ｖgs34＝Ｖｄ−Ｖｃ ＝Ｖｄ−Ｖｂ ＝ Ｖｔ＋{Ｉd38／(Ｋ／２)(Ｗ／Ｌ)38}1/2 −{Ｉd37／(Ｋ／２)(Ｗ／Ｌ)37}1/2 ＝Ｖｔ ＋[２・Ｉd38(Ｌ／Ｗ)38}1/2−{２・Ｉd37(Ｌ／Ｗ)37}1/2] ・Ｋ-1/2 ＝Ｖｔ＋(μn)-1/2 ・(Ｃｏｘ)-1/2[２・Ｉd38(Ｌ／Ｗ)38}1/2 −{２・Ｉd37(Ｌ／Ｗ)37}1/2] ＝Ｖｔ＋(μn)-1/2Ｋｘ （２２） となる。但し、”Ｋｘ”は温度に依存しない定数であ
る。
【００６１】式（２２）を式（１０）に代入すると、 ｇmds＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖgs34−Ｖｔ) ＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖｔ＋(μn)-1/2Ｋｘ−Ｖｔ) ＝(μn)1/2・Ｃｏｘ(Ｗ／Ｌ)Ｋｘ （２３） となる。
【００６２】式（２３）から”ｇmds ”は”
(μn )1/2”に比例することになり、式（１１）におい
て”ｇmb”も前述のように”(μn )1/2”に比例するこ
とから”μn ”の温度変化による影響は相殺され、利
得”Ａ”は温度変化の影響を受けなくなる。
(μn )1/2”に比例することになり、式（１１）におい
て”ｇmb”も前述のように”(μn )1/2”に比例するこ
とから”μn ”の温度変化による影響は相殺され、利
得”Ａ”は温度変化の影響を受けなくなる。
【００６３】例えば、図２は本発明に係る可変利得増幅
器の他の実施例を示す回路図、図３は他の従来例を示す
回路図であり、図４及び図５は両者の温度ドリフトのシ
ミュレーションを示す特性曲線図である。
器の他の実施例を示す回路図、図３は他の従来例を示す
回路図であり、図４及び図５は両者の温度ドリフトのシ
ミュレーションを示す特性曲線図である。
【００６４】図２は図１の回路に対して従来例において
説明したコモンモードの負帰還回路を別途付加した点で
ある。図２において１〜４，２８〜４５、１００，１０
１，１０２ａ及び１０３ａは図１と同一符号を付してあ
り、４６，４７，４８及び４９はＦＥＴ、５０は定電流
源である。
説明したコモンモードの負帰還回路を別途付加した点で
ある。図２において１〜４，２８〜４５、１００，１０
１，１０２ａ及び１０３ａは図１と同一符号を付してあ
り、４６，４７，４８及び４９はＦＥＴ、５０は定電流
源である。
【００６５】図１の回路と異なる点は、出力電圧１０２
ａ及び１０３ａがＦＥＴ４６及び４７のゲートに接続さ
れ、ＦＥＴ４６のソースがＦＥＴ４７のソース、ＦＥＴ
４８及び４９のゲート、定電流源５０の一端にそれぞれ
接続され、さらに、ＦＥＴ４６及び４７のドレインが正
電圧源”Ｖdd”に、ＦＥＴ４８及び４９のソースと定電
流源５０他端が接地される点である。言い換えれば、従
来例における帰還回路８３を付加した形式になってい
る。
ａ及び１０３ａがＦＥＴ４６及び４７のゲートに接続さ
れ、ＦＥＴ４６のソースがＦＥＴ４７のソース、ＦＥＴ
４８及び４９のゲート、定電流源５０の一端にそれぞれ
接続され、さらに、ＦＥＴ４６及び４７のドレインが正
電圧源”Ｖdd”に、ＦＥＴ４８及び４９のソースと定電
流源５０他端が接地される点である。言い換えれば、従
来例における帰還回路８３を付加した形式になってい
る。
【００６６】図３は従来例の回路図であり、図２と異な
る点はバイアス電圧制御回路８５を構成するＦＥＴ３５
〜３７と定電流源３９及び４０、利得調整回路８６を構
成するＦＥＴ３８及び定電流源４５の代わりに、定電圧
源５１，５２及び５３が設けられ、定電圧源５１の出力
がＦＥＴ２９及び３２のゲートに、定電圧源５２の出力
がＦＥＴ３０及び３３のゲートに、定電圧源５３の出力
がＦＥＴ３４のゲートにそれぞれバイアス電圧若しくは
利得制御電圧として印加される点である。また、１０２
ｂ及び１０３ｂは出力電圧である。
る点はバイアス電圧制御回路８５を構成するＦＥＴ３５
〜３７と定電流源３９及び４０、利得調整回路８６を構
成するＦＥＴ３８及び定電流源４５の代わりに、定電圧
源５１，５２及び５３が設けられ、定電圧源５１の出力
がＦＥＴ２９及び３２のゲートに、定電圧源５２の出力
がＦＥＴ３０及び３３のゲートに、定電圧源５３の出力
がＦＥＴ３４のゲートにそれぞれバイアス電圧若しくは
利得制御電圧として印加される点である。また、１０２
ｂ及び１０３ｂは出力電圧である。
【００６７】図２及び図３に示すような回路に基づき温
度ドリフトのシミュレーションを行うと、図４及び図５
に示すようになる。
度ドリフトのシミュレーションを行うと、図４及び図５
に示すようになる。
【００６８】図４中”イ”及び”ロ”は図２中の定電流
源４５の出力電流を”１００μＡ”とした場合の利得の
特性曲線であり、”イ”は温度”０度”時の、”ロ”は
温度”７０度”時の値をそれぞれ示している。
源４５の出力電流を”１００μＡ”とした場合の利得の
特性曲線であり、”イ”は温度”０度”時の、”ロ”は
温度”７０度”時の値をそれぞれ示している。
【００６９】また、図４中”ハ”及び”ニ”は図２中の
定電流源４５の出力電流を”２００μＡ”とした場合の
利得の特性曲線であり、”ハ”は温度”０度”時の、”
ニ”は温度”７０度”時の値をそれぞれ示している。
定電流源４５の出力電流を”２００μＡ”とした場合の
利得の特性曲線であり、”ハ”は温度”０度”時の、”
ニ”は温度”７０度”時の値をそれぞれ示している。
【００７０】さらに、図４中”ホ”及び”ヘ”は図２中
の定電流源４５の出力電流を”４００μＡ”とした場合
の利得の特性曲線であり、”ホ”は温度”０度”時
の、”ヘ”は温度”７０度”時の値をそれぞれ示してい
る。
の定電流源４５の出力電流を”４００μＡ”とした場合
の利得の特性曲線であり、”ホ”は温度”０度”時
の、”ヘ”は温度”７０度”時の値をそれぞれ示してい
る。
【００７１】同様に、図５中”チ”及び”リ”は図３中
の定電圧源５３の出力電圧を”１．６６５４Ｖ”とした
場合の利得の特性曲線であり、”チ”は温度”０度”時
の、”リ”は温度”７０度”時の値をそれぞれ示してい
る。
の定電圧源５３の出力電圧を”１．６６５４Ｖ”とした
場合の利得の特性曲線であり、”チ”は温度”０度”時
の、”リ”は温度”７０度”時の値をそれぞれ示してい
る。
【００７２】また、図５中”ヌ”及び”ル”は図３中の
定電圧源５３の出力電圧を”２．０６１４Ｖ”とした場
合の利得の特性曲線であり、”ヌ”は温度”０度”時
の、”ル”は温度”７０度”時の値をそれぞれ示してい
る。
定電圧源５３の出力電圧を”２．０６１４Ｖ”とした場
合の利得の特性曲線であり、”ヌ”は温度”０度”時
の、”ル”は温度”７０度”時の値をそれぞれ示してい
る。
【００７３】さらに、図５中”ヲ”及び”ワ”は図３中
の定電圧源５３の出力電圧を”２．７０３Ｖ”とした場
合の利得の特性曲線であり、”ヲ”は温度”０度”時
の、”ワ”は温度”７０度”時の値をそれぞれ示してい
る。
の定電圧源５３の出力電圧を”２．７０３Ｖ”とした場
合の利得の特性曲線であり、”ヲ”は温度”０度”時
の、”ワ”は温度”７０度”時の値をそれぞれ示してい
る。
【００７４】図４から図２中の定電流源４５の出力電流
を”１００μＡ”，”２００μＡ”及び”４００μＡ”
とした場合の温度ドリフトはそれぞれ”−６６ｐｐｍ／
°Ｃ”，”１８７ｐｐｍ／°Ｃ”及び”４３４ｐｐｍ／
°Ｃ”となる。
を”１００μＡ”，”２００μＡ”及び”４００μＡ”
とした場合の温度ドリフトはそれぞれ”−６６ｐｐｍ／
°Ｃ”，”１８７ｐｐｍ／°Ｃ”及び”４３４ｐｐｍ／
°Ｃ”となる。
【００７５】一方、図５から図３中の定電圧源５３の出
力電圧を”１．６６５４Ｖ”，”２．０６１４Ｖ”及
び”２．７０３Ｖ”とした場合の温度ドリフトはそれぞ
れ”−３０７ｐｐｍ／°Ｃ”，”６２９ｐｐｍ／°Ｃ”
及び”１２５３ｐｐｍ／°Ｃ”となる。
力電圧を”１．６６５４Ｖ”，”２．０６１４Ｖ”及
び”２．７０３Ｖ”とした場合の温度ドリフトはそれぞ
れ”−３０７ｐｐｍ／°Ｃ”，”６２９ｐｐｍ／°Ｃ”
及び”１２５３ｐｐｍ／°Ｃ”となる。
【００７６】従って、上記温度ドリフトを比較すると、 ３０７／６６＝４．７ （２４） ６２９／１８７＝３．４ （２５） １２５３／４３４＝２．９ （２６） となり、従来例と比較して温度ドリフトが”１／３”
〜”１／５”程度改善されることになる。
〜”１／５”程度改善されることになる。
【００７７】この結果、可変利得増幅器コア部８４にバ
イアス電圧制御回路８５及び利得調整回路８６を設ける
ことにより、利得の温度補償の改善が可能になる。
イアス電圧制御回路８５及び利得調整回路８６を設ける
ことにより、利得の温度補償の改善が可能になる。
【００７８】なお、バイアス電圧制御回路８５に関して
は図１に示した回路に限定される訳ではなく図６に示す
ような回路であっても良い。
は図１に示した回路に限定される訳ではなく図６に示す
ような回路であっても良い。
【００７９】図６はバイアス電圧制御回路の他の一例を
示す回路図であり、図６において５４，５５，５６，５
７，５８及び５９はＦＥＴ、６０は定電流源である。
示す回路図であり、図６において５４，５５，５６，５
７，５８及び５９はＦＥＴ、６０は定電流源である。
【００８０】定電流源６０の一端はＦＥＴ５４のドレイ
ン及びゲートとＦＥＴ５６のゲートに接続され、ＦＥＴ
５４のソースはＦＥＴ５５のドレイン及びソースとＦＥ
Ｔ５７及び５９のゲートにそれぞれ接続される。
ン及びゲートとＦＥＴ５６のゲートに接続され、ＦＥＴ
５４のソースはＦＥＴ５５のドレイン及びソースとＦＥ
Ｔ５７及び５９のゲートにそれぞれ接続される。
【００８１】一方、ＦＥＴ５６のソースはＦＥＴ５７の
ドレイン及びＦＥＴ５８のソースに接続され、ＦＥＴ５
８のソースは電圧”Ｖｅ”を出力すると共にＦＥＴ５９
のドレインに接続される。
ドレイン及びＦＥＴ５８のソースに接続され、ＦＥＴ５
８のソースは電圧”Ｖｅ”を出力すると共にＦＥＴ５９
のドレインに接続される。
【００８２】さらに、定電流源６０の他端、ＦＥＴ５６
のドレインは正電圧源”Ｖdd”に接続され、ＦＥＴ５
５，５７及び５９のソースは接地される。
のドレインは正電圧源”Ｖdd”に接続され、ＦＥＴ５
５，５７及び５９のソースは接地される。
【００８３】ここで、図６に示すバイアス電圧制御回路
の動作を説明する。先ず、ＦＥＴ５４〜ＦＥＴ５９に
は、 (Ｗ／Ｌ)54＝(１／４)(Ｗ／Ｌ)55 ＝(１／４)(Ｗ／Ｌ)56 ＝(１／４)(Ｗ／Ｌ)57 ＝(１／４)(Ｗ／Ｌ)58 ＝(１／４)(Ｗ／Ｌ)59 （２７） 及び Ｉd54＝Ｉd58 （２８） なる関係を満足している。
の動作を説明する。先ず、ＦＥＴ５４〜ＦＥＴ５９に
は、 (Ｗ／Ｌ)54＝(１／４)(Ｗ／Ｌ)55 ＝(１／４)(Ｗ／Ｌ)56 ＝(１／４)(Ｗ／Ｌ)57 ＝(１／４)(Ｗ／Ｌ)58 ＝(１／４)(Ｗ／Ｌ)59 （２７） 及び Ｉd54＝Ｉd58 （２８） なる関係を満足している。
【００８４】図６においてＦＥＴ５４〜５９は飽和領域
で動作しているので、 Ｖｅ＝Ｖgs55＋Ｖgs54−Ｖgs56−Ｖgs58 （２９） 式（２７）から、”Ｖgs55＝Ｖgs56＝Ｖgs58”であり、
式（２９）は、 Ｖｅ＝ Ｖgs54−Ｖgs58 （３０） となる。
で動作しているので、 Ｖｅ＝Ｖgs55＋Ｖgs54−Ｖgs56−Ｖgs58 （２９） 式（２７）から、”Ｖgs55＝Ｖgs56＝Ｖgs58”であり、
式（２９）は、 Ｖｅ＝ Ｖgs54−Ｖgs58 （３０） となる。
【００８５】また、ＦＥＴ５４及び５８のゲート・ソー
ス間電圧”Ｖgs54”及び”Ｖgs58”は、 Ｖgs54＝Ｖｔ＋{Ｉd54／(Ｋ／２)(Ｗ／Ｌ)54}1/2 （３１） Ｖgs58＝Ｖｔ＋{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 （３２） となる。
ス間電圧”Ｖgs54”及び”Ｖgs58”は、 Ｖgs54＝Ｖｔ＋{Ｉd54／(Ｋ／２)(Ｗ／Ｌ)54}1/2 （３１） Ｖgs58＝Ｖｔ＋{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 （３２） となる。
【００８６】式（３０）に式（３１）及び式（３２）を
代入すると、 Ｖｅ＝Ｖｔ＋{Ｉd54／(Ｋ／２)(Ｗ／Ｌ)54}1/2 −[Ｖｔ＋{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2] ＝{Ｉd54／(Ｋ／２)(Ｗ／Ｌ)54}1/2 −{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 （３３） となる。
代入すると、 Ｖｅ＝Ｖｔ＋{Ｉd54／(Ｋ／２)(Ｗ／Ｌ)54}1/2 −[Ｖｔ＋{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2] ＝{Ｉd54／(Ｋ／２)(Ｗ／Ｌ)54}1/2 −{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 （３３） となる。
【００８７】また、式（２７）及び式（２８）の条件か
ら式（３３）は、 Ｖｅ＝{Ｉd58／(Ｋ／２)(１／４)(Ｗ／Ｌ)58}1/2 −{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 ＝{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 （３４） となる。
ら式（３３）は、 Ｖｅ＝{Ｉd58／(Ｋ／２)(１／４)(Ｗ／Ｌ)58}1/2 −{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 ＝{Ｉd58／(Ｋ／２)(Ｗ／Ｌ)58}1/2 （３４） となる。
【００８８】従って、バイアス電圧制御回路８５として
は図１中のＦＥＴ３４のソースに供給されるバイアス電
圧が式（２０）若しくは式（３４）に示すような関係を
満足すれば良いと言うことになる。
は図１中のＦＥＴ３４のソースに供給されるバイアス電
圧が式（２０）若しくは式（３４）に示すような関係を
満足すれば良いと言うことになる。
【００８９】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。可変利得増幅器
コア部にバイアス電圧制御回路及び利得調整回路を設け
ることにより、利得の温度補償の改善が可能な可変利得
増幅器が実現できる。
本発明によれば次のような効果がある。可変利得増幅器
コア部にバイアス電圧制御回路及び利得調整回路を設け
ることにより、利得の温度補償の改善が可能な可変利得
増幅器が実現できる。
【図１】本発明に係る可変利得増幅器の一実施例を示す
回路図である。
回路図である。
【図２】本発明に係る可変利得増幅器の他の実施例を示
す回路図である。
す回路図である。
【図３】他の従来例を示す回路図である。
【図４】図２に示す回路の温度ドリフトのシミュレーシ
ョンを示す特性曲線図である。
ョンを示す特性曲線図である。
【図５】図３に示す回路の温度ドリフトのシミュレーシ
ョンを示す特性曲線図である。
ョンを示す特性曲線図である。
【図６】バイアス電圧制御回路の他の一例を示す回路図
である。
である。
【図７】従来の可変利得増幅器の一例を示す回路図であ
る。
る。
【図８】従来の利得調整回路の一例を示す回路図であ
る。
る。
１，２，３，４，５，６，７，８，９，１０，１１，１
２，１３，１４，１５，１６，１７，１８，１９，２
０，２１，２２，２３，２４，２７，２８，２９，３
０，３１，３２，３３，３４，３５，３６，３７，３
８，４６，４７，４８，４９，５４，５５，５６，５
７，５８，５９ ＦＥＴ ２５ 可変電流源 ２６ 抵抗 ３９，４０，４１，４２，４３，４４，４５，５０，５
１，５２，５３，６０定電流源 ８０ 差動入力回路 ８１ 利得制御手段 ８２ 出力段回路 ８３ 帰還回路 ８４ 可変利得増幅器コア部 ８５ バイアス電圧制御回路 ８６ 利得調整回路 １００，１０１ 入力電圧 １０２，１０２ａ，１０２ｂ，１０３，１０３ａ，１０
３ｂ 出力電圧 １０４ 利得制御電圧 １０５ バイアス電圧
２，１３，１４，１５，１６，１７，１８，１９，２
０，２１，２２，２３，２４，２７，２８，２９，３
０，３１，３２，３３，３４，３５，３６，３７，３
８，４６，４７，４８，４９，５４，５５，５６，５
７，５８，５９ ＦＥＴ ２５ 可変電流源 ２６ 抵抗 ３９，４０，４１，４２，４３，４４，４５，５０，５
１，５２，５３，６０定電流源 ８０ 差動入力回路 ８１ 利得制御手段 ８２ 出力段回路 ８３ 帰還回路 ８４ 可変利得増幅器コア部 ８５ バイアス電圧制御回路 ８６ 利得調整回路 １００，１０１ 入力電圧 １０２，１０２ａ，１０２ｂ，１０３，１０３ａ，１０
３ｂ 出力電圧 １０４ 利得制御電圧 １０５ バイアス電圧
Claims (1)
- 【請求項１】可変利得増幅器において、 ２つの入力電圧が入力される差動入力回路、この差動入
力回路の２つの出力電流がそれぞれ接続され、抵抗値を
変化させることにより利得を変化させる利得制御手段、
この利得制御手段の２つの出力電流に基づき出力電圧を
出力する出力段回路、前記出力電圧を前記出力段回路に
負帰還させる帰還回路から構成される可変利得増幅器コ
ア部と、 この可変利得増幅器コア部に印加するバイアス電圧を制
御するバイアス電圧制御回路と、 前記利得調整手段に利得制御電圧を印加する利得調整回
路とを備えたことを特徴とする可変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260691A JPH10107562A (ja) | 1996-10-01 | 1996-10-01 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260691A JPH10107562A (ja) | 1996-10-01 | 1996-10-01 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107562A true JPH10107562A (ja) | 1998-04-24 |
Family
ID=17351443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260691A Pending JPH10107562A (ja) | 1996-10-01 | 1996-10-01 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500757A (ja) * | 1999-12-01 | 2004-01-08 | トムソン ライセンシング ソシエテ アノニム | 非線形プロセッサ |
| KR100499856B1 (ko) * | 2002-12-10 | 2005-07-07 | 한국전자통신연구원 | 가변 이득 증폭기 |
| KR100499859B1 (ko) * | 2002-12-12 | 2005-07-07 | 한국전자통신연구원 | 가변 이득 증폭기 |
| JP2006173900A (ja) * | 2004-12-14 | 2006-06-29 | Sony Corp | バイアス発生回路及び同回路を有するカスコード型差動増幅器及び同差動増幅器を備えたアナログ／ディジタル変換器 |
-
1996
- 1996-10-01 JP JP8260691A patent/JPH10107562A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500757A (ja) * | 1999-12-01 | 2004-01-08 | トムソン ライセンシング ソシエテ アノニム | 非線形プロセッサ |
| KR100499856B1 (ko) * | 2002-12-10 | 2005-07-07 | 한국전자통신연구원 | 가변 이득 증폭기 |
| KR100499859B1 (ko) * | 2002-12-12 | 2005-07-07 | 한국전자통신연구원 | 가변 이득 증폭기 |
| JP2006173900A (ja) * | 2004-12-14 | 2006-06-29 | Sony Corp | バイアス発生回路及び同回路を有するカスコード型差動増幅器及び同差動増幅器を備えたアナログ／ディジタル変換器 |
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