JPH04582Y2 - - Google Patents

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JPH04582Y2
JPH04582Y2 JP1985165592U JP16559285U JPH04582Y2 JP H04582 Y2 JPH04582 Y2 JP H04582Y2 JP 1985165592 U JP1985165592 U JP 1985165592U JP 16559285 U JP16559285 U JP 16559285U JP H04582 Y2 JPH04582 Y2 JP H04582Y2
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Description

【考案の詳細な説明】 本考案はトランジスタ回路装置に、細目的には
MOS技術の半導体集積回路装置に関する。
線形集積MOS（金属酸化物半導体）回路の設計
において、線形な電気抵抗（即ち抵抗を流れる電
流が相当広い動作電圧領域にわたつてその両端に
かかる電圧に線形的に比例すること）が望まれる
ことがしばしばある。このような抵抗は、演算増
幅器あるいは信号フイルタにおける負荷として特
に有利に使用される。しかし、多結晶シリコンの
長い抵抗性電導径路としてこのような抵抗を直接
実現すると集積回路製造技術における最小可能な
サイズの数千倍もの大きさの半導体シリコン・ウ
エーハ領域を消費することになるし、このような
実現法はまたこの負荷の両端に有意な電圧降下を
生じさせるためには相当大きな電力を消費させね
ばならないことになる。他方絶縁ゲート
MOSFET（IGFET）のソースとドレイン間の抵
抗を負荷として使用するならばよりコンパクトに
実現できるが、所望の動作パラメータに対して非
線形特性を呈することになる。
線形集積回路で要求されるよりも幾分小さな動
作信号レンジに対して、MOSFETトランジスタ
が“３極管領域”の線形部分で動作するとき、即
ちドレインとソース間の電圧VDが“実効ゲート
電圧”VGEよりずつと下で VD≪VGE＝VG−VTO (1) が成立するとき（即ちドレイン対ソース電圧が印
加されたゲート対ソース電圧VGから閾値電圧VTO
を減じた値よりずつと下に保たれているときに
は）線形負荷として作用し得ることはMOSFET
の周知の特徴の１つである。
電圧デバイダ回路（第１図）中の理想（即ち完
全に線形な）抵抗減衰器は１対の理想抵抗R1お
よびR2を含んであり、その抵抗の比R1／R2は所
望の出力電圧に従つて次のように選択されてい
る。
VOUT＝VREF＋（VIN−VREF）（R1）／（R1＋R2）
＝（VINR1＋VREFR2）／（R1＋R2）(2) ここでVINは入力信号電圧、VREFは基準電圧で
通常定常DC電圧である。この理想抵抗減衰器を
MOSトランジスタを用いてそのまま直接実現し
たものが第２図示されている。ここで１対の
MOSFET M1およびM2は相互コンダクタンスβ1
およびβ2を夫々有しており、βは当業者にあつて
は周知の如くトランジスタのチヤネル幅Ｗとチヤ
ネル長さＬの比に比例している。M1およびM2の
ゲート電極は（Ｎチヤネルデバイスの場合）充分
高い供給電圧VDDに接続されており、それによつ
てトランジスタM1およびM2は共にその３極管領
域の線形部分で動作する。しかし、第２図に示す
如き実現法は動作が線形性を保持するために入力
信号を望ましくない程小さなレンジ（典型例では
VDD＝20ボルトの場合±２ボルト）に制限しなけ
ればならないという欠点を有している。大きな信
号に対して非線形性を呈するのは次式に示す３極
管領域におけるMOSFETのドレイン電流のVDに
関する自乗の項による。
IA＝−β［（VG−VTO−VS） （VD−VS）−１／２（VD−VS）2］ (3) この自乗の項（βVD 2／２）は、VDが（VG−
VTO）よりずつと小になつていない場合、即ち入
力信号が充分大でMOSFETが３極管領域の線形
部分からはずれる場合に可成り大となる。従つて
このような大きな入力信号に対してはVOUTは入
力信号電圧VINの線形関数とはならない。
３極管領域の線形部分からはずれてしまうよう
なより大きな信号に対しては、線形性を保つため
に別の方法をとらねばならない。１つの方法は第
３図に示すようにエンハンスメント・モードの
MOSトランジスタM1およびM2を飽和領域で動
作させることが考えられる。この場合各トランジ
スタのゲートはそのドレインに直接接続されてい
る。この場合ソース・ドレイン電流は自剰則に従
うが、減衰器の動作は尚基本的には線形である。
何故ならば２つのトランジスタの電流は電圧に関
して同じ型の関数依存を有しているからである。
即ち、 ID＝−β1（VG1−VS1−VTO）2/2 ＝−β2（VG2−VS2−VTO）2/2 (4) 従つて、β＝2α2と定義すると次式を得る。
α1（VG1−VS1） ＝α2（VG2−VS2）＋（α1−α2）VTO (5) 第３図の回路において、VG1はVOUTと同じであ
り、VG2はVINと同じであるから、第３図の回路
は電圧デバイダ回路における線形減衰器を提供す
る。しかし、この回路は入力信号VINが（DCの）
基準電圧VREF以下、あるいはVREFから閾値の２倍
の電圧程度ずれた値に下ると、大きな非線形性を
呈する。何故ならばこのときトランジスタM1お
よびM2は共にオフとなり、ドレインとソースの
機能が逆転するからである。従つて、第３図の回
路は線形動作をする入力信号のレンジを少くとも
VREF＋2VTO以上に制限することになる。
従つて、従来のものよりも広いレンジにわたつ
て線形減衰特性を与えるMOS回路を提供するこ
とが望まれる。ここで“線形”とはrms値で数ボ
ルトの正弦波信号に対する全高調波歪が基本波に
比べ約30dB以下とすることを意味する。
本考案に従い、第１のMOSトランジスタと、
第２および第３のトランジスタを含み、該第２の
トランジスタのドレインと該第３のトランジスタ
のソースは共通ノードに接続されており、前記第
１のトランジスタのゲートは該共通ノードに接続
されており、前記第２および第３のトランジスタ
を通る大電流径路を前記第１のトランジスタの大
電流径路と直列に電気的に結合する手段（直結に
接続する場合、増幅器を介して接続する場合いず
れも含む）と、入力信号を前記第１のトランジス
タのドレケインに印加する手段を含み、前記第２
および第３のトランジスタの相互コンダクタンス
は前記第１のトランジスタの電気抵抗を実質的に
線形にするトランジスタ回路装置が提供されてい
る。
本考案を実現する１つの好ましき装置にあつて
は、第４のMOSトランジスタが設けられており、
その大電流径路は電圧デバイダ（減衰器）装置を
与えるべく前記第１のトランジスタの大電流径路
と直列に接続されている。
本考案の他の好ましき実施例にあつては、増幅
器装置は増幅器と、線形化された入力抵抗を提供
する。前記増幅器と入力と関連した前述の第１の
トランジスタ回路装置と、線形化されたフイード
バツグ抵抗を提供する前記増幅器の出力と関連す
る前述の第２のトランジスタ回路装置より成る。
本考案の第４図に示す特定の実施例にあつて
は、１対の直列接続されたMOS負荷トランジス
タM1およびM2により提供される電圧分割は、互
いに直列に定電圧源VDDに接続された３つの補助
MOSトランジスタM5，M4およびM3の大電流
（ソース・ドレイン）径路の間にある１対の補助
ノードN45およびN34から夫々のゲートに帰還を
かけることにより線形化されている。負荷および
補助トランジスタの相互コンダクタンスを抵当に
選ぶことによつて、負荷トランジスタにより提供
される電圧分割操作は電流に関してほとんど線形
となる。即ちソース・ドレイン電流対電圧の非線
形性（即ち全高調波歪）は、動作時にノードN34
およびN45から負荷トランジスタのゲート電極に
帰還をかけることにより、基本の正弦入力信号の
約50dB以下とすることが出来る。
他の特定の実施例（第５図）にあつては、単一
のMOSトランジスタ負荷M2は１対の補助MOS
トランジスタM4およびM3の大電流径路の間にあ
るノードN34からゲートに帰還をかけることによ
り線形化されている。夫々の相互コンダクタンス
を適当に選択することにより、負荷の電流対電圧
降下特性は線形化される。
更に他の実施例（第６図）にあつては、電圧デ
バイダ回路中のMOS負荷トランジスタM2は１対
の補助MOSトランジスタM3およびM4の間にあ
るノードN34からゲートに帰還をかけることによ
り線形化される。この電圧デバイダの特定の実施
例（第６図）は第４図の実施例より次の点で優れ
ている。即ち入力信号がVDDより１閾値電圧降下
だけすぐれた値でも動作可能であり、集積回路は
メタリゼーシヨンはより簡単であるにも拘らず非
線形性は殆んど生じないということである。
本考案の上述の実施例にあつては、高調波歪は
−30dB以下であり、かつ入力信号は半導体基板
のバイアス電圧（典型例ではVREF＝３〜６ボルト
の場合０ボルト）にほぼ等しい下限電圧から、
VDDより３閾値電圧（第４図）、２閾値電圧（第
５図）、あるいは１閾値電圧（第６図）小である
上限電圧まで変化させ得る。更に他の実施例にお
いては入力抵抗RINおよび帰還抵抗RFBを有する従
来のMOS演算増幅器（第７図）が本発明に従い
抵抗がMOSFETで置き換え（第８図）られ、そ
れによつて入力抵抗および帰還抵抗は線形化され
ている。
更に他の実施例（第１０および１１図）にあつ
ては、MOS増幅器が線形化されたトランジスタ
減衰器連鎖M1およびM2の大電流（ソース・ドレ
イン）径路を補助トランジスタM3，M4，M5と
接続するために使用されている。詳細に述べる
と、第１０図に示す回路は弱い入力信号、即ちト
ランジスタ減衰器連鎖を直接駆動するのに充分で
ない入力信号に対して特に有用である。
本考案のいくつかの例示的実施例を以下付図を
参照して説明する。
第４図に示す如く、MOSFET負荷M1および2
はそのソース・ドレイン（大電流）径路に直列に
接続されており、従つて基準電圧VREF（これは地
気であつて良い）に関して入力信号VINに対する
電圧デバイダ出力VOUTを提供する。これら負荷
トランジスタは３つの補助MOSFET M3，M4お
よびM5を介して電圧源VDDに接続されている。各
負荷トランジスタのゲート電極は、３つの補助
MOSFETのソース・ドレイン径路間にある２つ
の補助ノードN34およびN45の内の異なる一方に
直接電気的に（オーミツクに）接続されている。
M3，M4およびM5の相互コンダクタンスはトラ
ンジスタM1およびM2がその３極管領域で動作す
るだけでなく、M1およびM2のゲート電極に対す
るフイードバツク信号が動作特性を線形化するよ
うに、即ち電流の電圧降下に対する比が動作領域
にわたつて一定となるように選択される。これら
の選択の基準は以下で述べる第９図（第９図の回
路においては式(3)の自乗の項が相殺される）に関
する記述から明らかとなろう。このようにして、
負荷トランジスタM1およびM2の各各を流れる電
流（“減衰器電流”）はそれぞれのソース・ドレイ
ン電圧の線形関数となる。以下ではまた特定の例
を示す。
第５図に示す回路は第４図に示す回路の１部で
あるが、単一の線形化されたトランジスタM2を
提供するのに有用である。トランジスタのパラメ
ータら適当に選ぶことにより、負荷トランジスタ
M2による電圧降下と電流の関係は、ノードN34
からこの負荷トランジスタのゲート電極に対する
フイードバツクによつて線形化され得る。従つ
て、第５図の回路に対するパラメータは第４図の
回路に対するパラメータと同様の仕方で容易に導
出可能である。他方、第６図に示す電圧デバイダ
回路は、第４図に示す回路を修正したものであ
り、M5が省略され、M1およびM3のゲートは直
接YDDに接続されており、それによつて線形性を
多少犠牲にすることによつてメタリゼーシヨンが
簡単化されている。
第７図は負帰還を有する通常の演算増幅器７０
であつて、負帰還は該増幅器の出力端子７３と該
増幅器の負の加算入力端子７１の間に接続された
抵抗RFBによつて形成されている。第７図中の演
算増幅器７０に対する通常の線形抵抗RINおよび
RFBは第８図にあつては本考案に従い線形化され
たMOSトランジスタMINおよびMFBによつて夫々
置換されている。トランジスタMINの線形化は補
助トランジスタM′3およびM′4によつて達成され、
トランジスタMFBの線形化は補助トランジスタ
M3およびM4によつて達成される。第８図のトラ
ンジスタM′3およびM′4は第５図に示すと同様に
（但しM2はMINに相当する）トランジスタMINお
よびVDDに接続されておりトランジスタM3および
M4は同様にMFBおよびVDDに接続されていること
に注意されたい。M3，M4およびM′3およびM′4
に対するパラメータは第５図の回路に対するのと
同様の仕方で見出される。このようにして、第８
図の演算増幅器７０の入力ノード７１にはMINの
ソース・ドレイン径路によつて提供されるインピ
ーダンスを通して入力電圧VINが供給され、かつ
MFBのソース・ドレイン径路を通して増幅器の出
力ノード７３からの帰還電圧が供給される。有利
なことには、MOSFET MIN，MFB，M3，M′3，
M4およびM′4はすべて演算増幅器７０のMOSト
ランジスタ（図示せず）と同様に周知に集積
MOS回路技術に従つて同一の単一結晶の半導体
中にすべて集積化されているので、製造は容易で
ある。
第９図は線形化帰還手段を有する一連の負荷ト
ランジスタ直鎖中の減衰器として動作する
MOSFET MMを示す。本考案に従い、このトラ
ンジスタMMのソースおよびドレイン電圧（この
電圧は半導体基板に関して測る）はVINおよび
VREFの線形関数であるべきである。即ち VD＝VIN−ｅ（VIN−VREF） (6) VS＝VIN−ｆ（VIN−VREF） (7) 同様に、トランジスタMMのゲート電圧VGは
VINおよびVDDに関し線形であるべきである。
VG＝VIN−ｇ（VIN−VDD） (8) トランジスタMMに対し、パラメータｅ，ｆお
よびｇは所望の直線性を得るために一定値とな
る。後記の式（11）、（15）及び（16）において明
らかとなるが、もし相互コンダクタンスがある条
件（後記式（13））を満足すれば、これらのパラ
メータは連鎖中におけるトランジスタの位置及び
この連鎖の所望の減衰に依存する定数となるであ
ろう。また理解をより深めるため後記の式（18）
乃至（21）では１つの実例が扱われている。上述
の式(3)に従い、トランジスタMMは３極管領域で
動作するから、減衰器として動作するトランジス
タMMのソース・ドレイン電流IAは次式で与えら
れる。
IA＝−β［（VG−VTO−VS） −１／２（VD−VS）］（VD−VS） (9) 式(6)〜(8)で与えられる夫々の値を代入すると次
式を得る。
IA＝−β［gVDD−VTO−ｅ＋ｆ／２VREF−（ｅ＋
ｆ／２−ｇ）VIN］（ｆ−ｅ）（VIN−VREF）(10) VINに関して線形性を達成するため、カギカツ
コ内のVINの係数は０とならねばならない。
ｅ＋ｆ／２−ｇ＝０； 即ち ｇ＝（ｅ＋ｆ）／２ （11） ｇに対するこの式を式(8)および(10)に用いると、
線形性の条件は次のようになる。
VG＝２−ｅ−ｆ／２VIN＋ｅ＋ｆ／２VDD（12） および IA＝−β〔ｇ（VDD−VREF）−VTO〕 （ｆ−ｅ）（VIN−VREF） （13） もし入力電圧VINが基準電圧VREF以下となると
（即ちVIN＜VREF）、ソースとドレインの役割は逆
転する。しかし電流は尚式(9)で与えられるが、式
(6)および(7)、従つて式(10)においてパラメータｅと
ｆは逆にしなければならない。更に、これらパラ
メータｅおよびｆは式(10)においては対称的に現わ
れるから式（12）および（13）によつて与えられ
る線形性の条件はVIN＜VREFの場合にも同一であ
る。２トランジスタ電圧デバイダ減衰器構造（第
４図）の場合には、入力信号VINはそのｈ倍に減
衰される。即ち VOUT−VREF＝ｈ（VIN−VREF） （14） この場合（第４図の場合）、出力電圧VOUTはM1
のVDおよびM2のVSに等しく、VINはM2のVDであ
り、VREFはM1のVSであるから、式(6)、(7)および
（13）からこの場合には次式が成立する。
e1＝１−ｈ；f1＝１；g1＝１−（ｈ／２） （15） e2＝Ｏ；f2＝１−ｈ；g2＝１−ｈ／２ （16） ここにe1、f1及びg1はトランジスタM1について
のパラメータｅ、ｆ及びｇであり、e2、f2及びg2
はトランジスタM2についてのパラメータｅ、ｆ
及びｇである。
g1およびg2に関する上式を用いると、このよう
な帰還に対する補助トランジスタは容易に設計し
得る。VDDが充分高いと、第４図の３つのトラン
ジスタM3，M4およびM5は常にその飽和領域で
動作し、それによつて最大の信号に対してさえも
これら３つのトランジスタには少なくとも閾値電
圧降下の３倍の電圧がかかることになる。更に、
減衰器の動作電流IAおよび所与の動作電圧VDD，
VIN，VREFと共に式(10)を用いると、M1およびM2
の相互コンダクタンスβ1およびβ2は容易に計算さ
れる。更に、式(4)から、３つの補助コンダクタン
スM3，M4，M5の３つの相互コンダクタンスβ3，
β4，β5は（VTOを無視すると）ほぼ次のような比
を有している。
（１／β3）：（１／β4）：（１／β5） ＝g2 2：（g1−g2）2：（１−g1）2 （17） 例えば説明の便宜上第４図の電圧デバイダ回路
がｈ＝0.2なる減衰因子を与えるよう設計するも
のとすると、式（15）および（16）より次のよう
になる。
e1＝0.8；f1＝１；g1＝0.9 （18） e2＝０；f2＝0.8；g2＝0.4 （19） この例では次の動作パラメータがＮ−MOS技
術において使用されている。
VDD＝20ボルト VREF＝６ボルト VIN＝12ボルト±信号 IA＝60×10-6アンペア 第１近似として、回路中のすべてのMOSトラ
ンジスタに対しVTO＝0.16ボルトを仮定している。
するとM1およびM2の相互コンダクタンスβ1およ
びβ2は式（13）を書き直した次式より与えられ
る。
β1＝IA／〔（f1−e1）（VIN＝VREF）〕 〔g1（VDD−VREF）−VTO〕 （20） および β2＝IA／〔（f2−e2）（VIN−VREF）〕 〔g2（VDD−VREF）−VTO〕 （21） 従つて、式（18）、（19）、（20）および（21）か
ら、次のようになる。
β1＝4.0x10-6amp／volt2 β2＝2.3x10-6amp／volt2 （22） 周知の如く、相互コンダクタンスβはMOSト
ランジスタのチヤネル幅対チヤネル長の比Ｗ／Ｌ
を決定するのに有用である。
β＝βS（Ｗ／Ｌ） （23） ここでβSは“特定の相互コンダクタンス”とし
て定義されデバイスのパラメータの内特に酸化物
の厚さに依存する。約800オングストロームの酸
化物の厚さに相応する。
βS＝2.8×10-5アンペア／ボルト2なる典型値に
対し、式（22）および（23）からこの例では次の
値をとることは容易に分る。
W1／L1＝10／69 （24） W2／L2＝10／120 （25） このようにして、10ミクロンのチヤネル幅に対
し、M1およびM2のチヤネル長は夫々69ミクロン
および120ミクロンとなる。
この例のM3，M4およびM5の相互コンダクタ
ンスβ3，β4およびβ5の設計に関しては（VTOを無
視すると）式(4)より、 β3＝2ID／（VG3−VS3）2＝2ID／（VG2−VIN）2 ＝2ID／g2／2（VDD−VIN）2 （26） β4＝2ID／（VG4−VS4）2＝2ID／（VG1−VG2）2 ＝2ID／（g1−g2）2（VDD−VIN）2 （27） β5＝2ID／（VG5−VS5）2＝2ID／（VDD−VG1）2 ＝2ID／（１−g1）2（VDD−VIN）2 （28） となる。ここでIDはM3，M4およびM5のソース・
ドレイン径路を流れる“デバイダ”電流である。
一般にIDは信号源の非線形負荷を最小とし、電力
消費を最小とし、所望の動作周波数を得るように
選択される。
“デバイダ”電流としてID＝５マイクロアンペ
アを用いると、式（26）〜（28）より次式を得
る。
β3＝0.98x10-6amp／volt2； β4＝0.63x10-6amp／volt2； β5＝15.5x10-6amp／volt2 （29） 再び特定の相互コンダクタンスβS＝2.8×10-5
アンペア／ボルト2用いると次のようになる。
W3／L3＝10／285； W4／L4＝10／444； W5／L5＝10／18 （30） しかし、式（26）〜（28）は閾値電圧VTOを無
視して式(4)から得られたことに注意されたい。式
(4)でVTOの項を考慮に入れると次式を得る。
β3＝2ID／［g2（VDD−VIN）−VTO］2； β4＝2ID／［（g1−g2）（VDD−VIN） −VTO］2； β5＝2ID／［（１−g1）（VDD−VIN） −VTO 2 （31） このとき W3／L3＝10／259； W4／L4＝10／412； W5／L5＝10／12. （32） 第８図に示す増幅器に対するパラメータを計算
するため、演算増幅器７０の負の入力端子７１は
VREFなる仮想DCバイアス点を与えこれによつて
トランジスタMINおよびMFBの各々の１方の端子
をこの一定電圧VREFに保持することに注意された
い。他方、端子７３の演算増幅器の出力電圧
VOUTは帰還トランジスタMFBに対する式(6)および
(7)のVINとして作用する。従つて、MINおよびMFB
の各々に対し、ｅ＝０、ｆ＝１およびｇ＝0.5が
成立する。動作状態にあつては、MINおよびMFB
なるバイアス装置によつて入力および出力電圧は
非線形歪を生じさせることなくVREFの正および負
の両側にスウイグし得る。
次に基板の効果について述べる。上の例におい
て近似的に閾値電圧VTOは動作時にあつてはすべ
て等しいものと仮定していた。しかし、第４図に
示す回路の動作時にあつては、特にトランジスタ
M2の“バツク・ゲート”バイアス（ソースと基
板との間の電圧）は変化する入力信号電圧VINに
よつて変化する。従つて、M2の閾値電圧VTOは入
力信号電圧に依存し、それによつて式(9)に更なる
非線形項を加算する。非零のソース対基板電圧
VSが存在する場合の閾値電圧は次式で近似でき
る。
VTO＝K1（2φF＋VS）1/2＋QSS／COX （33） 但し K1＝（2qEN）1/2／COX （34） ここでφFは半導体基板のフエルミ電位、QSSは
界面電荷密度、ｑは電子の電荷、Ｅは半導体基板
の誘電率、Ｎは半導体基板のゲート領域の不純物
濃度、およびCOXはゲート酸化物の単位面積当り
の容量である。式（33）中のソース対基板バイア
スVSを式(7)の表現式で置き換えると次式を得る。
VTO＝K1（2φF＋fVREF ＋（１−ｆ）VIN）1/2＋QSS／COX （35） VINの１次近似として次式を得る。
VTO＝K1（2φF＋fVREF）1/2 ＋K1（１−ｆ）VIN／２（2φF＋fVREF）1/2QSS／CO
X（36） VTOに対するこの表現式を式(10)に代入しカツコ
内のVIN係数を０とおくと、式（11）の線形性の
条件は次のようになることが分る。
ｇ＝ｆ＋ｅ／２−K1（１−ｆ）／２（2φF＋fVREF）1
/2（37） このようにして式（15）で与えられる例（第４
図）のq1の値はF1＝１であるから、（１次近似と
しては）不変であるが、q2の値は変化するソース
対基板のバイアスによつて引き起こされる閾値の
変動を補償するべく幾分下げられる。（式（18）
および（19）を導いた）上述の例の場合には、Ｎ
＝５×10-14／cm3の基板不純物濃度と800オングス
トロームの酸化物の厚さを仮定すると、K1は約
0.31ボルト、q2は（先の式（19）の場合の0.4でな
く）0.387となることが分る。それに応じて、
M3，M4およびM5の相互コンダクタンスβおよ
びＷ／Ｌ比はわずかに変化し、式（30）の代りに
同じ例の場合基板効果によりW3／L3およびW4／
L4の値は次のように変わることが分かる。
W3／L3＝10／240； W4／L4＝10／412； W5／L5＝10／16 （38） 第６図の回路において同じパラメータを用いる
と、Ｗ／Ｌの比は次のようになる。
W1／L1＝10／69； W2／L2＝10／120； W3／L3＝10／180（or10／215）； W4／L4＝10／400 （39） ここでW3／L3の値は試行錯誤による計算機シ
ミユレーシヨンによつて最適化されている。（カ
ツコの中の値は基板効果による閾値変動に相応す
る）。
前述の例において、デバイダ電流IDの値は５マ
イクロアンペアに選ばれ、トランジスタのパラメ
ータβ3，β4，β5はこの値を基にして計算された。
もちろん、異なるパラメータに対しては電流の値
も異なるが、IDの値が極めて小となると高周波特
性（１マイクロアンペアの電流の場合10メガヘル
ツ以上）が劣化し、トランジスタ・チヤネルのβ
は極めて低く（Ｌ大）なり、IDの値が極めて大と
なると極めて大きな電力が消費され、トランジス
タ・チヤネルのβは極めて大（Ｗ大）となること
を理解されたい。
説明の便宜上に示す他の例として、次に示すパ
ラメータが第６図に従う特定のＮ−MOSの実施
例において有用であることが知られている。
ID＝１マイクロ・アンペア IA＝１ナノ・アンペア（無信号時） W1／L1＝８／44 W2／L2＝８／350 W3／L3＝８／160 W4／L4＝８／75 VIN＝3.55ボルト±信号 VDD＝12ボルト VBB＝−５ボルト（基板は負にバイアス） VREF＝3.55ボルト 第１０および１１図に第４図の実施例の変形が
示されている。即ち、MOS増幅器は線形化され
たトランジスタ減衰器連鎖M1およびM2の大電流
径路を補助トランジスタM3，M4およびM5に接
続するのに使用されている。第１０図の実施例に
おいて、MOS増幅９０はトランジスタM3のソー
スをトランジスタM2のドレイン電極に接続する
のに使用されており、該装置に対する入力VINは
増幅器９０の入力に加えられている。このような
装置は減衰器連鎖を直接に駆動するのに充分な程
は強くない弱い入力信号に対して使用する場合に
有用である。第１１図において、MOS増幅器１
００はトランジスタM2のドレインをトランジス
タM3のソースに接続するのに使用されており、
該装置に対する入力VINは増幅器１００の入力に
加えられている。
本考案を特定の実施例に関して述べて来たが、
本考案の範囲を逸脱することなく種々の変形が可
能である。例えばＰ−MOSトランジスタは動作
電圧を適当に変更することによりＮ−MOSの代
りに用いることが出来る。
【図面の簡単な説明】
第１〜３図は本考案の目的を理解するのに有用
な従来の減衰器の回路図、第４図は本考案の特定
の実施例に従う線形化された電圧デバイダMOS
減衰回路の回路図、第５図は本考案の他の特定の
実施例に従う線形化されたMOSトランジスタ負
荷減衰器の回路図、第６図は本考案の更に他の特
定の実施例に従う線形化された電圧デバイダ
MOS減衰器の回路図、第７図は従来技術に従う
線形入力および帰還抵抗を有する演算増幅器の回
路図、第８図は本考案の更に他の特定の実施例に
従う線形化されたMOSトランジスタを入力およ
び帰還抵抗として有する演算増幅器の回路図、第
９図は本考案に従うMOSトランジスタ負荷の線
形化を示す回路図、第１０および１１図は本考案
に従う線形化された電圧デバイダMOS回路を組
み合わされた増幅器の回路図である。 主要部分の符号の説明 実用新案登録請求の範囲中の用語 符号 第１のMOSトランジスタ M2 第２および第３のMOSトランジスタ M3，M4 第４のMOSトランジスタ M1

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 第１、第２および第３のMOSトランジスタ
    それぞれM2，M3およびM4を含み、該第２の
    トランジスタのドレイン電極および該第３のト
    ランジスタのソース電極は共通ノードN34に接
    続されており、 前記第１のトランジスタのゲート電極は前記
    ノードN34に接続されており、更に前記第２お
    よび第３のトランジスタのソース・ドレイン電
    流経路を前記第１のトランジスタのソース・ド
    レイン電流経路と直列に電気的に結合する手段
    （直結、９０，１００）を含み、 前記第２および第３のトランジスタのチヤネ
    ル幅対チヤネル長さの比（W3／L3、W4／L4）
    は、これらのトランジスタの相互コンダクタン
    スが前記第１のトランジスタの電気抵抗を実質
    的に線形化するような値となるような比であ
    り、 前記第２のトランジスタM3のゲート電極は
    前記共通ノード（第４図および第５図のN34）
    又は第３のトランジスタ（第６図のM4）のド
    レイン電極に接続され、 前記第３のトランジスタM4のゲート電極は
    該第３のトランジスタのドレイン電極および電
    圧源VDDに接続されており、 更に、入力電圧VINを前記第１のトランジス
    タM2のドレイン電極又は前記第２のトランジ
    スタM3のソース電極に印加するためのノード
    と、前記第１のトランジスタM2のソース端子
    に現れた出力電圧VOUTを入力する手段とを有
    する、トランジスタ回路装置。 ２ 実用新案登録請求の範囲第１項に記載のトラ
    ンジスタ回路装置において、前記第２および第
    ３のトランジスタのソース・ドレイン電流経路
    を前記第１のトランジスタのソース・ドレイン
    電流経路と電気的に結合する手段は、増幅器
    （第１０図の９０，第１１図の１００）を含む
    ことを特徴とするトランジスタ回路装置。 ３ 実用新案登録請求の範囲第１項に記載のトラ
    ンジスタ回路装置において、出力電圧VOUTを
    入力する手段は増幅器（第８図の７０）を含む
    ことを特徴とするトランジスタ回路装置。
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