JPH07142942A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPH07142942A JPH07142942A JP28892393A JP28892393A JPH07142942A JP H07142942 A JPH07142942 A JP H07142942A JP 28892393 A JP28892393 A JP 28892393A JP 28892393 A JP28892393 A JP 28892393A JP H07142942 A JPH07142942 A JP H07142942A
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- load
- differential amplifier
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Abstract
(57)【要約】
【目的】差動増幅器の利得を上げようとする際に、入力
電圧範囲の幅が狭くなるとを防ぎ、さらに入力範囲の拡
大を図る。 【構成】差動入力ｎＭＯＳトランジスタＭ１，Ｍ２と負
荷ｐＭＯＳトランジスタＭ３，Ｍ４とを二組持つ差動増
幅器において、負荷ＭＯＳトランジスタＭ３，Ｍ４と並
列に定電流源Ｉ１，Ｉ２を置く。負荷ＭＯＳトランジス
タＭ３，Ｍ４に流れる電流を定電流源Ｉ１，Ｉ２に流れ
る電流の増減によって制御してやることで、ＭＯＳトラ
ンジスタＭ１，Ｍ２，Ｍ３，Ｍ４のゲートサイズによら
ずに、つまり負荷ＭＯＳトランジスタＭ３，Ｍ４による
電圧降下を起こさずに差動増幅器の利得を上げる。
電圧範囲の幅が狭くなるとを防ぎ、さらに入力範囲の拡
大を図る。 【構成】差動入力ｎＭＯＳトランジスタＭ１，Ｍ２と負
荷ｐＭＯＳトランジスタＭ３，Ｍ４とを二組持つ差動増
幅器において、負荷ＭＯＳトランジスタＭ３，Ｍ４と並
列に定電流源Ｉ１，Ｉ２を置く。負荷ＭＯＳトランジス
タＭ３，Ｍ４に流れる電流を定電流源Ｉ１，Ｉ２に流れ
る電流の増減によって制御してやることで、ＭＯＳトラ
ンジスタＭ１，Ｍ２，Ｍ３，Ｍ４のゲートサイズによら
ずに、つまり負荷ＭＯＳトランジスタＭ３，Ｍ４による
電圧降下を起こさずに差動増幅器の利得を上げる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタを
用いた差動増幅器に関する。
用いた差動増幅器に関する。
【０００２】
【従来の技術】従来の差動増幅器について、コンパレー
タによく用いられるものを例にして図４を用いて説明す
る。同図を参照するとこの回路においては、同じ導電型
（この場合はｎチャネル型）の２つのトランジスタＭ
１，Ｍ２によって差動入力対が構成されている。これら
２つのＭＯＳトランジスタは、ゲート電極がそれぞれ入
力端子ＩＮ１およびＩＮ２となっている。ソース電極ど
うしは共通に接続され、電流源Ｉ３を介してグランド線
ＧＮＤに接地されている。ドレイン電極はそれぞれ出力
端子ＯＵＴ１とそれとは逆相に動く出力端子ＯＵＴ２に
接続され、逆導電型（ｐチャネル型）の負荷ＭＯＳトラ
ンジスタＭ３およびＭ４のドレイン電極およびゲート電
極とに接続されている。負荷ＭＯＳトランジスタＭ３，
Ｍ４のソース電極どうしは共通に接続され、電圧源Ｖｄ
ｄに接続されている。
タによく用いられるものを例にして図４を用いて説明す
る。同図を参照するとこの回路においては、同じ導電型
（この場合はｎチャネル型）の２つのトランジスタＭ
１，Ｍ２によって差動入力対が構成されている。これら
２つのＭＯＳトランジスタは、ゲート電極がそれぞれ入
力端子ＩＮ１およびＩＮ２となっている。ソース電極ど
うしは共通に接続され、電流源Ｉ３を介してグランド線
ＧＮＤに接地されている。ドレイン電極はそれぞれ出力
端子ＯＵＴ１とそれとは逆相に動く出力端子ＯＵＴ２に
接続され、逆導電型（ｐチャネル型）の負荷ＭＯＳトラ
ンジスタＭ３およびＭ４のドレイン電極およびゲート電
極とに接続されている。負荷ＭＯＳトランジスタＭ３，
Ｍ４のソース電極どうしは共通に接続され、電圧源Ｖｄ
ｄに接続されている。
【０００３】この回路の差動利得の絶対値は次式で表さ
れる。 Ａ≒ｇｍ1 ×Ｒout ≒ｇｍ1 ／ｇｍ2 但し、ｇｍ1 は差動入力ＭＯＳトランジスタＭ１および
Ｍ２の相互コンダクタンスを表し、ｇｍ2 は負荷ＭＯＳ
トランジスタＭ３およびＭ４の相互コンダクタンスを表
し、Ｒout は負荷抵抗を表している。
れる。 Ａ≒ｇｍ1 ×Ｒout ≒ｇｍ1 ／ｇｍ2 但し、ｇｍ1 は差動入力ＭＯＳトランジスタＭ１および
Ｍ２の相互コンダクタンスを表し、ｇｍ2 は負荷ＭＯＳ
トランジスタＭ３およびＭ４の相互コンダクタンスを表
し、Ｒout は負荷抵抗を表している。
【０００４】式からわかるように、この差動増幅器の
差動利得は相互コンダクタンスｇｍ1 とｇｍ2 との比で
決まるので、差動利得を上げるためには、相互コンダク
タンスｇｍ1 を大きくするかまたはｇｍ2 を小さくする
必要がある。
差動利得は相互コンダクタンスｇｍ1 とｇｍ2 との比で
決まるので、差動利得を上げるためには、相互コンダク
タンスｇｍ1 を大きくするかまたはｇｍ2 を小さくする
必要がある。
【０００５】ここで、一般にＭＯＳトラジスタの相互コ
ンダクタンスｇｍは次の式で表わされる。 ｇｍ＝ｋ×｛Ｉｄ×（Ｗ／Ｌ）｝1/2 但し、ｋは比例定数、ＩｄはＭＯＳトランジスタに流れ
る電流、Ｌ及びＷはそれぞれＭＯＳトランジスタのゲー
ト長及びゲート幅である。
ンダクタンスｇｍは次の式で表わされる。 ｇｍ＝ｋ×｛Ｉｄ×（Ｗ／Ｌ）｝1/2 但し、ｋは比例定数、ＩｄはＭＯＳトランジスタに流れ
る電流、Ｌ及びＷはそれぞれＭＯＳトランジスタのゲー
ト長及びゲート幅である。
【０００６】式からわかるように、相互コンダクタン
スｇｍの値を変化させるためには、電流Ｉｄを変化させ
てやるかトランジスタのゲートサイズＷ／Ｌを変えてや
ればよい。
スｇｍの値を変化させるためには、電流Ｉｄを変化させ
てやるかトランジスタのゲートサイズＷ／Ｌを変えてや
ればよい。
【０００７】
【発明が解決しようとする課題】しかしながらこのよう
な従来の差動増幅器には、次のような問題がある。すな
わち図４に示される回路においては、差動入力トランジ
スタに流れる電流と負荷ＭＯＳトランジスタに流れる電
流とが等しい、つまりトランジスタＭ１に流れる電流と
トランジスタＭ３に流れる電流の値は等しく、またトラ
ンジスタＭ２に流れる電流とトランジスタＭ４に流れる
電流の値が等しい。従ってこの場合は、それぞれのＭＯ
Ｓトランジスタのゲートサイズを変えることしかできな
い。ところが差動入力ＭＯＳトランジスタと負荷ＭＯＳ
トランジスタにおける抵抗値もゲートサイズによるの
で、差動利得を大きくするために差動入力ＭＯＳトラン
ジスタの相互コンダクタンスｇｍ1 の値を大きくするこ
とも、負荷ＭＯＳトランジスタの相互コンダクタンスｇ
ｍ2 の値を小さくすることも、どちらも負荷ＭＯＳトラ
ンジスタでの電圧降下を大きくすることになり、入力電
圧範囲が狭くなってしまう。
な従来の差動増幅器には、次のような問題がある。すな
わち図４に示される回路においては、差動入力トランジ
スタに流れる電流と負荷ＭＯＳトランジスタに流れる電
流とが等しい、つまりトランジスタＭ１に流れる電流と
トランジスタＭ３に流れる電流の値は等しく、またトラ
ンジスタＭ２に流れる電流とトランジスタＭ４に流れる
電流の値が等しい。従ってこの場合は、それぞれのＭＯ
Ｓトランジスタのゲートサイズを変えることしかできな
い。ところが差動入力ＭＯＳトランジスタと負荷ＭＯＳ
トランジスタにおける抵抗値もゲートサイズによるの
で、差動利得を大きくするために差動入力ＭＯＳトラン
ジスタの相互コンダクタンスｇｍ1 の値を大きくするこ
とも、負荷ＭＯＳトランジスタの相互コンダクタンスｇ
ｍ2 の値を小さくすることも、どちらも負荷ＭＯＳトラ
ンジスタでの電圧降下を大きくすることになり、入力電
圧範囲が狭くなってしまう。
【０００８】従って本発明は、入力電圧範囲を犠牲にす
ることなしに大きな差動利得を得ることのできる差動増
幅器を提供することを目的とするものである。
ることなしに大きな差動利得を得ることのできる差動増
幅器を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明の差動増幅器は、
第１及び第２の同一導電型の差動入力絶縁ゲート電界効
果トランジスタと、ドレイン電極とゲート電極とが前記
第１の差動入力絶縁ゲート電界効果トンランジスタのド
レイン電極に接続されソース電極が第１の電圧源に接続
された、前記第１の差動入力絶縁ゲート電界効果トラン
ジスタとは逆導電型の第１の負荷絶縁ゲート電界効果ト
ランジスタと、ドレイン電極とゲート電極とが前記第２
の差動入力絶縁ゲート電界効果トランジスタのドレイン
電極に接続されソース電極が前記第１の電圧源に接続さ
れた、前記第２の差動入力絶縁ゲート電界効果トラジス
タとは逆導電型の第２の負荷絶縁ゲート電界効果トラン
ジスタと、前記第１の負荷絶縁ゲート電界効果トランジ
スタのソース電極とドレイン電極との間に接続された第
１の定電流源と、前記第２の負荷絶縁ゲート電界効果ト
ランジスタのソース電極とドレイン電極との間に接続さ
れた第２の定電流源と、前記第１及び第２の差動入力絶
縁ゲート電界効果トランジスタのソース電極が共通に接
続された第１の節点と第２の電圧源との間に接続された
第３の定電流源を備えることを特徴とする差動増幅器で
ある。
第１及び第２の同一導電型の差動入力絶縁ゲート電界効
果トランジスタと、ドレイン電極とゲート電極とが前記
第１の差動入力絶縁ゲート電界効果トンランジスタのド
レイン電極に接続されソース電極が第１の電圧源に接続
された、前記第１の差動入力絶縁ゲート電界効果トラン
ジスタとは逆導電型の第１の負荷絶縁ゲート電界効果ト
ランジスタと、ドレイン電極とゲート電極とが前記第２
の差動入力絶縁ゲート電界効果トランジスタのドレイン
電極に接続されソース電極が前記第１の電圧源に接続さ
れた、前記第２の差動入力絶縁ゲート電界効果トラジス
タとは逆導電型の第２の負荷絶縁ゲート電界効果トラン
ジスタと、前記第１の負荷絶縁ゲート電界効果トランジ
スタのソース電極とドレイン電極との間に接続された第
１の定電流源と、前記第２の負荷絶縁ゲート電界効果ト
ランジスタのソース電極とドレイン電極との間に接続さ
れた第２の定電流源と、前記第１及び第２の差動入力絶
縁ゲート電界効果トランジスタのソース電極が共通に接
続された第１の節点と第２の電圧源との間に接続された
第３の定電流源を備えることを特徴とする差動増幅器で
ある。
【００１０】
【作用】負荷ＭＯＳトランジスタと並列に接続された定
電流源は、差動入力ＭＯＳトラジスタに流れる電流に対
して負荷ＭＯＳトランジスタに流れる電流を小さくし、
負荷ＭＯＳトランジスタのゲートサイズを変えること無
しにこの差動増幅器の利得を上げる働きをする。
電流源は、差動入力ＭＯＳトラジスタに流れる電流に対
して負荷ＭＯＳトランジスタに流れる電流を小さくし、
負荷ＭＯＳトランジスタのゲートサイズを変えること無
しにこの差動増幅器の利得を上げる働きをする。
【００１１】
【実施例】以下、本発明の好適な実施例について図を用
いて詳細に説明する。図１は、本発明の一実施例のｎチ
ャネル入力型の差動増幅器の回路構成を示す。図１に示
されるように、この実施例の差動増幅器は、差動入力ｎ
ＭＯＳトランジスタＭ１，Ｍ２と、それぞれのドレイン
電極とゲート電極とがｎＭＯＳトランジスタＭ１，Ｍ２
のドレイン電極に接続された一対の負荷ｐＭＯＳトラン
ジスタＭ３，Ｍ４とを有する。又、この差動増幅器は、
入力端子ＩＮ１，ＩＮ２を有しており、入力端子ＩＮ１
およびＩＮ２から入力された信号はそれぞれｎＭＯＳト
ランジスタＭ１，Ｍ２のゲート電極に供給される。ｎＭ
ＯＳトランジスタＭ１，Ｍ２のソース電極どうしは接続
されていて、それぞれ定電流源Ｉ３を介してグランド線
ＧＮＤに接地されている。ｐＭＯＳトランジスタＭ３，
Ｍ４のソース電極は電圧源Ｖｄｄに接続され、ｐＭＯＳ
トランジスタＭ３とＭ４のソース電極とドレイン電極と
の間には、それぞれ定電流源Ｉ１，Ｉ２が接続されてい
る。ＭＯＳトランジスタＭ１とＭ３のドレイン電極及び
ＭＯＳトランジスタＭ２とＭ４のドレイン電極は、それ
ぞれ出力端子ＯＵＴ１，ＯＵＴ２に接続され、ここから
外部に信号を出力する。
いて詳細に説明する。図１は、本発明の一実施例のｎチ
ャネル入力型の差動増幅器の回路構成を示す。図１に示
されるように、この実施例の差動増幅器は、差動入力ｎ
ＭＯＳトランジスタＭ１，Ｍ２と、それぞれのドレイン
電極とゲート電極とがｎＭＯＳトランジスタＭ１，Ｍ２
のドレイン電極に接続された一対の負荷ｐＭＯＳトラン
ジスタＭ３，Ｍ４とを有する。又、この差動増幅器は、
入力端子ＩＮ１，ＩＮ２を有しており、入力端子ＩＮ１
およびＩＮ２から入力された信号はそれぞれｎＭＯＳト
ランジスタＭ１，Ｍ２のゲート電極に供給される。ｎＭ
ＯＳトランジスタＭ１，Ｍ２のソース電極どうしは接続
されていて、それぞれ定電流源Ｉ３を介してグランド線
ＧＮＤに接地されている。ｐＭＯＳトランジスタＭ３，
Ｍ４のソース電極は電圧源Ｖｄｄに接続され、ｐＭＯＳ
トランジスタＭ３とＭ４のソース電極とドレイン電極と
の間には、それぞれ定電流源Ｉ１，Ｉ２が接続されてい
る。ＭＯＳトランジスタＭ１とＭ３のドレイン電極及び
ＭＯＳトランジスタＭ２とＭ４のドレイン電極は、それ
ぞれ出力端子ＯＵＴ１，ＯＵＴ２に接続され、ここから
外部に信号を出力する。
【００１２】この差動増幅器についても前述の式は成
り立つので、差動増幅器の利得を上げるためには差動入
力ｎＭＯＳトランジスタＭ１，Ｍ２の相互コンダクタン
スｇｍ1 を大きくするか、負荷ｐＭＯＳトランジスタＭ
３，Ｍ４の相互コンダクタンスｇｍ2 を小さくする必要
がある。それぞれのトランジスタの相互コンダクタンス
ｇｍは式を満たす。本実施例では、トランジスタのサ
イズＷ／Ｌを変化させるだけでなく、負荷ｐＭＯＳトラ
ンジスタＭ３，Ｍ４に並列においた定電流源Ｉ１，Ｉ２
に流す電流によっても相互コンダクタンスｇｍを変える
ことができる。本実施例の差動増幅器における負荷ｐＭ
ＯＳトンランジスタＭ３，Ｍ４のようにゲート電極とド
レイン電極とが接続されているＭＯＳトランジスタは、
ダイオードと同じような働きをする。
り立つので、差動増幅器の利得を上げるためには差動入
力ｎＭＯＳトランジスタＭ１，Ｍ２の相互コンダクタン
スｇｍ1 を大きくするか、負荷ｐＭＯＳトランジスタＭ
３，Ｍ４の相互コンダクタンスｇｍ2 を小さくする必要
がある。それぞれのトランジスタの相互コンダクタンス
ｇｍは式を満たす。本実施例では、トランジスタのサ
イズＷ／Ｌを変化させるだけでなく、負荷ｐＭＯＳトラ
ンジスタＭ３，Ｍ４に並列においた定電流源Ｉ１，Ｉ２
に流す電流によっても相互コンダクタンスｇｍを変える
ことができる。本実施例の差動増幅器における負荷ｐＭ
ＯＳトンランジスタＭ３，Ｍ４のようにゲート電極とド
レイン電極とが接続されているＭＯＳトランジスタは、
ダイオードと同じような働きをする。
【００１３】いま、ダイオード接続されたＭＯＳトラン
ジスタのドレイン・ソース間の電圧Ｖdsと、ドレイン・
ソース間に流れる電流Ｉddとの関係を図２に示す。図２
を見るとわかるとおり、ダイオード接続された負荷ＭＯ
Ｓトラジスタのドレイン・ソース間に流れる電流を減ら
すとドレイン・ソース間の電圧も減る。ここで定電流源
Ｉ１，Ｉ２に各負荷ｐＭＯＳトランジスタのソース電極
からドレイン電極に向かって並列に電流を流すと、差動
入力ｎＭＯＳトランジスタＭ１，Ｍ２に流す電流を換え
なければ、負荷ｐＭＯＳトランジスタＭ３，Ｍ４の相互
コンダクタンスｇｍ2 が小さくなることを意味し、この
差動増幅器の利得は大きくなる。また図２より、負荷ｐ
ＭＯＳトランジスタによる電圧効果は小さくなる。具体
的に、定電流源Ｉ１，Ｉ２，Ｉ３にそれぞれ１０μＡ，
１０μＡ，２５μＡを流した場合と、電流源Ｉ３にのみ
２５μＡを流した場合とを比較してみると、利得が４〜
６倍程度に上り、入力電圧範囲は０．４〜１．７Ｖから
０．４〜２．２Ｖへと向上した。
ジスタのドレイン・ソース間の電圧Ｖdsと、ドレイン・
ソース間に流れる電流Ｉddとの関係を図２に示す。図２
を見るとわかるとおり、ダイオード接続された負荷ＭＯ
Ｓトラジスタのドレイン・ソース間に流れる電流を減ら
すとドレイン・ソース間の電圧も減る。ここで定電流源
Ｉ１，Ｉ２に各負荷ｐＭＯＳトランジスタのソース電極
からドレイン電極に向かって並列に電流を流すと、差動
入力ｎＭＯＳトランジスタＭ１，Ｍ２に流す電流を換え
なければ、負荷ｐＭＯＳトランジスタＭ３，Ｍ４の相互
コンダクタンスｇｍ2 が小さくなることを意味し、この
差動増幅器の利得は大きくなる。また図２より、負荷ｐ
ＭＯＳトランジスタによる電圧効果は小さくなる。具体
的に、定電流源Ｉ１，Ｉ２，Ｉ３にそれぞれ１０μＡ，
１０μＡ，２５μＡを流した場合と、電流源Ｉ３にのみ
２５μＡを流した場合とを比較してみると、利得が４〜
６倍程度に上り、入力電圧範囲は０．４〜１．７Ｖから
０．４〜２．２Ｖへと向上した。
【００１４】さらに、差動入力ｎＭＯＳトランジスタＭ
１，Ｍ２に流れる電流を増やし、負荷ｐＭＯＳトランジ
スタＭ３，Ｍ４に流れる電流を変えること無く、定電流
源Ｉ１，Ｉ２に多く流してやると、負荷ｎＭＯＳトラン
ジスタによる電圧効果を大きくすること無くこの差動増
幅器の利得を上げることができる。具体的に、定電流源
Ｉ１，Ｉ２，Ｉ３にそれぞれ１０μＡ，１０μＡ，２５
μＡ流した場合と、２２．５μＡ，２２．５μＡ，５０
μＡ流した場合を比較すると、入力電圧範囲はほとんど
変化無く、利得は６倍程度から８倍程度に向上した。
１，Ｍ２に流れる電流を増やし、負荷ｐＭＯＳトランジ
スタＭ３，Ｍ４に流れる電流を変えること無く、定電流
源Ｉ１，Ｉ２に多く流してやると、負荷ｎＭＯＳトラン
ジスタによる電圧効果を大きくすること無くこの差動増
幅器の利得を上げることができる。具体的に、定電流源
Ｉ１，Ｉ２，Ｉ３にそれぞれ１０μＡ，１０μＡ，２５
μＡ流した場合と、２２．５μＡ，２２．５μＡ，５０
μＡ流した場合を比較すると、入力電圧範囲はほとんど
変化無く、利得は６倍程度から８倍程度に向上した。
【００１５】図３は、実施例の変形例の回路図で、ｐチ
ャネル入力型の差動増幅器の回路構成を示す。この変形
例の差動増幅器は、図１におけるｎＭＯＳトランジスタ
とｐＭＯＳトランジスタとを入れ換えたもので、ｎチャ
ネル入力型の差動増幅器と同様の効果を得ることができ
る。
ャネル入力型の差動増幅器の回路構成を示す。この変形
例の差動増幅器は、図１におけるｎＭＯＳトランジスタ
とｐＭＯＳトランジスタとを入れ換えたもので、ｎチャ
ネル入力型の差動増幅器と同様の効果を得ることができ
る。
【００１６】
【発明の効果】以上説明したように、本発明には次のよ
うな効果がある。
うな効果がある。
【００１７】負荷ＭＯＳトランジスタと並列においた定
電流源に電流を流すことで、負荷ＭＯＳトランジスタに
よる電圧降下を小さくしつつ差動増幅器の利得を上げる
ことができる。
電流源に電流を流すことで、負荷ＭＯＳトランジスタに
よる電圧降下を小さくしつつ差動増幅器の利得を上げる
ことができる。
【００１８】差動入力ＭＯＳトランジスタに流す電流を
増やし、負荷ＭＯＳトランジスタと並列においた定電流
源の電流も増やすことで、負荷ＭＯＳトランジスタによ
る電圧降下を買えること無く差動増幅器の利得を上げる
ことができる。
増やし、負荷ＭＯＳトランジスタと並列においた定電流
源の電流も増やすことで、負荷ＭＯＳトランジスタによ
る電圧降下を買えること無く差動増幅器の利得を上げる
ことができる。
【図１】本発明の一実施例による差動増幅器の回路図で
ある。
ある。
【図２】ダイオード接続されたＭＯＳトランジスタのソ
ース・ドレイン間の電圧電流特性を示す図である。
ース・ドレイン間の電圧電流特性を示す図である。
【図３】図１に示す差動増幅器の変形例の回路図であ
る。
る。
【図４】従来の差動増幅器の一例の回路図である。
Ｍ１，Ｍ２ 差動入力ＭＯＳトランジスタ Ｍ３，Ｍ４ 負荷ＭＯＳトランジスタ Ｉ１，Ｉ２，Ｉ３ 定電流源 Ｖｄｄ 電圧源 ＧＮＤ グランド線 ＩＮ１，ＩＮ２ 入力端子 ＯＵＴ１，ＯＵＴ２ 出力端子
Claims (1)
- 【請求項１】 第１及び第２の同一導電型の差動入力絶
縁ゲート電界効果トランジスタと、 ドレイン電極とゲート電極とが前記第１の差動入力絶縁
ゲート電界効果トランジスタのドレイン電極に接続され
ソース電極が第１の電圧源に接続された、前記第１の差
動入力絶縁ゲート電界効果トランジスタとは逆導電型の
第１の負荷絶縁ゲート電界効果トランジスタと、 ドレイン電極とゲート電極とが前記第２の差動入力絶縁
ゲート電界効果トランジスタのドレイン電極に接続され
ソース電極が前記第１の電圧源に接続された、前記第２
の差動入力絶縁ゲート電界効果トラジスタとは逆導電型
の第２の負荷絶縁ゲート電界効果トランジスタと、 前記第１の負荷絶縁ゲート電界効果トランジスタのソー
ス電極とドレイン電極との間に接続された第１の定電流
源と、 前記第２の負荷絶縁ゲート電界効果トランジスタのソー
ス電極とドレイン電極との間に接続された第２の定電流
源と、 前記第１及び第２の差動入力絶縁ゲート電界効果トラン
ジスタのソース電極が共通に接続された第１の節点と第
２の電圧源との間に接続された第３の定電流源とを備え
ることを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892393A JPH07142942A (ja) | 1993-11-18 | 1993-11-18 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892393A JPH07142942A (ja) | 1993-11-18 | 1993-11-18 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142942A true JPH07142942A (ja) | 1995-06-02 |
Family
ID=17736554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28892393A Pending JPH07142942A (ja) | 1993-11-18 | 1993-11-18 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082848A (ko) * | 2002-04-18 | 2003-10-23 | 실리콤텍(주) | 가변이득 증폭회로 |
| JP2005223627A (ja) * | 2004-02-05 | 2005-08-18 | Asahi Kasei Microsystems Kk | 演算増幅回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6360611A (ja) * | 1986-08-29 | 1988-03-16 | Fujitsu Ltd | 差動入力差動出力型増幅器 |
| JPS6372207A (ja) * | 1986-09-13 | 1988-04-01 | Fujitsu Ltd | 差動増幅回路 |
| JPS63158904A (ja) * | 1987-09-10 | 1988-07-01 | Fujitsu Ltd | 集積回路装置 |
-
1993
- 1993-11-18 JP JP28892393A patent/JPH07142942A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6360611A (ja) * | 1986-08-29 | 1988-03-16 | Fujitsu Ltd | 差動入力差動出力型増幅器 |
| JPS6372207A (ja) * | 1986-09-13 | 1988-04-01 | Fujitsu Ltd | 差動増幅回路 |
| JPS63158904A (ja) * | 1987-09-10 | 1988-07-01 | Fujitsu Ltd | 集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082848A (ko) * | 2002-04-18 | 2003-10-23 | 실리콤텍(주) | 가변이득 증폭회로 |
| JP2005223627A (ja) * | 2004-02-05 | 2005-08-18 | Asahi Kasei Microsystems Kk | 演算増幅回路 |
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