JPS6372207A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 差動回路の電圧利得を大きくするために、負荷素子と電
流源にゲート／ソース間を短絡した定電流源形ＦＥＴを
用いるとともに、定電圧形ＦＥＴをクランプとして使用
する。ダイオードクランプ形差動回路で問題となる温度
特性と、ＡＣ特性の劣化を改善できる。

〔産業上の利用分野〕

本発明は、電界効果型半導体素子（ＦＥＴ）を使用した
差動回路に係り、特に、半導体集積回路に搭載される差
動回路の改良に関する。

〔従来の技術〕

以下に従来の差動回路を特にガリウムひ素ＭＥＳＦＥＴ
（金属−半導体接合ＦＥＴ）を用いることを例にして説
明する。

第８図はＦＥＴ差動増幅回路の基本形であり、差動対を
構成するトランジスタＱｌ、　Ｑ２とその負荷抵抗Ｒ１
，Ｒ２と、抵抗ＲＯとで構成されている。ＶＤＤは高位
電源、ＶＥＥは低位の電源を示す。

しかしながら、この回路では抵抗負荷を用いる関係で電
圧利得が十分とれないという問題がある。

そこで、電圧利得を改善するために、第９図に示すよう
に、負荷素子と電流源をゲート／ソース間を短絡した定
電流形Ｆ　Ｅ　Ｔ　ＱＬＩ、ＱＬ２およびＱＣＳに置き
換えることが考えられている。

ところが、この場合、次の欠点がある。

■入力ハイレベル時にドライバＦＥＴのゲートに電流が
流れ込む。この流入する電流値が大きいと、配線の断線
やショットキ特性の劣化等信頼度上問題になる。

■回路特性の素子特性依存性が大きく、素子特性のバラ
ツキに弱い。

そこで、この問題を解決するために、第１０図のように
負荷のＦ　Ｅ　Ｔ　ＱＬＩ　、ＱＬ２　　の両端をダイ
オード０１．０２でクランプすることが考えられ、安定
な動作が可能になった。

しかしながら、このダイオードでクランプする場合、新
な問題点が出た。それは、 ■出力ローレベルの温度特性が大きい。これは、出力ロ
ーレベルがダイオードのＩ−Ｖ特性の順方向ＯＮ電圧で
決定されるためである。

■ダイオードの接合容量が負荷となるため、ＡＣ特性が
悪い。

〔発明が解決しようとする問題点〕

そこで、本発明は上記従来のＦＥＴ差動回路の持つ欠点
を解決するためになされたものであり、電圧利得を十分
とれるとともに、安定に動作する差動回路を得ようとす
るものである。

〔問題点を解決するための手段〕

本発明においては、差動回路の電圧利得を大きくするた
めに、負荷素子と電流源にゲート／ソース間を短絡した
定電流形ＦＥＴを用いるとともに、上記ダイオードのク
ランプの代りに、ＦＥＴクランプを使うことを特徴とし
ている。

〔作用〕

上記において、ＦＥＴクランプを用いることは以下の意
義がある。

■ＦＥＴクランプはダイオードのように温度特性がでな
い。

■ドレイン／ソース容量が負荷にはいるが、ダイオード
の接合容量に比較すると十分小さな容量であり、過渡特
性の悪化が十分防止できる。

〔実施例〕

第１図に本発明の実施例の差動増幅基本回路を示してい
る。差動増幅回路の負荷素子と電流源をゲート／ソース
間を短絡した定電流形ＦＥＴＱＬＩ。

ＱＬ２およびＱＣＳに置き換えることは先の第１０図の
場合と同様であり、対応部分に同一符号で指示している
。そして、負荷素子の定電流形ＦＥＴＱＬ１　、　ＱＬ
２のソース／ドレイン間にクランプ素子としてのＦＥＴ
　（以下クランプＦＥＴと称する）のＱＣｌ　、　ＱＣ
２を設けている。このクランプＦＥＴは、ゲートを一定
の基準電位ＶＧＧに接続したＦＥＴを定電圧源として動
作させるものである。なお、この場合には、入力ＩＮを
差動対の一方の駆動ＦＥＴ旧のゲートに接続し、他方の
駆動ＦＥＴＱ２のゲートには適当な基準電圧Ｖ　ＲＥＦ
を印加して、出力ＯＵＴ　。

反転出力口を得ているが、入力ＩＮの反転信号を印加す
るようにしても良い。

ここで、Ｆ　Ｅ　Ｔ　ＱＣＩ、ＱＣ２の定電工形動作に
より安定な回路動作を可能とする条件について考察する
。この解析のために、第３図（Ａ）に実施例の差動増幅
回路の部分回路を示しており、ここでは負荷ＦＥＴをＱ
Ｌ、クランプＦＥＴをＱＣ，駆動ＦＥＴをＱと指示して
いる。また、第３図ＣＢ）にクランプＦＥＴのトランジ
スタＱＣを、第３図（Ｃ）に駆動ＦＥＴＱＬとクランプ
ＦＥＴＱＣの電圧対電流特性図を示している。

第３図（Ｃ）において、駆動ＦＥＴＱがＯＮとなり、こ
の差動側に電流が流れる時について出力ＯＵＴと電源Ｖ
２Ｏ間の電圧差を横軸にとり、縦軸にＦＥＴＱＬおよび
ＱＣのソース／ドレイン間の電流値ＩＬおよびＩｘを示
している。負荷素子としてのＦＥＴＱＬに流れる電流Ｉ
Ｌは、そのソースとゲートが共通に接続しているから、
駆動ＦＥＴＱがＯＮとなり出力ＯＵＴの電圧が低下し、
電源と出力ＯＵＴの電圧差が増加する場合、図示の定電
流特性となる。一方、クランプＦＥＴＱＣは、そのゲー
トの電圧がＶｘに固定されているので、ＱＣのしきい値
ｖｔｈ以上にゲート／ソース電圧が上昇する領域で急激
に電流が増大し定電圧特性領域が生じる。このＦ　Ｅ　
Ｔ　ＱＬ。

ＱＣの並列回路の電圧／電流特性は両者を合成した破線
のようになり、定電圧動作領域が現れる。そこで、図示
したようにこの差動対の電流源のＩＣＳがＱＬ、　ＱＣ
並列回路の定電圧類、域に入っているならば、出力電圧
、すなわち出力ローレベルを電源からＶＤだけ低い値に
クランプすることができることになる。しかし、例えば
ＭＥＳＦＥＴの場合、ゲート／ソース電圧はゲートのシ
ョットキ接合がＯＮする電圧ＶＦでゲート／ソース電圧
が制限され、電流が飽和する。そのため、ＱＬ、　ＱＣ
並列回路の定電圧特性領域はクランプＦＥＴＱＣのショ
ットキのＯＮ電圧ＶＦより低い側でしか実現できない。

したがって、 第３図（Ａ）の回路でクランプＦ′Ｅ　Ｔ　ＱＣが機能
するためには、 先ず、 ＩＬ＜　ＩＣ３・・−（１） でなければならない。

次に、ＦＥＴクランプのゲート／ソース電圧が最も高い
条件は、ＭＦ、５ＦＥＴのゲートのショットキ接合のＯ
Ｎ電圧ＶＦであり、 ＩＬ＋　　Ｉｘ　（ＶＦ　）＞ＩＣ３−（２）但し、　
Ｉｘ　（ＶＦ）はＦＥＴクランプのＭＥＳＦＥＴのゲー
トにショットキ接合のＯＮ電圧ＶＦを印加した時にその
ソース／ドレイン間を流れる電流である。この条件（１
１，（２１で、Ｉｃｓと合成特性曲線（定電圧領域）の
交点で出力レベルをクランプできる。つまり、差動対の
他方が完全に遮断し、この差動対に電流源のＩＣＳが全
て流れる時、負荷ＦＥＴＱＬの電流ＩＬは一定で、残り
の電流はクランプＦ　Ｅ　Ｔ　ＱＣを流れるようになり
、特性曲線の定電圧領域との交点のＶＤというレベルで
出力ローレベルがクランプされる。なお、前記条件ｆｌ
）　、　＋２１を満たすための調整は、差動増幅回路の
回路定数、例えば３つのＦＥＴ　（駆動ＦＥＴＱ、負荷
Ｆ　Ｅ　Ｔ　ＱＬ。

クランプＦ　Ｅ　Ｔ　ＱＣ）のゲート幅を調整して行な
うことができる。

次に、第２図には本発明の他の実施例の差動増幅回路を
示している。これは、第１図と同様な回路構成において
、負荷ＦＥＴＱＬＩ　、　ＱＬ２、クランプＦ　Ｅ　Ｔ
　ＱＣＩ、ＱＣ２、定電流源Ｆ　Ｅ　Ｔ　ＱＣＳを同じ
特性にして、ゲート幅のみを相違させた例である。

そして、この例では、負荷Ｆ　Ｅ　Ｔ　ＱＬＩ　、ＱＬ
２のゲート幅を札、クランプＦ　Ｅ　Ｔ　ＱＣＩ、ＱＣ
２のゲート幅を’Ａ　Ｃ％定電流源Ｆ　Ｅ　Ｔ　ＱＣＳ
のゲート幅をＷｃｓとする時、 誓ｃｓ　＝ＷＬ＋　Ｗｃ　　　　　　　　−（３１の条
件にしている。この条件にすることにより、出力ローレ
ベルをクランプＦＥＴＱＣのゲート電位ＶＧＧと同一の
レベルにできる。

以下にこの条件（３）を第４図の差動増幅回路の記号を
用いて解析する。ただし、駆動ＦＥＴをＱＳ、ＱＲ１負
荷ＦＥＴをＱＬ、ＱＬ　、クランプＦＥＴをＱＣ，ＱＣ
１高位の電源をｖＤＤ、低位の電源をＶＥＲと指示して
いる。

■　出力ハイレベル 駆動ＦＥＴＱＳまたはＱＲが完全ニＯＦＦすれば、００
ＴはＶＤＤレベルまで上昇する。

したがって、出力ハイレベルは ＶＯＨ＝ＶＤＤ ■　出力ローレベル 駆動ＦＥＴＱＳまたはＱＲが完全にＯＦＦ　Ｌ、Ｑｃｓ
　、ＱＬ、Ｑｃが飽和動作しているものとすると、ＩＬ
＝　ｋＬ　−Ｗ　Ｌ　−（−Ｖ　ｔｈＬ　）２ここでＱ
ＬとＱｃｓは同一特性であるから、次のように書き換る
ことができる。

ＩＬ＝　Ｋｃｓ−Ｗ　Ｌ　・（Ｖｔｈ　ｃｓ）２クラン
プＦＥＴの電流は、 Ｉｃ＝ｋ　ｃ−Ｗｃ・（Ｖ　ＧＳＣ−Ｖ　ｔｈｃ　）２
＝ｋ　ｃ−Ｗｃ・（ＶＧＧ　−ＶｏＬ　−Ｖｔｈ　ｃ　
）２電流＠ＦＥＴＱｃｓの電流は、 Ｉ　ｃｓ＝ｋ　ｃｓ−Ｗ　ｃｓ・（−νｔｈｃｓ）　２
となる。

ただし、ｋＬ　＋　ｋ　Ｃ３＋　ｋ　ｃは各ＦＥＴ０ｋ
値、Ｖｔｈ　Ｌ、　　Ｖｔｈ　ｃ　、　Ｖｔｈ　ｃｓは
各ＦＥＴのしきい値、ＷＬ、　　Ｗｃ　、　Ｗ　ｃｓは
各ＦＥＴのゲート幅とする。

Ｉ　ｃｓ＝　　ＩＬ　＋Ｉ　ｃとおき、ＶＯＬで解くと
、各トランジスタのＶｔｈ　ｃｓ＝　Ｖｔｈ　Ｌ　＝　
Ｖｔｈ　ｃ　。

Ｗｃ５−ＷＬ＝Ｗｃの条件に設定することにすれば、出
力ローレベルＶＯＬは ＶＯＬ　＝　ＶＧＧ　　　　　　　　　　　　　　−１
４）となる。

即ち、負荷ＦＥＴＱＬ、クランプＦ　Ｅ　Ｔ　Ｑｃ、差
動回路の電流源Ｆ　Ｅ　Ｔ　Ｑｃｓのに値、ｖｔｈを等
しくして、負荷ＦＥＴＱＬのゲート幅−りとクランプＦ
ＥＴＱｃのゲート幅１ｉ１ｃの和か差動増幅回路の電流
源のゲート幅Ｗ　ｃｓと等しくなるように選ぶと、クラ
ンプＦＥＴのゲートに与えた電圧ＶＧＧがそのまま現れ
ることになる。

以上、本発明の実施例の差動増幅回路を示したが、第１
図と第２図の回路を組み合せることによって差動増幅回
路の動作の安定化が可能になる。

すなわち、第２図の回路において、駆動ＦＥＴＱ２のゲ
ートの入力信号ＩＮの反転信号を第１図のように基準電
圧Ｖ　ＲＥＦに置き換え、基準電圧Ｖ　Ｒ１１！Ｆおよ
びクランプレベル（出力ローレベル）ＶＧＧＱ生回路を
設計する際、クランプＦ　Ｅ　Ｔ　ＱＣＩ、ＱＣ２のゲ
ート電位ＶＧＧとＶ　ＲＥＰとの温度変動、パラメータ
変動等による変動δＶＧＧ、δＶ　ＲＥＦが、δＶ　Ｇ
Ｇ／　２　＝δＶ　ＲＥＦ になるようにすれば、差動増幅回路のしきい値であるＶ
ＲＢＦヲ常にハイレベルのＶＤＤとローレベルのＶＧＧ
の中央に置くことができ、ノイズマージンの低下を防止
して安定な動作をさせることが可能になる。

また、上記実施例の他、従来のＣＭＬ　（カレントモー
ドロジック）同様の論理構成が可能であり、２人力ＩＮ
Ｆ、ＩＮ２の場合についてその回路例（ＮＯＲ回路）を
第５図（Ａ）、（Ｂ）に示してあり、第１図、第２図と
対応部分に同一符号または〔′〕付符号で指示している
。さらに、このように駆動Ｆ　ＥＴＱＩ、Ｑｌ　’−−
−を並列に配置したＮＯＲ構成の他に、シリーズゲート
構成とすることもできる。

次に本発明の応用例について説明する。

第６図は本発明に係る差動増幅回路を応用してＳｉ基板
を用いたＥＣＬレベルをＧａＡｓＤ　ＣＦ　Ｌ　（ダイ
レクト・カップルド・ＦＥＴ・ロジック）レベルに変換
する回路である。

ＧａＡｓのＤＣＦＬにおいては、論理の基準電圧にＶｓ
ｓを用いているのでＶｓｓが変動すると内部論理が変っ
てしまう。一方、ＳｉＥ　ＣＬではＶｓｓを論理の基準
としていないので、Ｖｓｓが変動しても内部の論理が変
ることはない。

例えば、 ＳｉＥ　ＣＬでは ｒＨＪレベルは→−０，５または一〇、８Ｖ「Ｌ」レベ
ルは→−１，８ｖ ＧａＡｓＤ　ＣＦ　Ｌでは νＤＤ＝０．　　ＶＥＥ＝−３，６Ｖ　　、Ｖｓｓ＝−
２，ＯＶである。

そこで、Ｓｉ集積回路とＤＣＦＬを接続する場合、変換
回路を設けて、Ｖｓｓレベルに依存しないＳｔのＥＣＬ
のローレベルをＶｓｓと一対一に対応するようにして完
全なインターフェースを取れるようにすることが必要と
なる。その変換回路を本発明に係る差動増幅回路を応用
して実現したのが第６図の回路であり、（１）がＳｉの
ＥＣＬであり、（ＩＩ）が本発明に係る差動増幅回路を
応用した変換回路である。また、（Ｉ［［）がＧａＡｓ
Ｄ　ＣＦ　Ｌ内部回路であり、その一部として負荷のＧ
ａＡｓＦ　Ｅ　Ｔ　ＱＬＬと駆動ＦＥＴＱＤが示されて
いる。ＰＬ、Ｒ２と指示するのはＳｉＥ　ＣＬの出力端
子であり、差動入力ＩＮとその反転信号ＩＮＮパーいは
基準電圧ＶＦＲＥが出力し、変換回路（ｎ）の入力回路
のＦＥＴＱｉｌおよびＱｌ２のゲートに印加される。こ
の入力回路はＦＥＴＱｉｌおよび旧２、レベルシフトダ
イオードＳＤＬおよびＳＣ２、電流源のＱｊｌおよびＱ
ｊ２からなり、入力信号はダイオードＳＤＩおよびＳＣ
２でレベルシフトして前記した実施例と同様な差動増幅
回路の駆動Ｆ　Ｅ　Ｔ　Ｑ’ｌおよびＱ２のゲートに加
わる。この差動増幅回路のＦＥＴクランプのＱＣＩおよ
びＱＣ２のゲートの基準電圧にＶｓｓ　　（ＤＣＦＬの
りｓｓ）を印加している。

差動増幅回路を通過した信号レベルはハイレベルはＶＤ
Ｄまで上昇する。一方、ローレベルはＱＣＩ、ＱＣ２の
ゲートに加わるＶｓｓと差動増幅回路各ＦＥＴの回路定
数で決るレベルで決定される成るレベルにクランプされ
て出力する。そこで、適当に回蕗定数を決定してやり出
力ローレベルがＶ、ｓｓでクランプされるようにすれば
ＳｉＥ　ＣＬレベルでＤＣＦＬを駆動することができる
。その条件として、先に第２図に関して示した上記（３
）式の条件を満たすように、 電流源ＦＥＴのゲート幅（Ｗｃｓ　）　＝負荷ＦＥＴの
ゲート＋ｍとクランプＦＥＴのゲート幅の和（ＷＬ＋Ｗ
ｃ） とすれば良い。例えば、札十に−Ｗ　ｃｓ＝　１０＋　
１０−２０、或いは１５＋５−２０等とすれば良い。

次に、本発明の他の応用例を第７図に示している。これ
は、ＳｉＥ　ＣＬレベルをＧａＡｓＢ　Ｆ　Ｌ　（バッ
ファド・ＦＥＴ・ロジック）レベルに変換する回路であ
る。各部の符号は先の第６図と同じ部分に同一符号を付
している。これは、先の第７図のＤＣＦＬレベルへの変
換回路（ＩＩ）と同じ回路にレベルシフト回路（ＴＶ）
　　（ＧａＡｓＢ　Ｆ　Ｌ内部回路のレベルシフト回路
と同じ回路）を付加してなる変換回路（■′）を用いて
いる。ここでは％　ＧａＡｓＢ　ＦＬ内部回路の一部と
して負荷Ｆ　Ｅ　Ｔ　ＱＬＬＬ、駆動ＦＥ　Ｔ　ＱＤＤ
なるゲート回路と、その出力レベルを変換するところの
ＦＥＴＱＳＳ、ダイオードＤＳＳ、電流源Ｆ　Ｅ　Ｔ　
ＱＳＬからなるレベルシフト回路を代表的に示している
。このように、ＢＦＬはＤＣＦＬの出力にレベルシフト
回路を付加した点が相違するものであり、ＤＣＦＬでは
駆動ＦＥＴのｖｔｈが（＋）でないと入力にローレベル
を加えた時にスイッチングできないが、ＢＦＬでは駆動
ＦＥＴのｖｔｈが（−）でもバッファでレベルシフトを
行なうためスイッチングができる。これはＧａＡｓＩＣ
ではｖｔｈが（−）の方が製造し易いことから有利であ
る。動作上の違いは、ＤＣＦＬでは駆動ＦＥＴがＯＮＬ
、たらその出力はν０Ｌ＝Ｖｓｓまで下がる。一方、Ｂ
ＦＬも駆動ＦＥＴがＯＮすると、バッファの前段のレベ
ルがＶｓｓまで下がる。しかし、駆動ＦＥＴのしきい値
ｖｔｈは（−）だから、そ（７）Ｆ　ＥＴをＯＦＦする
ためには、レベルシフト回路を通して、ローレベルを駆
動、ＦＥＴのしきい値ｖｔｈより（−）になるようにし
てＯＦＦさせるようにしている。したがって、第７図の
ように変換回路（ＩＩ）によって、出力ローレベルをＶ
ｓｓにクランプして出力し、これを（ＩＶ）のレベルシ
フト回路でＢＦＬの駆動ＦＥＴ　（Ｌきい値ｖｔｈは（
−））をＯＦＦするようにローレベルを駆動ＦＥＴのし
きい値ｖｔｈより（＝）になるようにしてＯＦＦさせて
いる。

〔発明の効果〕

本発明によれば、定電圧形ＦＥＴにより、従来のダイオ
ードクランプと同様な動作をさせることができる。そし
て、ダイオードクランプ形差動増幅回路で問題となった
温度特性と、ＡＣ特性の劣化は下記の理由で改善される
。

■　温度特性 ＦＥＴレベルクランプを使用したため、ダイオードの温
度特性の影響を受けない。そればかりか、定電流源ＦＥ
ＴとＦＥＴレベルクランプのＩ−Ｖ曲線の温度特性は全
く同一であるため、クランプレベルの温度特性はキャン
セルされる利点がある。

■ＡＣ特性 ＦＥＴのドレイ間容量−ス間容量、ゲートルソース間容
量は、ダイオードに比較して非常に小さいためＡＣ特性
の劣化を小さくできる。

【図面の簡単な説明】

第１図は本発明の実施例の差動増幅回路を示す回路図、 第２図は本発明の他の実施例の差動増幅回路を示す回路
図、 第３図（Ａ）〜（Ｃ）は本発明の実施例の差動増幅回路
の解析説明図、 第４図は本発明の？実施例において、出力ローレベルを
ＶＧＧにクランプすることの解析に用いた回路図、 第５図（Ａ）、　　（Ｂ）は本発明を従来のＣＭＬ同様
の論理構成に通用した差動回路の回路図、第６図および
、第７図はそれぞれ本発明の応用例のＳｉＥ　ＣＬレベ
ルをＧａＡｓＤ　ＣＦ　ＬレベルおよびＢＦＬレベルに
変換する回路図、 第８図〜第１゛０図はそれぞれ従来の差動増幅回路の回
路図である。 ＱＬ、　ＱＬＩ　、　ＱＬ２・−負荷ＦＥＴＱＣ，ＱＣ
Ｉ　、　ＱＣ２・・−クランプＦＥＴＱＣＳ・−電流源
ＦＥＴ Ｑｌ、Ｑ２・−駆動ＦＥＴ ＶＲＥＰ−一・差動回路の基準電圧 Ｖ　ＧＧ−ｍ−クランプＦＥＴのゲート電位ＶＤＤ−・
−高位の電源（電圧） ＶＥＲ・−低位の電源（電圧）

Claims (1)

【特許請求の範囲】
1. 差動対の負荷素子をゲートとソースを短絡した定電流形
   ＦＥＴで構成すると共に、該定電流形ＦＥＴのソースお
   よびドレインに各々そのソースおよびドレインが接続し
   、ゲートを基準電位とした定電圧形ＦＥＴを配設したこ
   とを特徴とする差動回路。