DE69507023T2

DE69507023T2 - Ladungswiederverteilung-ad-wandler mit systemeichung

Info

Publication number: DE69507023T2
Application number: DE69507023T
Authority: DE
Inventors: Martin G. Ennis Co. Clare Cotter; Patrick J. Limerick Garavan
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 1994-04-29
Filing date: 1995-04-27
Publication date: 1999-06-10
Anticipated expiration: 2015-04-28
Also published as: EP0757861A1; JP3748886B2; WO1995030279A1; DE69507023D1; EP0757861B1; US5852415A; JPH09512687A

Description

GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich auf CMOS-Ladungsumverteilungs- Analog-zu-Digital-Wandler.

HINTERGRUND DER ERFINDUNG

Die Technologie für integrierte Schaltungen aus komplementären Metalloxidhalbleitern (CMOS) ist relativ preisgünstig und dieselbe ermöglicht es Entwicklern, digitale Logikschaltungsanordnungen und analoge Schaltungsanordnungen in der gleichen integrierten Schaltung zu umfassen. Unter Verwendung dieser Technologie haben Entwickler integrierte Schaltungen für Analog-zu-Digital-Wandler implementiert, die eine analoge Spannung messen und dieselbe in eine entsprechende digitale Darstellung umwandeln. Da es allgemein schwierig ist, genaue Widerstände unter Verwendung der CMOS-Technologie zu erzeugen, wurde die Technik der Ladungsumverteilung, die Kondensatoren anstatt Widerständen verwendet, in einigen CMOS-Analog-zu-Digital-Wandlern verwendet.
Bezugnehmend auf Fig. 1 umfaßt eine einfache Sechs-Bit-Analog-zu-Digital-Wandlerschaltung, die die bekannte Technik der Ladungsumverteilung verwendet, ein Array von binär gewichteten Kondensatoren C0 - C5. Diese Kondensatoren weisen einen Anschluß auf, der gemeinsam mit dem nicht-invertierenden Eingang (+) eines Komparators CP verbunden ist, und dieser Komparatoreingang ist ferner mit einem Erdungsschalter SA verbunden. Eine Serie von Arrayschaltern S0 - S5 kann einzeln den anderen Anschluß jedes Kondensators entweder mit Masse oder mit einem Eingangsknoten IN verbinden. Ein Eingangsschalter SB kann seinerseits den Eingangsknoten zwischen einer Eingangsspannung Vin und einer Bezugsspannung Vref schalten.
Die Schaltung führt eine Analog-zu-Digital-Wandlung in einer Dreischrittoperation durch. Zuerst erfolgt ein Abtastschritt, bei dem der gemeinsame Anschluß der Kondensatoren durch den Erdungsschalter SA auf Masse gelegt wird, und bei dem der zweite Anschluß von jedem der Kondensatoren mit der Eingangsspannung über die Arrayschalter S0 - S5 und den Eingangsschalter SB verbunden ist. An dem Ende dieses ersten Schritts speichern die Kondensatoren gemeinsam eine Ladung, die proportional zu der Eingangsspannung ist.
Ein Halteschritt folgt dem Abtastschritt. Bei diesem Halteschritt öffnet sich der gemeinsame Schalter SA, derart, daß die gemeinsamen Anschlüsse der Kondensatoren nicht länger auf Masse gelegt werden, und die Serie der Schalter S0 - S5 werden betätigt, derart, daß die zweiten Anschlüsse der Kondensatoren auf Masse gelegt sind. Während des Halteschritts ist die Spannung an dem ersten Anschluß der Kondensatoren, die dem Komparator übergeben wird, gleich der Eingangsspannung.
Der dritte Schritt ist ein Ladungsumverteilungsschritt, bei dem der Eingangsschalter den Eingangsknoten mit der Bezugsspannung Vref verbindet, und die Schaltung iterativ eine digitale Darstellung der analogen Eingangsspannung ableitet. Bei einer ersten Iteration schaltet der erste Arrayschalter S0 den zweiten Anschluß des größten Kondensators in dem Array C0 (der dem höchstwertigsten Bit oder "MSB" (= Most Significant Bit) entspricht) von der Masse auf die Bezugsspannung. Dies erzeugt einen Spannungsteiler zwischen zwei im wesentlichen gleichen Kapazitäten, was die Spannung, die durch den Komparator gemessen wird, auf etwa gleich die Hälfte der Differenz zwischen der Bezugsspannung und der Eingangsspannung einstellt.
Wenn der Komparator eine Spannung oberhalb Masse bei dieser ersten Iteration erfaßt, wird das Bit, das dem ersten Kondensator (MSB) entspricht, auf Null (in der Logikschal tungsanordnung, die das Ausgangssignal des Komparators empfängt, jedoch nicht zur Vereinfachung gezeigt ist) eingestellt. Umgekehrt wird, wenn die Spannung, die an dem Komparatoreingang erfaßt wird, unterhalb Masse ist, das Bit auf Eins eingestellt. Der erste Arrayschalter S0 legt dann den zweiten Anschluß des MSB-Kondensators C0 auf Masse, jedoch lediglich dann, wenn der Vergleich zu einem digitalen Bitwert von Null führte. Die Schaltung wiederholt in Folge für jeden Kondensator diese Spannungsteileroperationen, bis der Kondensator C5, der dem niedrigstwertigsten Bit (LSB; LSB = Least Significant Bit) entspricht, getestet wurde. Der gesamte Dreischrittumwandlungsprozeß kann dann wiederum mit einem zweiten Abtastschritt starten.
Bei einer modifizierten Version dieser Schaltung reicht die Spannung, die zu dem Komparator zugeführt wird, von Masse bis zu der Bezugsspannung, und dieselbe variiert nicht über und unter die Masse mit der Bezugsspannung. Diese Modifikation kann durch Zuführen von Vin zu dem nicht-invertierenden Eingang des Komparators durch einen Abtastkondensator, anstatt des Zuführens derselben als eine Alternative zu der Bezugsspannung, erreicht werden. Zusätzlich wird der invertierende Eingang des Komparators auf ein Potential auf dem halben Weg zwischen Masse und der Bezugsspannung eingestellt.
Eine andere Betriebsfolge ermöglicht es diesen Wandlertypen, bipolare Messungen durchzuführen. Diese Folge beginnt damit, daß der zweite Anschluß des größten Kondensators mit der Bezugsspannung während des Abtastschritts verbunden ist. Die Schaltung testet dann jedes Bit auf die gleiche Art und Weise, wie es oben beschrieben ist, ausgenommen daß der erste Arrayschalter den größten Kondensator, während des Tests desselben, von der Bezugsspannung auf Masse schaltet, anstatt daß derselbe denselben von Masse auf die Bezugsspannung schaltet. Wenn der Komparator eine negative Spannung bei irgendeinem der Tests erfaßt, wird das entsprechende Bit auf Eins eingestellt, wie es oben beschrieben ist. Der resultierende digitale Wert ist eine 1er-Komplementärzahl, die entweder negativ oder positiv, abhängig von dem Wert des höchstwertigsten Bits, sein kann. Im wesentlichen verwendet diese Betriebsart den größten Kondensator, um die Spannung an dem Eingang zu dem Kondensator pegelmäßig zu verschieben.
Diese bekannten Ladungsumverteilungstechniken sind gut zum Betrieb bei einem System geeignet, das gespaltene Spannungsversorgungen verwendet. Dieselben sind jedoch nicht bei einem System optimal, das eine einzelne Versorgung, insbesondere eine einzelne Niederspannungsversorgung, verwendet.
In "Adaptive Reference Voltage Adjustment for an Analog-to- Digital Converter", IBM Technical Disclosure Bulletin, Bd. 19, Nr. 6, November 1976, schlägt Y. S. Yee vor, adaptiv die Bezugsspannung eines Analog-zu-Digital-Wandlers durch Vorsehen eines auf dem Chip befindlichen, fortlaufend sich selbst kalibrierenden Teilsystems einzustellen. Dieses Teilsystem sieht eine zweite gewichtete Kondensatorleiter in dem Rückkopplungsweg einer Verstärkungsschaltung an dem Ausgang der Hauptkondensatorleiter des Wandlers vor. Diese zweite Leiter wird derart eingestellt, um Differenzen in der Bezugsspannung während einer Kalibrierungsoperation zu kompensieren. Dies soll es ermöglichen, daß der Analog-zu-Digital-Wandler ohne eine Präzisionsbezugsspannungsversorgung arbeitet, und daß der Bedarf von Potentiometereinstellungskalibrierungen eliminiert wird.
Das Yee-System ermöglicht jedoch keine Kalibrierung für sowohl Verstärkungs- als auch Offset-Fehler.
Die US-A-4,654,815, aus der die Oberbegriffe der unabhängigen Ansprüche abgeleitet sind, offenbart eine integrierte Analogsignalaufbereitungs- und Digitalisierungs- Schaltung, die einen multiplizierenden Digital-zu-Analog- Wandler umfaßt, der mit einem Analog-zu-Digital-Wandler verbunden ist. Der multiplizierende Digital-zu-Analog- Wandler umfaßt ein Verstärkungskondensatorarray und ein Offsetkondensatorarray, die einen Teil eines summierenden und invertierenden Verstärkers mit negativer Rückkopplung bilden. Die Verstärkung des multiplizierenden Digital-zu- Analog-Wandlers wird durch die Kapazitätswerte eingestellt, die mit einer Eingangsspannung geteilt durch einen Rückkopplungskondensatorwert verbunden sind. Der Betrag des Offsets wird durch die Summe der Kapazitätswerte eingestellt, die mit einem Offset-Eingang verbunden sind, geteilt durch den Rückkopplungskondensatorwert. Die integrierte Analogsignalaufbereitungs- und Digitalisierungs-Schaltung weist zwei Kondensatorarrays auf, die einen Teil des summierenden, invertierenden Verstärkers mit negativer Rückkopplung bilden. Einstellungen der zwei Kondensatorarrays scheinen den Betrieb des Rückkopplungsverstärkers und nicht des Analog-zu- Digital-Wandlers zu beeinflussen.
Das Ziel der vorliegenden Erfindung, eine Kalibrierung von sowohl Verstärkungs- als auch Offset-Fehlern zu ermöglichen, wird durch einen Ladungsumverteilungs-Analog-zu-Digital- Wandler gemäß Anspruch 1 und durch ein Analog-zu-Digital- Wandler-Kalibrierungsverfahren gemäß Anspruch 13 erreicht.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung ist dahingehend vorteilhaft, daß dieselben eine Kalibrierung des Offsets und der Verstärkung für einen Ladungsumverteilungs-Analog-zu-Digital-Wandler auf dem Chip ermöglicht, was zu einer verbesserten Wandlergenauigkeit ohne die Kosten für eine zusätzliche äußere Schaltungsanordnung führt.
Die Gleichtakteingangsspannung des Komparators des Wandlers kann ziemlich niedrig sein, z. B. bis zu ein Viertel der Bezugsspannung oder sogar niedriger. Da diese Spannung niedrig ist, können die Gates der Schalttransistoren, die den Komparator speisen, mit relativ hohen Gate-Source-Spannungen getrieben werden, selbst wenn die Versorgungsspannung des Wandlers niedrig ist (z. B. unterhalb 5 Volt oder sogar unterhalb 3 Volt). Dies ermöglicht einen schnelleren Betrieb, ein niedrigeres Schaltlecken und einen niedrigeren "Ein"- Widerstand. Dies erlaubt ferner die Verwendung von kleineren Schalttransistoren, die eine reduzierte Durchführungskapazität aufweisen können.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Schaltungsdiagramm eines einfachen Sechs-Bit-Analog-zu-Digital-Wandlers, das die bekannten Prinzipien der Ladungsumverteilung zeigt;
Fig. 2 ist ein Blockdiagramm eines Beispiels eines CMOS- Analog-zu-Digital-Wandlers;
Fig. 3 ist ein Taktdiagramm, das den Betrieb des Wandlers von Fig. 2 in der unipolaren Betriebsart desselben zeigt;
Fig. 4 ist ein Taktdiagramm, das die ersten 700 Nanosekunden des Taktdiagramms von Fig. 3 auf einem ausgedehnten Zeitmaßstab, wie durch die Beschriftung "4" in Fig. 3 gezeigt, darstellt;
Fig. 5 ist ein schematisches Schaltungsdiagramm einer Vorladeschaltungsanordnung zur Verwendung bei einem Analog-zu-Digital-Wandler gemäß der Erfindung;
Fig. 6 ist ein Taktdiagramm, das den Betrieb der Vorladeschaltungsanordnung von Fig. 5 für einen Teil eines Umwandlungszyklusses zeigt;
Fig. 7 ist ein Blockdiagramm eines zweiten Analog-zu-Digital-Wandlers, der eine Kalibrierungsschaltungsanordnung gemäß der Erfindung umfaßt;
Fig. 8 ist eine Steuerungsbittabelle für das Steuerungsregister des Wandlers von Fig. 7;
Fig. 9 ist ein Taktdiagramm für eine Systemverstärkungskalibrierung gefolgt durch eine Offsetkalibrierung für Systemsignale und Wandlersteuerungssignale in der Schaltung von Fig. 7;
Fig. 10 ist ein auf einem ausgedehnten Zeitmaßstab gezeigtes Taktdiagramm, das einen Teilsatz der Signale von Fig. 9 für die Periode, die mit "10" in Fig. 9 bezeichnet ist, darstellt;
Fig. 11 ist ein in dem gleichen Maßstab wie in Fig. 9 gezeigtes Taktdiagramm, das die Zustände der Verstärkungskalibrierungs-RAM-Bits darstellt.
Fig. 12 ist ein in dem gleichen Maßstab wie in Fig. 9 gezeigtes Taktdiagramm, das die Offsetkalibrierungs-RAM-Bits während einer Offsetkalibrierung darstellt;
Fig. 13 ist ein in einem bezüglich Fig. 9 zusammengezogenen Maßstab gezeigtes Taktdiagramm, das die Haupt-DAC-Arraysteuerungssignale während der Kalibrierungen von Fig. 9-12 darstellt; und
Fig. 14 ist ein in einem ausgedehnten Zeitmaßstab gezeigtes Taktdiagramm, das die Signale von Fig. 13 für die Periode zeigt, die durch "14" in Fig. 13 bezeichnet ist.

DETAILLIERTE BESCHREIBUNG

Wie in Fig. 2 gezeigt, umfaßt ein Beispiel eines Analog-zu- Digital-Wandlers 10 einen Digital-zu-Analog-Wandler (DAC) 12, eine Folge-Halte-Schaltung 14, eine Bezugspufferschaltungsanordnung 16 und eine digitale Steuerung 18. Der DAC besteht aus einem Array von binär gewichteten Kondensatoren 20, 22, 24, 26 und 28. Das dargestellte Ausführungsbeispiel verwendet 14 derartige Kondensatoren, obwohl die Prinzipien der Erfindung nicht auf diese Zahl begrenzt sind.
Der erste Kondensator 20 in dem Array weist die doppelte Kapazität des zweiten Kondensators 22 auf, der seinerseits die doppelte Kapazität des dritten Kondensators 24 aufweist. Diese Struktur wird für die verbleibenden Kondensatoren, umfassend dem letzten Kondensator 28, wiederholt. Dieser letzte Kondensator weist daher eine Kapazität auf, die 2n-1 mal kleiner ist als die Kapazität des ersten Kondensators in dem Array, wobei n die Anzahl der Kondensatoren in dem Array ist. Ein erster Anschluß jedes der Kondensatoren in dem Array ist mit einem gemeinsamen DAC-Knoten 30 verbunden.
Der zweite Anschluß des ersten Kondensators 20 ist mit einem ersten DAC-Schalter 32 verbunden, der zweite Anschluß des zweiten Kondensators 22 ist mit einem zweiten DAC-Schalter 34 verbunden, der zweite Anschluß des dritten Kondensators 24 ist mit einem dritten DAC-Schalter 36 verbunden, und der zweite Anschluß des vierten Kondensators 26 ist mit einem vierten DAC-Schalter 38 verbunden. Ähnlich weisen die verbleibenden Kondensatoren jeweils einen zweiten Anschluß auf, der mit einem entsprechenden DAC-Schalter verbunden ist, derart, daß der zweite Anschluß des letzten Kondensators 28 mit dem letzten DAC-Schalter 40 verbunden ist.
Jeder der DAC-Schalter 32, 34, 36, 38, 40 spricht auf eine entsprechende Steuerungsleitung 42, 44, 46, 48, 50 von einem Steuerungsbus 52 an. Die DAC-Schalter weisen ferner jeweils einen ersten Ausgang, der mit einem gepufferten Bezugsspannungsknoten 102 verbunden ist, und einen zweiten Ausgang auf, der mit Masse 70 verbunden ist. Es sei bemerkt, daß die "Masse" nicht ein absolutes Massepotential sein muß, diesel be kann sich jedoch auf eine nicht auf Masse gelegte Leistungsversorgungsleitung beziehen.
Die Folge-Halte-Schaltung 14 (= T/H-Schaltung) weist vier Eingangsanschlüsse auf, die einen Masseanschluß 70, einen positiven analogen Eingangsanschluß 72, einen negativen analogen Eingangsanschluß 74 und einen Bezugseingangsanschluß 76 aufweisen. Bei dem bevorzugten Ausführungsbeispiel empfängt der Bezugseingang die einzelne Versorgungsspannung der integrierten Schaltung des Analog-zu-Digital-Wandlers, dies ist jedoch keine Notwendigkeit für die Erfindung. Ein erster Eingangsschalter 86 ist zwischen dem Bezugseingangsanschluß und einem gemeinsamen Eingangsknoten 88 plaziert. Ein zweiter Eingangsschalter 84 ist zwischen dem negativen analogen Eingangsanschluß und dem gemeinsamen Eingangsknoten plaziert. Ein dritter Eingangsschalter 82 ist zwischen dem positiven analogen Eingangsanschluß und dem gemeinsamen Eingangsknoten plaziert. Ein vierter Eingangsschalter 80 ist zwischen dem Masseanschluß und dem gemeinsamen Eingangsknoten plaziert. Jeder dieser Eingangsschalter spricht auf Steuerungssignale auf einer von einer Serie von jeweiligen Schaltersteuerungsleitungen 81 an. Gemeinsam funktionieren die Eingangsschalter als ein Eingangsmultiplexer.
Die Folge-Halte-Schaltung 14 umfaßt ferner einen Abtastkondensator 60 zwischen dem gemeinsamen Eingangsknoten 88 und dem gemeinsamen DAC-Knoten 30. Dieser Kondensator weist eine Kapazität C gleich der Gesamtkapazität des DAC 12 auf, minus einer Kapazität gleich zu derselben des LSB-Kondensators 28. Ein erster NMOS-Schalter 64 ist mit einem elektrischen Weg zwischen dem gemeinsamen DAC-Knoten 30 und einem gepufferten Gleichtaktspannungsknoten 68 verbunden. Ein zweiter NMOS- Schalter 66 ist in einen Weg zwischen dem gepufferten Gleichtaktspannungsknoten und dem ersten Anschluß eines Ersatzarraykondensators 78 geschaltet. Der Ersatzarraykondensator weist eine Kapazität gleich der Kombination derselben des DAC 12 und des Abtastkondensators 60 (d. h. 4C) auf, und ein zweiter Anschluß 70 des Ersatzarraykondensators ist auf Masse gelegt. Eine Halteleitung 116 liefert ein digitales CMOS-Haltesignal zu den Toren der zwei NMOS-Schalter.
Der Analog-zu-Digital-Wandler 10 umfaßt ferner einen Komparator 19, der ein Präzisions-CMOS-Komparator sein kann. Dieser Komparator weist einen nicht-invertierenden Eingang 90, der mit dem gemeinsamen DAC-Knoten 30 verbunden ist, und einen invertierenden Eingang 92 auf, der mit dem ersten Anschluß des Ersatzarraykondensators 78 verbunden ist. Der Komparator weist ferner ein zwischengespeichertes digitales Ausgangssignal 94 auf, das zu der digitalen Steuerung 18 geliefert wird.
Die digitale Steuerung 18 umfaßt eine digitale Schaltungsanordnung, die das Ausgangssignal des Komparators empfängt, und die Steuerungssignale 96 für den Betrieb des Systems 10 liefert. Beispielsweise liefert die Steuerung Steuerungssignale zu dem DAC-Steuerungsbus 52, der Halteleitung 116, den Schaltersteuerungsleitungen 81 und einer Kalibrierungssteuerungsleitung 53. Die digitale Steuerung umfaßt ferner eine digitale Schnittstellenschaltungsanordnung zum Kommunizieren von Umwandlungswerten zu äußeren Schaltungen, wie z. B. Mikroprozessoren. Die Schaltungsanordnung der digitalen Steuerung kann unter Verwendung von bekannten, einfachen folgenden Digitallogikschaltungsanordnungsentwurfstechniken implementiert werden, um einen Betrieb gemäß der hierin beschriebenen Erfindung zu erreichen.
Eine Offsetkalibrierungsschaltung 63 ist zwischen den gemeinsamen Knoten 30, die Masse 70 und den gepufferten Bezugsspannungsknoten 102 geschaltet. Diese Schaltung umfaßt ein kapazitives Trimmarray 62 und ein Trimmschalterarray 58 (die durch die Steuerung 18 gesteuert werden), die bei Kalibrierungsoperationen verwendet werden. Dem Abtastkondensator 60 ist ferner einem Trimmarray zugeordnet, und die Kalibrierung dieser Elemente ist im folgenden detaillierter in der Beschreibung des zweiten Ausführungsbeispiels beschrieben.
Die Bezugspufferschaltungsanordnung 16 umfaßt einen ersten Folgerverstärker 98, der auf den Bezugseingangsanschluß 76 anspricht, um eine gepufferte Bezugsspannung auf dem Ausgang 102 derselben zu liefern. Ein auf dem Chip befindlicher Ausgangskondensator 106, der zwischen diesem Ausgang und der Masse 70 vorgesehen ist, glättet die gepufferte Spannung. Dieser Kondensator weist vorzugsweise eine Kapazität 10 mal der Kapazität des größten Kondensators 20 in dem DAC-Array auf.
Die Eingangspufferschaltungsanordnung 16 umfaßt ferner einen Spannungsteiler 100, der aus einem ersten und einem zweiten Widerstand 108, 110 zwischen dem Bezugseingangsanschluß 76 und Masse gebildet ist. Der erste Widerstand 108 kann den doppelten Widerstand des zweiten Widerstands 110 aufweisen, um die Bezugsspannung durch 3, wie im folgenden erörtert, zu teilen. Ein zweiter Folgerverstärker 104 empfängt das Ausgangssignal des Spannungsteilers von einem Knoten 112 zwischen dem ersten und dem zweiten Spannungsteilerwiderstand. Der zweite Folgerverstärker weist einen Ausgang auf, der mit den gepufferten Gleichtaktspannungsknoten 68 verbunden ist, und ein zweiter Ausgangskondensator 114 ist zwischen diesem Ausgang und der Masse vorgesehen.
Beim Betrieb erfaßt die Folge-Halte-Schaltung 14 zunächst, unter Bezugnahme auf die Fig. 2-4, eine Signalabtastung, und der Digital-zu-Analog-Wandler 12 wird dann verwendet, um die Abtastung in einen digitalen Wert umzuwandeln. Es gibt zwei unterschiedliche Betriebsarten des Abtastens, die durch den Zustand eines Signals auf einem Digitaleingangsstift ausgewählt werden. Die erste Betriebsart ist eine unipolare Betriebsart, die die Spannungsdifferenz zwischen dem positiven analogen Eingangsanschluß 72 und dem negativen analogen Eingangsanschluß 74 als eine vorzeichenlose Spannungsdifferenz von dem negativen analogen Eingangsanschluß darstellt. Die zweite Betriebsart ist eine bipolare Betriebsart, die eine Differenz zwischen einer Spannung an dem negativen ana logen Eingangsanschluß und einer Spannung an dem positiven analogen Eingangsanschluß als einen mit Vorzeichen versehenen Wert ausdrückt, wobei ein Nullwert anzeigt, daß der positive analoge Eingangsanschluß und der negative analoge Eingangsanschluß sich auf gleichen Spannungen befinden.
Die unipolare Betriebsart des Betriebs beginnt mit einer Erfassungsphase, bei der alle DAC-Schalter 32, 34, 36, 38, 40 ihre jeweiligen Arraykondensatoren 20, 22, 24, 26, 28 mit Masse 70 verbinden. Während dieser Phase verbindet der dritte Eingangsschalter 82, der ein ist, eine positive Spannung, die auf dem positiven analogen Eingangsanschluß 72 zu dem ersten Anschluß des Abtastkondensators 60 gemessen werden soll. Der erste 86, der zweite 84 und der vierte 80 Eingangsschalter sind alle aus. Der erste NMOS-Schalter 64, der ein ist, verbindet den gemeinsamen DAC-Knoten 30 mit dem gepufferten Gleichtaktspannungsknoten 68. Der zweite NMOS- Schalter 66 ist ferner ein, und derselbe verbindet den Ersatzarraykondensator 78 mit dem Gleichtaktspannungsknoten 68. Der invertierende Eingang 92 und der nicht-invertierende Eingang 90 des Komparators 19 befinden sich daher während dieser Phase auf der gleichen Gleichtaktspannung Vb. Vb wird durch den zweiten Folgerverstärker 104 und den Spannungsteiler 100 entwickelt.
Eine Haltebetriebsart beginnt dann damit, daß die Halteleitung 116 in einen niedrigen Zustand geht (Schritt 200). Dies öffnet sowohl den ersten als auch den zweiten NMOS-Schalter und fängt dabei eine Signalladung an den Komparatoreingängen 90, 92 ein. Als nächstes öffnet sich der dritte Eingangsschalter 82 (Schritt 202), der den positiven analogen Eingangsanschluß 72 (Ainp) von dem Abtastkondensator 60 trennt.
Der erste DAC-Schalter 32 verbindet dann den zweiten Anschluß des ersten DAC-Kondensators 20 mit dem gepufferten Bezugsspannungsausgang 102 (Vrefd) (Schritt 204). Die Spannung V(ncp) an dem nicht-invertierenden Komparatoreingang 90 weist nun einen Zwischenwert auf:
V(ncp) = Vb + Vrefd/2 (Glg. 1)
Die nächste Operation besteht darin, den zweiten Eingangsschalter 84 zu schließen (Schritt 206). Dies verbindet den Abtastkondensator 60 mit dem negativen analogen Eingangsspannungsanschluß 74 (Ainm). Die Spannung an dem nichtinvertierenden Komparatoreingang 90 kann nun durch Anwenden des Prinzips der Ladungserhaltung bestimmt werden. Diese Spannung ist durch die folgende Gleichung gegeben:
worin Ctot = 4 · C + Cp ~ 5 · C (Glg. 3)
Ctot ist die Gesamtkapazität auf dem gemeinsamen DAC-Knoten 30, die die Kapazität des DAC 12 (2C), die Kapazität des Abtastkondensators 60 (2C) und jede beliebige (unerwünschte) parasitäre Kapazität Cp an dem Knoten umfaßt, wie z. B. die Eingangskapazität des Komparators 19. Die digitalen Bits bj weisen jeweils Werte von entweder 0 oder 1 auf. Die Spannung V(ncm) an dem invertierenden Eingang 92 ist durch die folgende Gleichung gegeben:
V(ncm) = Vb (Glg. 4)
Anfangs weist die Spannung V(ncp) an dem nicht-invertierenden Eingang folgenden Wert auf:
Bei dieser Betriebsart ist der Wertebereich des Ausdrucks (Ainp-Ainm):
0 bis Vrefd
Daher ist der minimale Wert von V(ncp):
V(ncp) = Vb - Vrefd(C/Ctot) (Glg. 6)
Und der maximale Wert von V(ncp) ist:
V(ncp) = Vb + Vrefd(C/Ctot)
Diese Resultate zeigen, daß das Einstellen der Spannung Vb auf gleich Vrefd(C/Ctot) verhindern wird, daß die Eingangsspannung des Komparators negativer als Masse wird. Es ist aus dem vorhergehenden offensichtlich, daß die Gleichtaktsspannung Vb, die durch den zweiten Folgerverstärker 104 und den Spannungsteiler 100 entwickelt wird, theoretisch so niedrig wie 1/5 der Bezugsspannung sein kann. Um Drifts und Toleranzen zu berücksichtigen, ist es jedoch vorzuziehen, diese Spannung auf eine etwas höhere Spannung, wie z. B. ein Viertel oder ein Drittel der Bezugsspannung, einzustellen.
Unter Verwendung dieser niedrigeren Gleichtaktspannung können die NMOS-Schalter 64, 66 durch eine relativ höhere Gate-Source-Spannung getrieben werden, als sie es würden, wenn die Gleichtaktspannung auf Vrefd/2 eingestellt werden muß. Dies ermöglicht einen schnelleren Betrieb, einen geringeren Schalterleckverlust und einen geringeren "Ein"-Schaltwiderstand. Dies ermöglicht ferner die Verwendung von kleineren Schalttransistoren, die eine reduzierte Durchführungskapazität aufweisen können.
Das Takten der Betätigung des ersten DAC-Schalters (Schritt 204), das den ersten DAC-Kondensator 20 mit dem gepufferten Bezugsspannungsknoten 102 verbindet, ermöglicht die verringerte Gleichtaktspannung Vb. Wie oben dargestellt, findet diese Betätigung nach dem Öffnen des dritten Eingangsschalters 82 (Schritt 202), der den positiven analogen Eingangsanschluß 72 von dem Abtastkondensator trennt, jedoch vor dem Schließen des zweiten Eingangsschalters 84 (Schritt 206) statt, der den Abtastkondensator mit dem negativen analogen Eingangsspannungsanschluß 74 verbindet. Dieses Takten skaliert den Bereich von Spannungen, die dem Komparator während der späteren Ladungsumverteilung zwischen Vb - Vrefd(C/Ctot) und Vb + Vrefd(C/Ctot) übergeben werden.
Die bipolare Betriebsart (nicht in den Fig. 3 und 4 gezeigt) ist ähnlich zu der unipolaren Betriebsart, außer daß die Erfassungsphase derselben damit beginnt, daß die DAC-Schalter 32, 34, 36, 38, 40 mit Masse 70 verbunden sind, und daß der erste DAC-Schalter mit dem gepufferten Bezugsspannungsknoten 102 verbunden ist, was einen bipolaren Betrieb ermöglicht. Der dritte Eingangsschalter 82, der ein ist, verbindet dann die positive Eingangsspannung auf dem positiven analogen Eingangsanschluß 72 mit dem Abtastkondensator 60. Der erste 86, der zweite 84 und der vierte 80 Eingangsschalter sind aus. Der erste NMOS-Schalter 64, der ein ist, verbindet den gemeinsamen DAC-Knoten 30 mit dem gepufferten Gleichtaktspannungsknoten 68. Der zweite NMOS-Schalter 66 ist auch ein, und derselbe verbindet den Ersatzarraykondensator 78 mit dem gepufferten Gleichtaktspannungsknoten. Daher befinden sich beide Eingänge des Komparators 90, 92 während dieser Phase auf der gleichen Gleichtaktspannung Vb.
Die Haltebetriebsart beginnt mit dem Empfang eines Haltebefehls von der digitalen Steuerung 18 auf der Halteleitung 116. Dies bewirkt, daß beide NMOS-Schalter 64, 66 offen sind, was eine Signalladung auf den Komparatoreingangsknoten einfängt. Als nächstes öffnet sich der dritte Eingangsschalter 82, was den positiven Eingangsanschluß 72 von dem Abtastkondensator 60 trennt. Der zweite Eingangsschalter 84 schließt sich dann, was den Abtastkondensator 60 mit dem negativen analogen Eingangsanschluß 74 verbindet. Die Spannung an dem nicht-invertierenden Komparatoreingang 90 kann nun durch Anwenden des Prinzips der Ladungserhaltung bestimmt werden. Diese Spannung ist durch die folgende Gleichung gegeben:
worin Ctot = 4 · C + Cp ~ 5 · C (Glg. 8)
Die Spannung an dem invertierenden Eingang 92 ist durch die folgende Gleichung gegeben:
V(ncm) = Vb (Glg. 9)
Anfangs weist die Spannung V(ncp) an dem nicht-invertierenden Eingang folgenden Wert auf:
Bei dieser Betriebsart ist der Wertebereich des Ausdrucks (Ainp-Ainm):
± Vrefd/2
Daher ist der minimale Wert von V(ncp) wie folgt:
V(ncp)min = Vb - Vrefd(C/Ctot) (Glg. 11)
Dieses Resultat ist das gleiche, wie dasselbe, das für die unipolare Betriebsart erreicht wurde, was es ermöglicht, daß Vb auf die gleiche reduzierte Spannung für beide Betriebsarten eingestellt wird.
Nachdem der zweite Eingangsschalter 84 in jeder Betriebsart geschlossen ist, wird das DAC-Array verwendet, um die eingefangene Ladung zu messen. Bezugnehmend auf Fig. 5 wird diese Messung vorzugsweise in Verbindung mit einer Vorladeschaltungsanordnung 120 durchgeführt, die in den Analog- zu-Digital-Wandler 10 eingesetzt werden kann, um höhere Geschwindigkeiten, einen genaueren Betrieb oder beides zu erreichen. Bei dieser Vorladeschaltungsanordnung sind einige binär gewichtete Kondensatoren 20, 22, 24, 26 mit jeweiligen Dreiwege-DAC-Schaltern 132, 134, 136 und 138 verbunden, anstatt, daß dieselben mit Zweiwege-DAC-Schaltern verbunden sind. Der letzte Kondensator 28 ist jedoch mit einem Zweiwegeschalter 40, wie im vorhergehenden in Verbindung mit Fig. 2 beschrieben, verbunden. Ähnlich ist der vorletzte Kondensator (nicht gezeigt) mit einem Zweiwegeschalter verbunden.
Die Dreiwege-DAC-Schalter 132, 134, 136, 138 sind derart konfiguriert, um selektiv den zweiten Anschluß ihrer jeweiligen Kondensatoren mit entweder dem gepufferten Bezugsspannungsknoten 102, Masse 70 oder einem Vorladebezugsspannungsknoten 154 zu verbinden. Die Dreiwegeschalter 132, 134, 136 und 138 können aus einem Paar von Übertragungstoren und einem Erdungsschalter gebildet werden, und dieselben sprechen auf entsprechende Steuerungsleitungen 142, 144, 146 und 148 an, die einen Teil eines Vorladesteuerungsbusses 152 bilden. Die Vorladeschaltungsanordnung 120 umfaßt einen dritten Folgerverstärker 153, der die Bezugsspannung von dem Bezugseingangsanschluß 76 empfängt, und dieselbe auf dem Vorladebezugsspannungsknoten 154 puffert. Ein Vorladeausgangskondensator 156, der zwischen diesem Knoten und der Masse 70 vorgesehen ist, glättet die Vorladebezugsspannung. Dieser Kondensator weist eine Kapazität von 10 mal der Kapazität des größten Kondensators 20 in dem DAC-Array auf.
Beim Betrieb liefert die Vorladebezugsspannung 154 anfangs den Großteil der Ladung auf jedem Kondensator in dem Array, und die gepufferte Bezugsspannung 102 liefert den Rest der Ladung. Dieser Betrieb minimiert die Störung des Bezugsspannungsknotens 102 und minimiert als Resultat die Einschwingzeit desselben. Dies kann zu schnelleren Umwandlungen, genaueren Umwandlungen oder beidem führen.
Die Verwendung einer Vorladeschaltungsanordnung kann ferner den Bedarf eines äußeren Kondensators auf dem gepufferten Bezugsspannungsknoten 102 eliminieren. Dies kann die Kosten der integrierten Schaltung und der umgebenden Schaltungsanordnung derselben reduzieren. Und da es keine Bonddrähte oder äußere Zuleitungen gibt, ist die Induktivität an dem Ausgang des Kondensators niedriger, was die Betriebsgeschwindigkeit erhöht. Außerdem ist, da sich der Vorladekondensator 156 auf dem Chip befindet, die zugeordnete parasitäre Induktivität desselben ebenso niedriger, was die Vorladegeschwindigkeit erhöht.
Fig. 6 ist ein Taktdiagramm, das den Betrieb der Vorladeschaltungsanordnung 120 für den Test des zweiten höchstwertigsten Bits für entweder den bipolaren oder den unipolaren Betrieb testet. Dieses Diagramm zeigt die Drei- Bit-Schaltsteuerungssignale D1 - D3 für die drei höchstwertigsten Bits, ein Vorladesignal und Teilschaltsteuerungsspannungen V(C6) und V(C7). Dies sind innere Steuerungssignale, die innerhalb der digitalen Steuerung 18 verwendet werden, um die Schaltersteuerungssignale auf dem Vorladesteuerungsbus 152 zu entwickeln.
An dem Ende der Versuchszeit des höchstwertigsten Bits t1 lädt sich der zweite Kondensator 22 (für das zweite höchstwertigste Bit) über ein erstes Vorladeintervall t2 vor. Während dieses Intervalls verbindet der zweite Dreiwegeschalter 134 die Spannung auf dem zweiten Anschluß des zweiten Kondensators 22 mit der Vorladebezugsspannung 154. Das Steuerungssignal auf der zweiten Steuerungsleitung 144, das den zweiten Dreiwegeschalter treibt, ist das Resultat einer logischen UND-Operation zwischen einer verzögerten Version des Schaltsignals des höchstwertigsten Bits D1 und dem Vorladesignal.
Nach dem Vorladeintervall beginnt eine Ladeperiode t3, bei der der zweite Dreiwegeschalter 134 die gepufferte Bezugsspannung 102 mit dem zweiten Kondensator 22 verbindet. An dem Ende der Ladeperiode wird das zweite Bit durch Zwischenspeichern des Komparatorausgangssignals getestet. Auf eine ähnliche Art und Weise lädt der dritte Kondensator 24 während eines weiteren Vorladeintervalls t5 vor, lädt sich weiter während einer weiteren Ladeperiode t6, und wird dann an dem Ende dieser Ladeperiode getestet. Diese Folge fährt solange fort, bis die zwei niedrigsten Bits ausgewählt sind.
Eine typische Vorladedauer ist 30 Nanosekunden und hängt von der DAC-Schalter/Kondensator-Zeitkonstante ab. Die Vorladeoperation lädt allgemein die Kondensatoren innerhalb etwa [plus oder minus] 10% der Bezugsspannung auf. Der gepufferte Bezugsspannungsknoten 102 muß daher lediglich genügend Strom liefern, um die Spannung auf dem Kondensator auf diese letzten 10% einzustellen. Dies unterbricht die Spannung auf dem gepufferten Bezugsspannungsknoten weniger als es sonst der Fall ohne Vorladen sein würde. Die Kondensatoren können sich daher schneller aufladen, was einen schnelleren Betrieb, einen genaueren Betrieb oder beides ermöglicht. Die vier niedrigstwertigsten Bits werden nicht vorgeladen, da ihre kleine Kapazität den zusätzlichen Aufwand nicht rechtfertigt. Die Erfindung ist jedoch auf diese Zahl nicht begrenzt.
Bezugnehmend auf Fig. 7 wird nun ein zweites Ausführungsbeispiel eines Analog-zu-Digital-Wandlers gemäß der Erfindung dargestellt, das eine Kalibrierungsschaltungsanordnung umfaßt. Diese Schaltung 310 ist vorzugsweise in einer Integrierten-CMOS-Schaltung mit der Analog-zu-Digital-Wandler-Schaltungsanordnung, die oben erörtert ist, kombiniert, umfassend die Vorladeschaltungsanordnung, wie in Verbindung mit den Fig. 1-6 beschrieben. Dieses Ausführungsbeispiel ist jedoch hier als eine teilweise vereinfachte Wand lerschaltung gezeigt, um die Beschreibung der Struktur und des Betriebs der Kalibrierungsschaltungsanordnung zu verdeutlichen.
Ein Wandler 310 gemäß diesem Aspekt der Erfindung umfaßt einen Eingangsmultiplexer 312, einen Digital-zu-Analog-Wandler 314, einen Ersatzarraykondensator 316, einen Komparator 318 eine Offsettrimmarrayschaltung 320, eine Verstärkungstrimmarrayschaltung 322 und eine Kalibrierungssteuerung 324. Die Kalibrierungssteuerung ist vorzugsweise ein Teil der Steuerungsschaltung für den Analog-zu-Digital-Wandler (Beschriftung 18 in Fig. 2).
Der Eingangsmultiplexer spricht auf ein positives analoges Eingangssignal 326, ein negatives analoges Eingangssignal 328, auf ein Bezugseingangssignal 330 und ein Masseeingangssignal an. Das Ausgangsignal 336 des Multiplexers wird zu einem ersten Anschluß eines Abtastkondensators 334 und zu einem ersten Anschluß der Verstärkungstrimmarrayschaltung 320 geliefert. Der Multiplexer ist aus vier Schaltern gebildet, die durch die Steuerungsschaltungsanordnung für den Wandler gesteuert werden, wie es oben in Verbindung mit der Fig. 2 dargestellt ist. Der Komparator 318, der in dem Analog-zu-Digital-Wandler 310 verwendet wird, kann ein Präzisions-CMOS-Komparator sein.
Der Digital-zu-Analog-Wandler 314 umfaßt ein Array von binär gewichteten Kondensatoren 338&sub1; ... 338 N, von denen jeder einen Anschluß aufweist, der zu einem jeweiligen der Erdungsschalter 340&sub1; ... 340 N vorgesehen ist. Dieser Anschluß ist ferner zu einem jeweiligen der Bezugsschalter 342&sub1; ... 342N vorgesehen, die jeweils denselben mit einer Bezugsspannung von einem Bezugsspannungsanschluß 344 versorgen können. Die kombinierte Kapazität dieses Arrays, des Abtastkondensator 334, der Verstärkungstrimmarrayschaltung 322 und der Offsettrimmarrayschaltung 320 entspricht vorzugsweise der Kapazität des Ersatzarraykondensators 316, der sich zwischen der Masse und einem invertierenden Eingang des Komparators 318 befindet. Die anderen Anschlüsse aller Kondensatoren (bei dem Knoten 346) sind zu einem zweiten Anschluß der Offsettrimmarrayschaltung 320, zu einem zweiten Anschluß der Verstärkungstrimmarrayschaltung 322, zu dem zweiten Anschluß des Abtastkondensators 334 und zu einem nicht-invertierenden Eingang des Komparators 318 vorgesehen. Der DAC kann, wie in Verbindung mit den Fig. 2 oder 5 beschrieben, aufgebaut werden.
Der invertierende Eingang des Komparators 318 spricht auf einen ersten Gleichtaktschalter 348 an, der zu einem Gleichtaktspannungsanschluß 352 führt, und der nicht-invertierende Eingang des Komparators spricht ähnlich auf einen zweiten Gleichtaktschalter 350 an, der ferner zu dem Gleichtaktspannungsanschluß führt. Dieser Gleichtaktspannungsanschluß kann mit einer Gleichtaktspannung, wie im vorhergehenden in Verbindung mit den Fig. 2-4 beschrieben, versorgt werden. Ein zwischengespeichertes digitales Ausgangssignal des Komparators wird zu der Kalibrierungssteuerung 324 geliefert.
Die Kalibrierungssteuerung 324 ist eine digitale Steuerungsschaltung, die aufeinanderfolgende Steuerungssignale 354 liefert, die die verschiedenen Operationen des Analog-zu- Digital-Wandlers, der hierin beschrieben ist, bestimmen. Beispielsweise liefert dieselbe Betätigungssignale zu den verschiedenen Schaltern 340, 342, 348, 350, Eingangsauswahlsignale zu dem Multiplexer 312 und Schaltsteuerungswörter zu den Kalibrierungs-RAMs 362, 372. Dieselbe ist ferner schnittstellenmäßig mit einer äußeren Schaltungsanordnung über die seriellen Eingangs- und Ausgangs-Leitungen und mit einem Steuerungsregister 192 verbunden, was im folgenden erörtert wird. Diese digitale Steuerungsschaltungsanordnung kann bei gegebener erforderlicher Reihenfolge der Ausgangssignale unter Verwendung einfacher folgender digitaler Logikentwurfstechniken implementiert werden, was ebenso im folgenden erörtert wird.
Das Offsettrimmarray 320 umfaßt ein Array von Kondensatoren 356, die vorzugsweise mit einer leicht negativen differentiellen Nichtlinearität binär gewichtet sind, um Bauelementsfehler zu ermöglichen. Bei einem Ausführungsbeispiel weist das Array vierzehn Kondensatoren auf, wobei die sechs höchstwertigsten Bits binär skaliert sind, eine Nichtlinearität bei dem siebten Bit eingebracht ist, und die verbleibenden niedrigstwertigsten Bits ebenfalls binär skaliert sind. Jeder Kondensator weist eine vierte Elektrode, die mit dem nicht-invertierenden Eingang des Komparators verbunden ist, und eine zweite Elektrode auf, die mit sowohl einem jeweiligen Erdungsschalter 358 als auch einem jeweiligen Eingangsschalter 360 verbunden ist. Jeder Eingangsschalter kann wirksam die jeweilige zweite Kondensatorelektrode desselben mit der Bezugsspannung auf der Zuleitung 344 verbinden; und jeder Erdungsschalter kann wirksam die jeweilige zweite Kondensatorelektrode desselben mit Masse verbinden.
Jeder Eingangsschalter 360 ist aus einem NMOS- und einem PMOS-Bauelement gebildet, die parallel gekoppelt sind, um einen bidirektionalen Schalter zu bilden. Die Erdungsschalter 358 und die Eingangsschalter 360 sprechen auf jeweilige Bits in einem Steuerungswort an, die auf Schaltertreiberausgangsleitungen (359 bzw. 361) des Offsetkalibrierungs-RAM 362 vorhanden sind. Diese Schalter können daher jede zweite Kondensatorelektrode mit entweder einer gepufferten Version der Bezugsspannung oder der Masse abhängig von dem Wert des entsprechenden Steuerungsbits derselben von dem RAM verbinden. Das Resultat besteht darin, daß der Offsettrimmarray wie ein digital gesteuerter, einstellbarer Kondensator wirkt.
Das Verstärkungstrimmarray 322 umfaßt ähnlich ein Array von Kondensatoren 366, die vorzugsweise mit einer vorbestimmten Nichtlinearität binär gewichtet sind. Jeder Kondensator weist eine erste Elektrode, die mit dem Knoten 346 (und folglich über den Kondensator 334 mit dem Ausgang 336 des Multiplexers 312) verbindbar ist, und eine zweite Elektrode auf, die sowohl mit einem jeweiligen Erdungsschalter 368 als auch mit einem jeweiligen Eingangsschalter 370 verbindbar ist. Jeder Erdungsschalter kann wirksam die jeweilige zweite Kondensatorelektrode desselben mit Masse verbinden; und jeder Eingangsschalter kann wirksam die jeweilige zweite Kondensatorelektrode mit dem Multiplexerausgang verbinden. Diese zwei Gruppen von Schaltern sprechen auf jeweilige Bits in einem Steuerungswort an, das auf den Schaltertreiberausgangsleitungen 369 und 371 eines Verstärkungskalibrierungs- RAM 372 vorhanden ist. Wie das Offsettrimmarray, wirkt daher das Verstärkungstrimmarray wie ein digital steuerbarer, einstellbarer Kondensator.
Der Analog-zu-Digital-Wandler 310 kann mehrere Kalibrierungstypen durchführen. Eine derselben ist eine Verstärkungskalibrierung, die die Größe des digitalen Ausgangsansprechens auf eine gegebene analoge Eingangsspannung einstellt. Eine andere Kalibrierung ist eine Offsetkalibrierung, die die gewünschten "Null"-Spannung für den Analogzu-Digital-Wandler kalibriert.
Beide dieser Kalibrierungstypen können entweder als eine "Bauelementskalibrierung" oder als eine "Systemkalibrierung" durchgeführt werden. Eine Bauelementskalibrierung kalibriert das Bauelement mit der Vollausschlagsspannung, die mit der Spannung auf dem Bezugseingang 330 verbunden ist, und mit der "Null"-Spannung, die mit dem Masseeingang 332 verbunden ist. Eine Systemkalibrierung kalibriert auf der anderen Seite den Wandler bei benutzerausgewählten Spannungswerten. Es sei bemerkt, daß jeder der Kondensatoren 338 ferner kalibriert werden kann, um Bauelementsfehler oder Bauelementsdrifts unter Verwendung einer weiteren Kalibrierungsschaltungsanordnung, die nicht gezeigt ist, zu kompensieren.
Um die Kalibrierungsoperationen zu verstehen, ist es nützlich, ein Modell für den Umwandlungsprozeß abzuleiten. Wie im vorhergehenden erörtert, fahren Umwandlungen gemäß dem Prinzip der Ladungsumverteilung fort, bei der eine Ladung proportional zu der Spannung, die gemessen werden soll, zunächst eingefangen wird, und dann der Digital-zu-Analog- Wandler verwendet wird, um diese Ladung durch eine folgende Approximation zu messen. Jede dieser Umwandlungen beginnt mit dem positiven analogen Eingangssignal 326 des Multiplexers (Ainp), das während einer Signalerfassungsphase ausgewählt wird. Eine Vergleichsphase folgt dann, während derer der negative analoge Eingang 328 des Multiplexers (Ainm) ausgewählt wird. Auf diesen Typ der Reihenfolge wird als pseudodifferentielles Abtasten Bezug genommen.
Die Spannung an dem nicht-invertierenden Eingang des Komparators 318 während der Vergleichsphase drückt einen Vergleich zwischen der Spannung, die auf dem positiven analogen Eingangsignal 326 während der Signalerfassungsphase erfaßt wird, und der Spannung, die auf dem negativen Spannungseingang 328 während der Vergleichsphase erfaßt wird, aus. Diese Spannung V(ncp) kann durch Anwenden des Prinzips der Ladungserhaltung bestimmt werden, und dieselbe ist durch die folgende Gleichung gegeben:
worin C die Kapazität des größten Kondensators in dem DAC- Array, Ctot die Gesamtkapazität auf dem nicht-invertierenden Eingang des Komparators 318, Cs die Kapazität des Abtastkondensators, und Cos die Kapazität des Offsettrimmarrays 320 ist. Die Spannung an dem negativen Eingang ist gleich der Gleichtaktspannung Vcm an dem Knoten 352, und die digitalen Bits bj weisen Werte von entweder 0 oder 1 auf. Das Differenzeingangssignal (Ainp-Ainm) befindet sich normalerweise in dem Bereich von 0 bis zu der Bezugsspannung an dem Bezugsspannungsanschluß 344 (Vref).
Gleichung 12 kann wie folgt neu geschrieben werden:
worin Cdac die Gesamtkapazität des Kondensatorarrays des Digital-zu-Analog-Wandlers 314 ist. Bei Ladungsgleichgewicht wird der obige Ausdruck in den Klammern durch den folgenden Approximationsprozeß auf Null gezwungen. Dies kann wie folgt ausgedrückt werden:
Vref · Cdac - Cs · (Ainp - Ainm) + Vref · Cos = 0 (Glg. 13)
Diese Gleichung kann verwendet werden, um den Systemkalibrierungsprozeß zu analysieren. Die normale Kalibrierungsreihenfolge besteht darin, erst die Kondensatoren 338 in dem Haupt-DAC zu kalibrieren, und eine vollständige Bauelementsverstärkungs- und Offset-Kalibrierung durchzuführen. Eine Systemkalibrierung der Verstärkung und des Offsets folgt dann.
Bei der Systemverstärkungskalibrierung wird die gewünschte Vollausschlagsspannung (Vfs) an den positiven Spannungseingang 326 des Multiplexers 312 angelegt, und es wird eine Kalibrierung durch Abtasten der Vollausschlagsspannung an dem Abtastkondensator 334 durchgeführt. Das Resultat dieser Operation wird mit der Vollausschlagsspannung des DAC verglichen, wobei alle Haupt-DAC-Schalter mit der Bezugsspannung Vref verbunden sind.
Der effektive Wert des Abtastkondensators 334 wird dann durch iteratives Laden von Werten in den Verstärkungskalibrierungs-RAM 372 bis zu einer speziellen parallelen Kombination der Kondensatoren 366 in dem Verstärkungstrimmarray 322 eingestellt, und der Abtastkondensator erreicht ein Ladungsgleichgewicht. Während dieser Verstärkungskalibrie rung wird angenommen, daß die Spannung auf dem negativen Spannungseingang 328 des Multiplexers eine Gleichtaktspannung Vcom (d. h. Masse bei unipolarer Betriebsart und Vref/2 bei bipolarer Betriebsart) ist. Gemäß Gleichung 13 sieht die Ladungsgleichgewichtsgleichung nach der Kalibrierungsfolge wie folgt aus:
Vref · Cdacfs - Csl · (Vfs - Vcom) = 0 (Glg. 14)
worin Cdacfs die Vollausschlagskapazität des DAC-Arrays ist, und Csl der Wert des Abtastkondensators nach der Verstärkungskalibrierung ist. Die Offsettrimmarraykapazität Cos wird während dieser Operation auf Null eingestellt.
Bei einer Systemoffsetkalibrierung wird die gewünschte "Null"-Spannung (Vz) an den positiven analogen Eingang 326 des Multiplexers 312 angelegt. Die Kalibrierung wird dann durch Abtasten dieser gewünschten "Null"-Spannung an dem Abtastkondensator und Vergleichen derselben mit der "Null"- Ausschlagspannung des DAC durchgeführt. Während dieses Vergleichs sind alle Haupt-DAC-Erdungsschalter 340 geschlossen, um ihre jeweiligen Kondensatoren 338 auf Masse zu legen, und dadurch die Kapazität des DAC auf gleich Null einzustellen.
Die Kapazität des Offsettrimmarrays (Cos) wird dann iterativ eingestellt, um ein Ladungsgleichgewicht zu erreichen. Während dieser Offsetkalibrierung wird angenommen, daß die Spannung auf dem negativen analogen Eingang 328 des Multiplexers die Gleichtaktspannung ist. Gemäß Gleichung 13 sieht die Ladungsgleichgewichtsgleichung nach der Kalibrierungsfolge wie folgt aus:
Vref · Cosl - Csl · (Vz - Vcom) = 0 (Glg. 15)
worin Cosl der Wert des Offsettrimmarraykondensators nach der Offsetkalibrierung ist.
Der Prozeß der Kalibrierung ändert die Übertragungsfunktion des Analog-zu-Digital-Wandlers 310. Nach der ersten Verstärkungs- und Offset-Kalibrierung sieht die Ladungsgleichgewichtsgleichung des Wandlers wie folgt aus:
Vref · Cdac - Csl · (Ainp - Vcom) + Csl · (Vz - Vcom) = 0 (Glg. 16)
Um die Verstärkungs- und Offset-Fehler nach der Kalibrierung zu bestimmen, können entweder Vsf oder Vz für Ainp in Gleichung 16 eingesetzt werden, und der Wert der Kapazität des DAC kann bestimmt werden. Für einen Null-Offset ist es erforderlich, daß die Kapazität des DAC Null ist, wenn Ainp = Vz. Für einen Nullverstärkungsfehler ist es für die Kapazität des DAC erforderlich, daß dieselbe gleich der Vollausschlagskapazität des DAC ist, wenn Ainp gleich der Vollausschlagsspannung ist. Durch Einstellen von Ainp gleich Vz in Gleichung 16 ist bei Ladungsgleichgewicht Vref x Cdac gleich Null. Mit anderen Worten ist die Kapazität des DAC gleich Null, es gibt also keinen Offsetfehler.
Wenn dann Ainp derart eingestellt wird, daß dieselbe gleich der Vollausschlagsspannung Vfs in Gleichung 16 ist, so gilt bei Ladungsgleichgewicht:
Vref · Cdac - Csl · (Vfs - Vz) = 0
Vref · Cdac - Vref · Cdacfs · (Vfs - Vz/Vfs - Vcom) = 0
Cdac = Cdacfs (1-(Vz - Vcom)/(Vfs - Vcom)) (Glg. 17)
Da die Kapazität des DAC nicht gleich der Vollausschlagskapazität des DAC ist, gibt es einen Verstärkungsfehler. Der Verstärkungsfehler als Prozentsatz des Vollausschlags ist durch die folgende Gleichung gegeben:
Verstärkungsfehler(%) = (Vz - Vcom)/(Vfs - Vcom) · 100 (Glg. 18)
Das Durchführen einer einzigen Verstärkungs- und Offset-Ka librierung hat den Offsetfehler entfernt, es verbleibt jedoch ein gewisser Verstärkungsfehler. Wenn es keinen Anfangsoffsetfehler gibt, dann gibt es jedoch keinen Verstärkungsfehler nach der Kalibrierungsfolge (d. h. Vz = Vcom). Zusätzlich entfernt bei einer "Bauelements"-Kalibrierung, wobei Vz und Vcom gleich Null sind und Vfs gleich der Spannung auf dem Bezugseingang 330 ist, eine einzige Offset- und Verstärkungs-Kalibrierung sowohl Offset- als auch Verstärkungs-Fehler. Dies tritt auf, da die gleiche Spannung (0 Volt) abgetastet und bei beiden Kalibrierungen verglichen wird. Der Wert des Abtastkondensators spielt während der Offsetkalibrierung keine Rolle, und als Resultat gibt es keine Wechselwirkung zwischen den Offset- und den Verstärkungs-Kalibrierungen.
Statt einer einzigen Systemverstärkungskalibrierung gefolgt von einer Offsetkalibrierung kann diese Reihenfolge N-mal wiederholt werden. Unter Verwendung einer Analyse ähnlich zu derselben, die oben durchgeführt wurde, kann gezeigt werden, daß nach einer Serie von N Kalibrierungsfolgen die Offset- und Verstärkungs-Fehler durch die folgende Gleichung gegeben sind:
Offset - Fehler = 0
Verstärkungsfehler(%) = [(Vz - Vcom)/(Vfs - Vcom)]N · 100 (Glg. 19)
Dieses Resultat zeigt, daß eine wiederholte Anwendung der Basisverstärkungs- und Offset-Kalibrierungsfolge rasch den Systemverstärkungsfehler auf Null zwingt. Sowie die Kalibrierungsfolge wiederholt wird, wird eine Geschichte der Eingangssignale erstellt und die Fehler nähern sich Null an. Dies passiert, da die Offset- und die Verstärkungs-Kalibrierungs-RAMs 362, 372 nicht zwischen Kalibrierungen neu eingestellt werden. Die Fehlerkonvergenz ist deutlicher durch Ersetzen des Klammerausdrucks in Gleichung 19 durch 2-X sichtbar. Der Verstärkungsfehler wird dann:
Verstärkungsfehler(%) = 2-NX · 100 (Glg. 20)
Gemäß dieser Gleichung werden, wenn die Anfangssystemoffset- und Verstärkungs-Fehler sich auf dem "x-Bit-Pegel" befinden, dieselben nach einer Kalibrierungsfolge, wie in Tabelle 1 gezeigt, reduziert. Tabelle 1
Die Systemoffset- und Verstärkungs-Fehler werden durch die Kalibrierungsarrayauflösung und das Systemrauschen begrenzt. Der Systemkalibrierungstrimmbereich ist bei einem Ausführungsbeispiel etwa ±3% des Vollausschlags für sowohl den Offset als auch die Verstärkung. Wenn die Anfangssystemoffset- und Verstärkungs-Fehler sich beispielsweise auf einem 6-Bit-Pegel befinden, dann sollte, um diese Fehler auf den 12-Bit-Pegel zu reduzieren, die Verstärkungs- und Offset-Kalibrierung zweimal in dieser Folge durchgeführt werden. Diese Kalibrierungsfolge führt die allgemeine 2-Punkt- Systemkalibrierung innerhalb der Grenzen durch, die durch den Kalibrierungstrimmbereich auferlegt werden.
Bezugnehmend auf Fig. 7 umfaßt das Steuerungsregister 192 vorzugsweise fünf Steuerungsbitpositionen 182, 184, 186, 188, 190 zur Verwendung bei der Kalibrierungssteuerung. Die Entwickler, die die integrierte Schaltung verwenden, können einen geeigneten Befehlscode zu diesem Register liefern, um eine Kalibrierung durchzuführen, und dieselben können die Befehlscodes eine ausreichende Anzahl von Malen neu senden, um den gewünschten Fehlerpegel zu erreichen.
Das niedrigstwertigste Bit 180 des Steuerungsregisters spricht auf eine logische "Eins" durch Starten einer Kalibrierungsoperation an. Die nächsten zwei Bits 182, 184 akzeptieren einen Code, der zwischen vier Kalibrierungstypen auswählt: Verstärkung (Code 11), Offset (Code 01), sowohl Offset als auch Verstärkung (Code 10) und "vollständig" (Code 00). Die "vollständige" Kalibrierung umfaßt eine Kalibrierung des DAC, des Offsetfehlers und des Verstärkungsfehlers. Allgemein sollte der Befehl der vollständigen Kalibrierung nicht so oft benötigt werden wie die anderen Befehle. Das vierte Bit 186 wählt aus, ob eine Kalibrierung eine Bauelementskalibrierung oder eine Systemkalibrierung ist. Das fünfte Bit 188 spricht auf eine logische "Eins" durch Beginnen einer Analog-zu-Digital-Umwandlung an. Dieses Bit spielt eine Doppelrolle als ein Handshaking-Bit (= Quittungsbetrieb-Bit) zwischen einzelnen Kalibrierungen bei zusammengesetzten Kalibrierungsoperationen, wie es im folgenden beschrieben werden wird. Das höchstwertigste Bit 190 ist ein Statusbit, das anzeigt, ob der Teil beschäftigt ist, der die Kalibrierungen oder Umwandlungen durchführt. Die verbleibenden Bits werden bei der Kanalauswahl und der Leistungsverwaltung verwendet und bilden keinen Teil der vorliegenden Erfindung.
Bezugnehmend auf die Fig. 7-9 wird nun der Betrieb des Analog-zu-Digital-Wandlers 310 während einer Systemkalibrierungsfolge gezeigt. Allgemein wird ein Prozessor und/oder eine andere umgebende Schaltungsanordnung, die verdrahtet ist, um mit dem Analog-zu-Digital-Wandler zu kommunizieren, diesen Folgetyp einleiten. Auf diese umgebende Schaltungsanordnung wird als "System" Bezug genommen.
Das System beginnt eine Systemkalibrierung durch Liefern einer analogen Kalibrierungsspannung zu dem positiven analogen Eingangsanschluß 326 (Puls 208). Dasselbe aktiviert dann das Kalibrierungsstartbit 180 in dem Steuerungsregister 192 und plaziert einen Kalibrierungstypauswahlcode von "10" in der zweiten und der dritten Kalibrierungsbitposition 182, 184 des Steuerungsregisters 192 (Puls 210). Dieser Code wählt sowohl eine Verstärkungs- als auch eine System-Kalibrierung aus. Der Wandler spricht durch Aktivieren des Beschäftigt-Bits 190 in dem Steuerungsregister (Puls 212) an, und dieses Beschäftigt-Signal verbleibt, während eine einzelne Verstärkungskalibrierung durchgeführt wird, aktiviert. Das System überwacht den Status dieser Kalibrierung durch Abrufen des Beschäftigt-Bits über den seriellen Eingang (nicht gezeigt) des Wandlers.
Das System erfaßt die Beendigung der Verstärkungskalibrierung durch Erfassen des Endes des Beschäftigt-Pulses 212. Dasselbe entfernt dann die positive Eingangsspannung von dem positiven analogen Eingang 326 und ersetzt dieselbe durch eine negative Kalibrierungsspannung (Pegel 214). Dasselbe zeigt das Vorhandensein dieser Spannung dem Wandler durch Aktivieren des Starte-Umwandlung-Bits 188 (Puls 216) an, das als ein Handshaking-Bit für diese Operation arbeitet. Der Analog-zu-Digital-Wandler spricht durch Neuaktivieren des Beschäftigt-Bits 190 (Puls 218) an, und derselbe beginnt den Offsetabschnitt der Kalibrierung. Wie bei dem Verstärkungskalibrierungszyklus fragt das System das Beschäftigt- Bit während dieser Kalibrierungsoperation ab.
Die Offsetkalibrierungsoperation umfaßt 14 aufeinanderfolgende Abtast- und Test-Operationen. Die Abtastoperationen werden wiederholt, um Ungenauigkeiten zu vermeiden, die durch Leckverlust eingeführt werden könnten. Dies ermöglicht es, daß die Kalibrierung relativ langsam arbeitet, so daß der Komparator und eine andere Schaltungsanordnung reichlich Zeit haben, um sich einzuschwingen, wodurch die Genauigkeit erhöht wird. Die Halteleitung 352, der zweite analoge Ein gangsschalter des Multiplexers 312 und der dritte analoge Eingangsschalter des Multiplexers werden daher eine Gesamtanzahl von 14 Malen während dieser Beschäftigt-Periode (Pulszüge 220, 224 bzw. 226) hin und her geschaltet. Diese Pulse folgen der Umwandlungsfolge, die im vorhergehenden in Verbindung mit dem ersten Ausführungsbeispiel der Erfindung, wie in Fig. 10 gezeigt, beschrieben wurde.
Bezugnehmend auf die Fig. 7 und 11 wird die Änderung, die in jeder der Abtastoperationen gespeichert ist, mit einem Bit des Verstärkungskalibrierungsarrays 322 während der Verstärkungskalibrierung getestet. Das höchstwertigste Bit (D14) in diesem Array wird als erstes durch Vergleichen der Spannung auf der parallelen Kombination des MSB-Kondensators und des Abtastkondensators 334 mit der Vollausschlagsspannung des DAC getestet. Wenn herausgefunden wird, daß die Spannung auf dem Abtastkondensator größer als die Spannung auf dem MSB-Kondensator ist, wird das Bit für den MSB-Kondensator in dem Verstärkungskalibrierungs-RAM 72 auf Eins (Pegel 229) belassen. Es sei bemerkt, daß der MSB-Kondensator der Trimmarrays auf eine bipolare Art und Weise geschaltet werden kann, um bipolare Kalibrierungswerte zu erreichen.
Diese Operation wird dann für das nächste höchstwertigste Bit wiederholt. Wenn die Spannung, die durch die Kombination der Kondensatoren des höchstwertigsten und des zweithöchstwertigsten Bits geliefert wird, höher ist als die frisch abgetastete Ladung auf dem Abtastkondensator 334, wird die Position des zweithöchstwertigsten Bits in dem Verstärkungssteuerungs-RAM 372 auf Null (Flanke 230) zurückgesetzt. Dieser Prozeß wird für jedes Bit bis zu dem niedrigstwertigsten Bit wiederholt. Nach der Kalibrierungsoperation, die in Fig. 11 dargestellt ist, würde das Verstärkungstrimmarray 322 einen binären Wert von 10 1011 0110 0100 enthalten.
Bezugnehmend auf die Fig. 7 und 12 verwendet die Offsetkalibrierung einen ähnlichen iterativen Prozeß, außer daß die Kalibrierung durch Abtasten der gewünschten "Null"-Spannung auf dem Abtastkondensator und durch Vergleichen derselben mit der "Null"-Spannung des DAC durchgeführt wird. Beim Beenden der Offsetkalibrierungsoperation, die in Fig. 12 dargestellt ist, würde der Offsetkalibrierungs-RAM 362 einen binären Wert von 10 1011 0001 0011 enthalten.
Bezugnehmend auf die Fig. 7 und 13 sei bemerkt, daß die Haupt-DAC-Schalter mit der Bezugsspannung Vref während der Vergleiche bei der Verstärkungskalibrierung verbunden sind (Pulszug 323), und diese Operation ist detaillierter in Fig. 14 gezeigt. Die vier niedrigstwertigsten Bits werden jedoch nicht als Teil dieser Operation (Pegel 234) geschaltet. Statt dessen wird ein Ersatzkondensator (nicht gezeigt) mit einem Wert von 16 mal dem niedrigstwertigsten Bit (LSB) geschaltet. Dieser Lösungsansatz verbessert die Kalibrierungsgenauigkeit, da das Schalten eines einzelnen großen Kondensators genauer ist als das Schalten von mehreren kleineren Kondensatoren. Derselbe ermöglicht es ferner, daß die Gesamtkapazität des Haupt-DAC-Arrays gleich dem Doppelten der Kapazität des größten Kondensators in dem Array und nicht dem Doppelten der Kapazität des größten Kondensators in dem Array minus der Kapazität des Kondensators für das niedrigstwertigste Bit ist. Die Kapazität des Haupt-DAC-Arrays ist daher gleich der Kapazität des Abtastkondensators während der Verstärkungskalibrierung. Es sei bemerkt, daß das lSte Bit verwendet wird, um die ADC-Übertragungsfunktion durch ein halbes LSB zu versetzen.
Das Signal "BITCLK" wird verwendet, um das Schalten der Haupt-DAC-Schalter für diesen Betrieb zu takten. Dieses innere Signal wird ferner zu einem Zähler (nicht gezeigt) geliefert, der aufeinanderfolgende Steuerungssignale zu den Bits erzeugt, die in den Trimmarrays getestet werden sollen.
Die integrierte Schaltung des Analog-zu-Digital-Wandlers kann in einer Mehrkanalversion vorgesehen werden. Bei dieser Version weist der Eingangsmultiplexer mehrere analoge Eingänge, wie z. B. eine Gesamtzahl von 8 oder 16 derselben, auf. Diese Eingänge können aufeinander bezogen werden und in Paaren verwendet werden, oder dieselben können unter Bezug auf den Masseeingang verwendet werden.

Claims

1. Ein Ladungsumverteilungs-Analog-zu-Digital-Wandler (310), mit folgenden Merkmalen:

einer kapazitiven Abtasteinrichtung (334), die auf eine Abtasteingangseinrichtung (326, 328) des Analog-zu-Digital-Wandlers (310) anspricht, zum Abtasten einer Spannung an der Abtasteingangseinrichtung (326, 328),

einer kapazitiven Digital-zu-Analog-Umwandlungsarrayeinrichtung (314), die wirksam mit der kapazitiven Abtasteinrichtung (334) verbunden ist, zum Testen einer gespeicherten Ladungsmenge,

einer Einrichtung (320) zum Korrigieren eines Offsets des Analog-zu-Digital-Wandlers (310), die auf die Abtasteingangseinrichtung (326, 328) des Analog-zu-Digital-Wandlers (310) anspricht,

einer Einrichtung (322) zum Korrigieren einer Verstärkung des Analog-zu-Digital-Wandlers (310), die auf die Abtasteingangseinrichtung des Analog-zu-Digital-Wandlers (310) anspricht,

wobei die Einrichtung (320) zum Korrigieren eines Offsets und die Einrichtung (322) zum Korrigieren einer Verstärkung jeweils eine Einrichtung (362, 372) zum Speichern eines Kalibrierungswerts aufweisen,

wobei die Einrichtung (320) zum Korrigieren eines Offsets und die Einrichtung (322) zum Korrigieren einer Verstärkung jeweils eine kapazitive Array-Einrichtung (356, 366) aufweisen, die eine Serie von kapazitiven Einrichtungen aufweist, die wirksam mit einer jeweiligen Einrichtung (358, 360, 368, 370) zum Schalten verbunden sind,

wobei die Einrichtung (368, 370) zum Schalten der Einrichtung (322) zum Korrigieren einer Verstärkung auf jeweilige Elemente der Einrichtung (372) zum Speichern der Einrichtung (322) zum Korrigieren einer Verstärkung anspricht, und

wobei die Einrichtung (358, 360) zum Schalten der Einrichtung (320) zum Korrigieren eines Offsets auf jeweilige Elemente der Einrichtung (362) zum Speichern der Einrichtung (320) zum Korrigieren eines Offsets anspricht,

dadurch gekennzeichnet, daß

die Einrichtung zum Korrigieren einer Verstärkung wirksam zu der kapazitiven Abtasteinrichtung parallel geschaltet ist, und

die Einrichtung zum Korrigieren eines Offsets wirksam zu dem kapazitiven Digital-zu-Analog-Umwandlungsarrayeinrichtungskondensatorarray (338I - 338N) parallel geschaltet ist.

2. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 1, bei dem die kapazitiven Array-Einrichtungen (356, 366) in der Einrichtung (320) zum Korrigieren eines Offsets und in der Einrichtung (322) zum Korrigieren einer Verstärkung jeweils allgemein binär gewichtet sind, wobei jede derselben eine vorbestimmte Nichtlinearität aufweist.

3. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 1, bei dem die Array-Einrichtung (356, 366) in sowohl der Einrichtung zum Korrigieren eines Offsets (320) als auch der Einrichtung zum Korrigieren einer Verstärkung (322) eine geschaltete, allgemein binär gewichtete Kondensatorleiter aufweist, die eine vorbestimmte Nichtlinearität aufweist.

4. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 1, der ferner eine Einrichtung (312) zum Auswählen zwischen der Abtasteingangseinrichtung (326, 328) des Analog-zu- Digital-Wandlers (310) und der kapazitiven Abtasteinrichtung (334) aufweist.

5. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 4, bei dem die Einrichtung (312) zum Auswählen auf die Abtasteingangseinrichtung (326, 328) anspricht, und zum Auswählen zwischen der Abtasteingangseinrichtung (326, 328), einer Bezugseingangseinrichtung (330) und einer Masseneingangseinrichtung (332) dient.

6. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 5, bei dem die Einrichtung (312) zum Auswählen auf die Abtasteingangseinrichtung (326, 328) und auf eine weitere Mehrzahl von Abtasteingangseinrichtungen (326, 328) anspricht.

7. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 1, der ferner eine Einrichtung (192) zum Empfangen eines Kalibrierungsbefehls aufweist, wobei die Einrichtung (322) zum Korrigieren einer Verstärkung und die Einrichtung (320) zum Korrigieren eines Offsets auf die Einrichtung (192) zum Empfangen eines Kalibrierungsbefehls ansprechen.

8. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 1, bei dem die kapazitive Abtasteinrichtung (334), die kapazitive Digital-zu-Analog-Umwandlungsarrayeinrichtung (314), die Einrichtung (320) zum Korrigieren eines Offsets und die Einrichtung (322) zum Korrigieren einer Verstärkung innerhalb einer einzigen monolithischen Halbleiterstruktur angeordnet sind.

9. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 1, bei dem die kapazitiven Arrayeinrichtungen (356, 366) in der Einrichtung (320) zum Korrigieren eines Offsets und der Einrichtung (322) zum Korrigieren einer Verstärkung jeweils eine allgemein binär gewichtete, kapazitive Arrayeinrichtung aufweisen, und der Analog-zu-Digital- Wandler (310) ferner folgende Merkmale aufweist:

eine Einrichtung (312) zum Auswählen, die auf die Abtasteingangseinrichtung (326, 328) anspricht, und zum Auswählen zwischen der Abtasteingangseinrichtung (326, 328), einer Bezugseingangseinrichtung (330) einer Masseneingangseinrichtung (332) und einer weiteren Abtasteingangseinrichtung (326, 328), und

eine Einrichtung (192) zum Empfangen eines Kalibrierungsbefehls, wobei die Einrichtung (322) zum Korrigieren einer Verstärkung und die Einrichtung (320) zum Korrigieren eines Offsets auf die Einrichtung (192) zum Empfangen eines Kalibrierungsbefehls ansprechen.

10. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 9, bei dem die Einrichtung (320) zum Korrigieren eines Offsets und die Einrichtung (322) zum Korrigieren einer Verstärkung jeweils

eine Einrichtung zum Speichern (362, 372) aufweisen, wobei die Einrichtung (312) zum Auswählen zwischen der Abtasteingangseinrichtung (326, 328) des Analog-zu-Digital-Wandlers (310) und der kapazitiven Abtasteinrichtung (334) angeordnet ist,

und ferner eine Komparatoreinrichtung (318) aufweist, die auf das kapazitive Digital-zu-Analog-Umwandlungsarrayeinrichtungskondensatorarray (314) anspricht.

11. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 6, bei dem die Einrichtung (312) zum Auswählen auf die Abtasteingangseinrichtung (326, 328) und auf eine weitere Mehrzahl von Abtasteingangseinrichtungen (326, 328) anspricht.

12. Der Analog-zu-Digital-Wandler (310) gemäß Anspruch 6, bei dem die kapazitive Abtasteinrichtung (334), die kapazitive Digital-zu-Analog-Umwandlungsarrayeinrichtung (314), die Einrichtung (320) zum Korrigieren eines Offsets und die Einrichtung (322) zum Korrigieren einer Verstärkung innerhalb einer einzigen monolithischen Halbleiterstruktur angeordnet sind.

13. Ein Analog-zu-Digital-Wandler-Kalibrierungsverfahren, das bei einem Ladungsumverteilungs-Analog-zu-Digital- Wandler (310) gemäß Anspruch 1 verwendet wird, mit folgenden Schritten:

Empfangen einer Spannung, die einen benutzerausgewählten Spannungsbereich definiert,

Einstellen eines Eingangsoffsets eines Eingangssignals des Analog-zu-Digital-Wandlers,

Einstellen einer Verstärkung des Analog-zu-Digital- Wandlers (310) und

Umwandeln einer analogen Spannung in einen digitalen Wert,

dadurch gekennzeichnet, daß

die Schritte des Einstellens basierend auf dem benutzerausgewählten Spannungsbereich ausgeführt werden,

ein Schritt des Wiederholens der Schritte des Einstellens solange ausgeführt wird, bis ein vorbestimmter Fehlerpegel für den Analog-zu-Digital-Wandler (310) erreicht ist, und

der Schritt des Umwandelns nach dem Schritt des Wiederholens eine analoge Spannung in einen digitalen Wert durch aufeinanderfolgendes Testen einer abgetasteten Ladung mit einem kapazitiven Netz (316) unter Verwendung des Analog-zu-Digital-Wandlers (310) umwandelt.

14. Das Verfahren gemäß Anspruch 13, bei dem die Schritte des Einstellens durch Einstellen von Kapazitäten (316) durchgeführt werden, die in dem Schritt des Umwandelns verwendet werden.

15. Das Verfahren gemäß Anspruch 13, bei dem Schritt des Einstellens einer Verstärkung durch Einstellen einer effektiven Kapazität eines Abtastkondensators (334) durchgeführt wird, der bei dem Schritt des Umwandelns verwendet wird, um eine Ladung abzutasten.

16. Das Verfahren gemäß Anspruch 13, bei dem der Schritt des Umwandelns das Testen einer Ladung mit einem Kondensatorarray aufweist, und bei dem der Schritt des Einstellens einer Verstärkung durch Einstellen einer Kapazität (366), die parallel zu dem Kondensatorarray ist, durchgeführt wird.

17. Das Verfahren gemäß Anspruch 13, bei dem mindestens einer der Schritte des Einstellens das Speichern eines Kalibrierungswertes aufweist, und bei dem der Schritt des Wiederholens diesen Wert aktualisiert.

18. Das Verfahren gemäß Anspruch 13, bei dem jeder der Schritte des Einstellens das Speichern eines jeweiligen Kalibrierungswerts aufweist, und bei dem der Schritt des Wiederholens diese Werte aktualisiert.

19. Das Verfahren gemäß Anspruch 13, bei dem die Schritte des Einstellens und Wiederholens jeweils auf einen jeweiligen Schritt des Lieferns eines ausgewählten Befehls einer Mehrzahl von vorbestimmten Kalibrierungsbefehlen zu einem Kalibrierungsbefehlsregister (192) ansprechen.

20. Das Verfahren gemäß Anspruch 13, das ferner die Schritte des Einstellens der Verstärkung und des Einstellens des Offsets unter Bezugnahme auf Leistungsversorgungsspannungen des Analog-zu-Digital-Wandlers (310) aufweist.

21. Das Verfahren gemäß Anspruch 13, bei dem der Schritt des Umwandelns durch eine Ladungsumverteilung durchgeführt wird, und bei dem die Schritte des Einstellens durch Einstellen von Kapazitäten (316) durchgeführt werden, die bei der Ladungsumverteilung verwendet werden, wobei der Schritt des Umwandelns das Abtasten einer Spannung mit einem Abtastkondensator (324) aufweist, und der Schritt des Einstellens einer Verstärkung durch Einstellen einer effektiven Kapazität des Abtastkondensators (334) durchgeführt wird, wobei der Schritt des Umwandelns das Testen einer Ladung mit einem Kondensatorarray aufweist, und der Schritt des Einstellens einer Verstärkung durch Einstellen einer Kapazität (366) durchgeführt wird, die parallel zu dem Kondensatorarray ist, wobei jeder der Schritte des Einstellens das Speichern eines jeweiligen Kalibrierungswertes aufweist, und der Schritt des Wiederholens diese Werte aktualisiert, wobei die Schritte des Einstellens und des Wiederholens jeweils auf einen jeweiligen Schritt des Lieferns eines ausgewählten Befehls einer Mehrzahl von vorbestimmten Kalibrierungsbefehlen zu einem Kalibrierungsbefehlsregister (192) ansprechen, und wobei das Verfahren ferner die Schritte des Einstellens der Verstärkung und des Einstellens des Offsets unter Bezugnahme auf die Leistungsversorgungsspannungen des Analog-zu-Digital-Wandlers (310) aufweist.