DE102015107885A1

DE102015107885A1 - Fehlermessung und Kalibrierung von Analog-Digital-Umsetzern

Info

Publication number: DE102015107885A1
Application number: DE102015107885.6A
Authority: DE
Inventors: Hashem Zare-Hoseini; Dimitrios Mavridis
Original assignee: Cambridge Silicon Radio Ltd
Current assignee: Qualcomm Technologies International Ltd
Priority date: 2014-09-16
Filing date: 2015-05-19
Publication date: 2016-03-17
Also published as: US9362938B2; GB2530359A; GB201505459D0; US20160079995A1

Abstract

Es werden Verfahren zur Kapazitätsfehlermessung in einem Sukzessiv-Approximations-Register- bzw. SAR-Analog-Digital-Umsetzer (ADC) beschrieben, einschließlich eines Verfahrens, bei dem der ADC ein Register und einen Digital-Analog-Umsetzer (DAC) umfasst, und das Verfahren umfasst Schalten einer mit einem ersten Bit des DAC assoziierten ersten Kapazität zwischen eine erste Referenzspannung und eine zweite Referenzspannung, Schalten einer ersten Menge von einer oder mehreren mit einem oder mehreren anderen Bit des DAC assoziierten Kapazitäten zwischen die erste Referenzspannung und eine dritte Referenzspannung, Schalten der ersten Kapazität zwischen einen ersten Knoten und die dritte Referenzspannung, Schalten der ersten Menge von einer oder mehreren Kapazitäten zwischen den ersten Knoten und die zweite Referenzspannung und Messen einer Spannung am ersten Knoten, um eine Repräsentation einer Differenz zwischen der ersten Kapazität und einer Gesamtkapazität der ersten Menge von einer oder mehreren Kapazitäten zu bestimmen.

Description

Technisches Gebiet
Hier beschriebene Ausführungsformen betreffen Analog-Digital-Umsetzer (ADC) und insbesondere Sukzessiv-Approximations-Register-(SAR-)ADC, wie etwa kapazitive ADC, und Verfahren zur Messung von Fehlern in und/oder Kalibrierung von solchen ADC.
Hintergrund
Sukzessiv-Approximations-Register-(SAR-)Analog-Digital-Umsetzer (ADC) sind in Datenakquisitionssystemen in Anwendungen mit geringem Energieverbrauch üblich. Neuere SAR-ADC haben eine Abtastfrequenz (das heißt, die Anzahl der Abtastwerte pro Sekunde) im Megahertzbereich zum Beispiel mit einer Auflösung von 12 Bit bereitgestellt.
SAR-ADC können für Anwendungen mit geringem Energieverbrauch geeignet sein, da bestimmte Beispiele keine aktiven Verstärker und Schaltungen für ihren Betrieb benötigen und im Idealfall nur einen Komparator zum Durchführen eines Zyklus von Vergleichen und einen DAC, der passiv, z. B. kapazitiv oder resistiv, sein kann, benötigen.
In 1 ist ein allgemeines Blockschaltbild eines beispielhaften SAR-ADC gezeigt. Der ADC 100 umfasst einen Komparator 102, einen Digital-Analog-Umsetzer (DAC) 104 mit Sukzessiv-Approximations-Register und -Steuerung 106. Das Register bzw. die Steuerung 106 empfängt ein Taktsignal aus dem Taktgenerator 108. Dem negativen Eingang des Komparators 102 wird ein analoges Eingangssignal V_IN 110 zugeführt, und der positive Eingang empfängt ein Signal vom Ausgang des DAC 104, der den digitalen Registerwert in ein Analogsignal umsetzt.
Anfänglich wird der Registerwert auf null gesetzt, und das analoge Eingangssignal wird in den kapazitiven DAC abgetastet. Die abgetastete analoge Eingabe wird dann mit verschiedenen Referenzen verglichen, die vom kapazitiven DAC erzeugt werden, der vom Sukzessiv-Register gesteuert wird. Das höchstwertige Bit (MSB) des Registers wird auf 1 gesetzt, so dass der Registerwert auf etwa 50% des Vollbereichs des Registers gesetzt wird. Auf der Basis der Ausgabe des Komparators wird das MSB entweder auf 1 gehalten oder auf 0 gesetzt. Falls zum Beispiel die Komparatorausgabe 1 ist, wodurch angegeben wird, dass der (vom DAC 104 in analog umgesetzte) Registerwert höher als das Eingangssignal V_IN ist, wird das MSB auf 0 gesetzt. Dieser Prozess wird für das nächsthöchstwertige Bit (z. B. MSB-1) und sukzessiv für jedes Bit im Register wiederholt, bis zum niedrigstwertigen Bit LSB. An diesem Punkt enthält das Register einen digitalen Wert, der das Eingangssignal V_IN repräsentiert.
Eines der Hauptprobleme beim Erhalten einer besseren Auflösung für einen SAR-DAC, zum Beispiel mehr als 11–12 Bit Auflösung, ist Fehlanpassung zwischen Einheitskomponenten des DAC, wie etwa Fehlanpassung in den Kondensatoren im DAC. In einem beispielhaften idealen kapazitiven DAC ist jedes Bit eines dem DAC zugeführten digitalen Werts mit einer Kapazität assoziiert, die ein ganzzahliges Vielfaches einer Einheitskapazität ist. Zum Beispiel kann das LSB mit einer Kapazität C assoziiert sein, das nächsthöchstwertige Bit (LSB+1) ist mit einer Kapazität 2C assoziiert, das nächste (LSB+2) mit einer Kapazität 4C und so weiter, bis zum MSB, das mit einer Kapazität 2ⁿC assoziiert ist, wobei n + 1 die Anzahl der Bit des DAC ist. Diese Anordnung von Kondensatorgrößen wird als binäre Gewichtung bezeichnet.
Ein DAC kann jedoch Fehlanpassung zwischen den Kondensatoren aufweisen, so dass die Kapazität eines Kondensators, der mit einem oder mehreren Bit assoziiert ist, von dem Idealwert eines ganzzahligen Vielfachen der Einheitskapazität abweichen kann.
Zu herkömmlichen Lösungen zur Überwindung des Fehlanpassungsproblems gehört das Messen von Kapazitäten und Trimmen jeder Kapazität unter Verwendung kleinerer Kondensatoren oder digitale Kalibration unter Verwendung einer präzisen Rampeneingabe oder anderer wohldefinierter Eingaben wie eine Sinuswelle. Jede bekannte Lösung trägt jedoch beträchtlich zu Produktionszeit und -kosten bei und kann erfordern, dass jede einen SAR-ADC enthaltende Vorrichtung mit Geräten verbunden wird, um einem Kalibrationsprozess unterzogen zu werden.
Kurzfassung von Ausführungsformen der Erfindung
Gemäß einem ersten Aspekt von Ausführungsformen der Erfindung wird ein Verfahren zur Kapazitätsfehlermessung in einem Sukzessiv-Approximations-Register-(SAR-)Analog-Digital-Umsetzer (ADC) beschrieben, wobei der ADC ein Register und einen Digital-Analog-Umsetzer (DAC) umfasst und das Verfahren umfasst: Schalten einer mit einem ersten Bit des DAC assoziierten ersten Kapazität zwischen eine erste Referenzspannung und eine zweite Referenzspannung, Schalten einer ersten Menge von einer oder mehreren mit einem oder mehreren anderen Bit des DAC assoziierten Kapazitäten zwischen die erste Referenzspannung und eine dritte Referenzspannung, Schalten der ersten Kapazität zwischen einen ersten Knoten und die dritte Referenzspannung, Schalten der ersten Menge von einer oder mehreren Kapazitäten zwischen den ersten Knoten und die zweite Referenzspannung und Messen einer Spannung am ersten Knoten, um eine Repräsentation einer Differenz zwischen der ersten Kapazität und einer Gesamtkapazität der ersten Menge von einer oder mehreren Kapazitäten zu bestimmen.
Die Repräsentation der Differenz könnte somit verwendet werden, um einen Fehlanpassungsfehler der ersten Kapazität zu messen und/oder eine Ausgabe des ADC unter Verwendung der Repräsentation zu korrigieren. Der ADC kann andere Komponenten umfassen, wie etwa eine oder mehrere Komponenten eines herkömmlichen SAR-ADC, und kann einen kapazitiven DAC (auch als Switched-Capacitor-DAC bezeichnet) umfassen.
Andere Aspekte von Ausführungsformen umfassen einen SAR-ADC, ausgelegt zum Ausführen von Verfahren gemäß Ausführungsformen der Erfindung, und eine beliebige einen solchen ADC enthaltende Vorrichtung.
Kurze Beschreibung der Figuren
Ausführungsformen der Erfindung werden nun lediglich beispielhaft mit Bezug auf die beigefügten Figuren beschrieben. Es zeigen:
1 eine schematische Ansicht eines Sukzessiv-Approximations-Register-Analog-Digital-Umsetzers (SAR-ADC);
2 eine schematische Ansicht eines Teils eines SAR-ADC;
3 eine schematische Ansicht einer Anordnung des SAR-ADC von 2;
4 eine schematische Ansicht einer anderen Anordnung des SAR-ADC von 2; und
5 eine schematische Ansicht eines weiteren des SAR-ADC von 2.
Ausführliche Beschreibung von Ausführungsformen der Erfindung
Ausführungsformen der Erfindung stellen einen SAR-ADC-Kalibrierungsprozess bereit, der kein besonderes Eingangssignal erfordert und keine Verbindung mit besonderen Geräten erfordert. Wenigstens bestimmte hier beschriebene Kalibrierungsprozesse können ”im Fluge” durchgeführt werden, während der SAR-ADC in einer Vorrichtung enthalten und mit anderen Komponenten verbunden ist.
2 zeigt ein Beispiel für einen Differenz-ADC 200 mit kapazitivem DAC allgemein als 202 angegeben. Der ADC ist ein (n + 1)-Bit-ADC, wobei das LSB Bit 0 und das MSB Bit n ist. Der ADC empfängt ein analoges Differenz-Eingangssignal, das ein erstes Signal Vinp 204 und ein zweites Signal Vinn 206 umfasst, mit einer Gleichtaktspannung V_CMM. Der DAC 202 weist eine mit Vinp assoziierte p-Seite 208 und eine mit Vinn assoziierte n-Seite 210 auf.
Die p-Seite 208 umfasst ein Array von n + 1 Kondensatoren 212–228 mit Werten C, 2C, 4C, ..., 2ⁿC. In 2 sind nur einige dieser Kondensatoren gezeigt, wobei gestrichelte Linien Bereiche repräsentieren, in denen Kondensatoren der Klarheit halber nicht gezeigt sind. Jeder dieser Kondensatoren, wie etwa der Kondensator 212 mit Kapazität C, die mit dem LSB (Bit 0) assoziiert ist, ist zwischen einen Knoten 230 am positiven Eingang eines Komparators 232 und eine Bank von drei parallelen Schaltern geschaltet, wobei jede Bank jeweils als 234–250 bezeichnet wird. Die Schalterbänke können zum selektiven Schalten jedes jeweiligen Kondensators 212–228 zwischen den Knoten 230 und entweder das Eingangssignal Vinp, eine Spannung Vref oder Masse verwendet werden. Ein weiterer Schalter 252 verbindet den Knoten 230 selektiv mit der Gleichtaktspannung V_CMM. Eine parasitäre Kapazität von Komponenten in der p-Seite des DAC 202 und Komparator 232 wird als Kapazität 254 mit Wert C_p repräsentiert.
Die n-Seite 210 des DAC 202 ist mit der p-Seite 208 identisch und umfasst identische Komponenten, mit der Ausnahme, dass das Eingangssignal Vinp in der n-Seite 210 mit Vinn ersetzt ist und der Knoten 230 am positiven Eingang des Komparators 232 mit einem Knoten 256 am negativen Eingang des Komparators 232 ersetzt ist.
Ein typischer Betrieb zum Umsetzen eines Differenz-Eingangssignals (Vinp, Vinn) in einen digitalen Wert unter Verwendung des ADC 200 wird nun beschrieben. Es wird der Betrieb auf der p-Seite 208 beschrieben, obwohl auf der n-Seite 210 auch ein ähnlicher Betrieb durchgeführt wird und gleichzeitig durchgeführt werden kann. Der Algorithmus, der für sukzessive Approximation verwendet wird, ist nicht einzigartig und kann zwischen Implementierungen unterschiedlich sein. Dies gilt insbesondere bei Differenz-SAR-ADC. Die folgende Erläuterung repräsentiert daher nur eine beispielhafte Ausführungsform.
Anfänglich ist Schalter 252 geschlossen, so dass Knoten 230 auf der Gleichtaktspannung V_CMM liegt, und die Schalter 234–250 werden so gesteuert, dass die Kondensatoren 212–228 mit dem Eingangssignal Vinp verbunden werden. Als nächstes wird der Schalter 252 geöffnet, und die Schalter 234–250 werden so gesteuert, dass die Kondensatoren 212–228 stattdessen mit Masse verbunden werden. Dies bewirkt, dass der Knoten 230 zu einer Spannung V_CMM – Vinp übergeht.
Der Komparator vergleicht V_CMM – Vinp und V_CMM – Vinn, d. h. das Differenz-Eingangssignal (Vinp, Vinn) wird mit 0 verglichen. Falls in diesem Beispiel die Ausgabe des Komparators 0 ist, zeigt dies an, dass das Differenz-Eingangssignal des Komparators (Vinp, Vinn) > 0 ist. Daher sollte die Spannung am Knoten 230 vergrößert werden. Die mit dem MSB assoziierten Schalter 250 und der Kondensator 228 werden gesteuert, um den Kondensator mit der Spannung Vref zu verbinden, die bei bestimmten Ausführungsformen die Vollbereichsspannung des ADC 200 ist. Dies bewirkt die Addition einer Spannung von ungefähr Vref/2 zum Knoten 230, so dass die Spannung ungefähr V_CMM – Vinp + Vref/2 ist. Die n-Seite 210 bleibt unverändert. Daher vergleicht der Komparator V_CMM – Vinp + Vref/2 und V_CMM – Vinn, d. h. das Differenz-Eingangssignal (Vinp, Vinn) wird mit +Vref/2 verglichen.
Falls alternativ die Ausgabe des Komparators 1 war, wird die p-Seite ungeändert gehalten, während der MSB-Kondensator in der n-Seite (entsprechend dem MSB-Kondensator 228 in der p-Seite) mit Vref verbunden wird. In diesem Fall wird das Differenz-Eingangssignal (Vinp, Vinn) im Komparator mit –Vref/2 verglichen.
Dieser Prozess wird für das nächsthöchstwertige Bit (MSB-1) wiederholt, und sukzessiv für jedes verbleibende Bit im Register bis zum LSB. An diesem Punkt enthält das Register eine digitale Repräsentation des Differenz-Eingangswerts (z. B. Vinp – Vinn).
Wie zuvor vorgeschlagen, kann Fehlanpassung zwischen Kapazitäten der Kondensatoren im DAC 202 zu Fehlern im digitalen Ausgangswert führen. Die vorliegende Anmeldung schlägt deshalb Kalibrationsprozesse vor, die Kapazitätsfehler bestimmen und auch zum Verringern oder Beseitigen von Fehlern aufgrund von Kapazitätsfehlanpassung verwendet werden können.
Gemäß bestimmten Ausführungsformen kann ein SAR-ADC wie der in 2 gezeigte in einen Kalibrierungsmodus eintreten, wodurch ein Kapazitätsfehler eines mit einem oder mehreren Bit des ADC assoziierten Kondensators gemessen werden kann. Der gemessene Fehler könnte zur Verringerung des Fehlers aufgrund von Fehlanpassung in nachfolgenden digitalen Ausgangswerten aus dem ADC verwendet werden.
In einer ersten Phase eines Kalibrierungssprozesses kann das Offset des Komparators 232 gemessen werden, obwohl die Messung des Offsets bei anderen Ausführungsformen weggelassen werden kann (in diesen Fällen kann zum Beispiel angenommen werden, dass das Offset 0 oder ein vorbestimmter Wert ist, oder kann in einem getrennten Prozess gemessen werden).
3 zeigt ein Beispiel für den ADC 200 von 2 in einer zur Messung des Offsets des Komparators 232 geeigneten Konfiguration. Das Offset wird als eine Spannungsquelle 300 zwischen dem Knoten 256 und dem negativen Eingang des Komparators 232 repräsentiert. In der gezeigten Konfiguration werden die Schalter 234–250 und 252 so gesteuert, dass alle Kondensatoren 212–228 zwischen die Gleichtaktspannung V_CMM und Masse geschaltet werden. Dann wird das Offset V_ofst unter Verwendung des ADC 200 gemessen. Das heißt, es wird derselbe Prozess zum Umsetzen eines analogen Differenz-Eingangssignals in digital wie oben beschrieben verwendet, mit der Ausnahme, dass angenommen wird, dass das Eingangssignal 0 ist, und die Kondensatoren während des Prozesses statt mit Vinp oder Vref mit Masse verbunden werden. Zusätzlich ist es möglich, dass nur einige wenige LSB des ADC 200 für die Umsetzung verwendet werden. Es wird angenommen, dass das Offset/die kapazitive Fehlanpassung bei bestimmten Ausführungsformen viel kleiner als der Vollbereich des ADC 200 ist und daher nur eine gewisse Anzahl von LSB bestimmt werden muss. Zum Beispiel kann ein 12-Bit-ADC mit Referenz-Vref auf 1,8 V einen Komparator mit einem Offset innerhalb von +/–5 mV aufweisen. In diesem Fall müssen nur die unteren 5 Bit des Registers bestimmt werden, wobei angenommen wird, dass die höherwertigen Bit 0 sind. Deshalb kann der Umsetzungsprozess nicht beim MSB beginnen, sondern bei Bit LSB+4, gefolgt von Bit LSB+3 und so weiter bis zum LSB. Daher können die Kondensatoren von LSB+5, LSB+6, ..., MSB beim Umsetzungsprozess mit Masse verbunden gehalten werden. Als Ergebnis wird im Register eine digitale Repräsentation der Offsetspannung V_ofst bestimmt.
In einer zweiten Phase eines Kalibrierungsprozesses wird der Kapazitätsfehlanpassungsfehler eines Bit bestimmt. Es müssen nicht alle Bit bestimmt werden, so dass bei bestimmten Ausführungsformen nur eine gewisse Anzahl von MSB getestet wird, obwohl bei anderen Ausführungsformen andere Bit getestet werden können, wie etwa alle Bit, nur ein ausgewähltes der Bit oder eine Auswahl beliebiger der Bit.
Es wird angenommen, dass eine gewisse Anzahl von LSB eine assoziierte Kapazität aufweisen, die genau genug ist, und daher kann sie zur Messung von Offset und Fehlanpassungsfehlern verwendet werden. Fehlanpassung ist in MSB-Einheiten kritischer, da sie innerhalb eines Bruchteils des LSB angepasst sein sollten. Zum Beispiel kann eine Einheitskapazität C eine σ-Fehlanpassung aufweisen, d. h. C = C₀ (1 + σ), wobei C₀ die ideal Einheitskapazität ohne Fehlanpassung ist. Wenn man zum Beispiel das MSB betrachtet, kann durch Berechnen des Verhältnisses der MSB-Kapazität zum Rest der Kapazität in der p- oder n-Seite des DAC berechnet werden, dass, damit man im DAC 0,5 LSB Fehler oder weniger aufgrund von Fehlanpassung hat, σ < 1/2^n/2 erfüllt sein sollte, wobei n + 1 die Anzahl der Bit des DAC ist. Bei MSB-1 wird σ mehr gelockert, als σ < 1/2^(n-1)/2, und so weiter. Für die LSB-Kapazität sollte σ < 1/2 erfüllt sein, und dies und die Anforderung bezüglich einer gewissen Anzahl anderer LSB ist viel lockerer als die Anforderungen bezüglich der MSB und kann als erfüllt angenommen werden. Die Anzahl der LSB, von denen angenommen wird, dass sie angemessen angepasst sind, kann abhängig von einer Anzahl von Faktoren variieren, darunter die gewünschte Genauigkeit des ADC, erwartete Prozessschwankungen, Größe des Einheitskondensators und so weiter.
Von den Bit, die zu testen sind, um Kapazitätsfehlanpassungsfehler zu bestimmen, wird bei bestimmten Ausführungsformen das niedrigstwertigste dieser Bit zuerst getestet. 4 zeigt ein Beispiel für den DAC 200 von 2, wobei das Bit MSB-3 zu testen ist, obwohl bei anderen Ausführungsformen beliebige der Bit getestet werden können. In diesem Beispiel wird angenommen, dass die Bit MSB-4 bis LSB angemessen angepasst sind (oder der Fehler bereits bekannt ist) und somit nicht getestet werden müssen. In einem ersten Schritt dieser Phase (siehe 4) werden in der p-Seite alle Schalter 234–250 so gesteuert, dass die Kapazitäten 222–228, die mit allen der MSB bis einschließlich dem getesteten Bit assoziiert sind, zwischen den Knoten 230 und Masse geschaltet werden und die Kapazitäten 212–220 der Bit, die niedriger als das getestete Bit sind, zwischen den Knoten 230 und Vref geschaltet werden. Zusätzlich wird der Schalter 252 gesteuert, um den Knoten 230 mit V_CMM zu verbinden. Auf der n-Seite werden die entsprechenden Schalter gesteuert, um alle Kapazitäten, die mit allen Bit assoziiert sind, zwischen den Knoten 256 (auch mit V_CMM verbunden) und Masse zu schalten. Als Folge tasten die mit den Bit MSB-4 bis LSB assoziierten Kapazitäten die Spannung Vref ab.
In einem zweiten Schritt des Testens des Bit MSB-3 (siehe 5) wird die MSB-3-Kapazität 222 von den Kapazitäten 212–220 aller niedrigerwertigen Bit MSB-4 bis LSB subtrahiert. Dies geschieht wie in 5 gezeigt durch Öffnen von Schalter 252 zwischen Knoten 230 und V_CMM und des entsprechenden Schalters auf der n-Seite 210 und durch Steuern von Schaltern dergestalt, dass die MSB-3-Kapazität 222 zwischen den Knoten 230 und Vref geschaltet wird, während die niedrigeren Kapazitäten 212–220 zwischen Knoten 230 und Masse geschaltet werden. Als Folge ist die Spannung am Knoten 230, die die Spannung V_IP am positiven Eingang des Komparators 232 ist,
Dabei ist C_tot die Gesamtkapazität auf der p-Seite, C_tot = C_p + Σ n / i=0C_i, wobei C_i die mit Bit i assoziierte Kapazität und Ce_n-3 = C_n-3 – Σ n-4 / i=0C_i der Fehler zwischen der Kapazität 222 und der Gesamtkapazität der niedrigeren Bit ist, die in diesem Beispiel Bit MSB-4 bis LSB sind.
Die Spannung V_IN am Knoten 256 und dem negativen Eingang des Komparators 232 ist V_IN = V_CMM (2)
Als Folge ist die an den Komparator 232 angelegte Differenzspannung
Im nächsten Schritt dieser Phase des Bestimmens des Fehlers der Kapazität 222 des Bit MSB-3 wird diese Spannung in der obigen Gleichung (3) von einigen wenigen LSB des ADC 200 auf ähnliche Weise wie oben beschrieben digitalisiert, um die Komparatoroffsetspannung V_ofst zu messen. Die digitale Ausgabe (D_out) des ADC 200 umfasst die Offsetspannung V_ofst. Wieder muss, falls angenommen wird, dass der Fehler aufgrund der Kapazitätsfehleranpassung und/oder der Offsetspannung in einem bestimmten Bereich liegt, nur eine bestimmte Anzahl von LSB im Umsetzungsprozess verwendet werden, wobei andere Kapazitäten im Zustand wie in 5 gezeigt bleiben. Zum Beispiel können die fünf LSB (LSB+4 bis LSB) des DAC 202 im Umsetzungsprozess verwendet werden.
Der digitale Ausgangswert D_out aus dem ADC 200, der die Spannung in Gleichung (3) misst, ist dann
wobei C und D_ofst die Einheitskapazität bzw. die digitale Repräsentation der Offsetspannung ist, die zuvor in der ersten Phase des Kalibrationsprozesses gemessen wurde.
Deshalb kann bei bestimmten Ausführungsformen die folgende Repräsentation EP_n-3 des Kapazitätsfehlers der Kapazität 222 gespeichert werden: EP_n-3 = (D_out – D_ofst) – 1 (5)
Bei bestimmten Ausführungsformen ist im Idealfall, in dem alle Kapazitäten perfekt angepasst sind, Ce_n-3 = C, und somit wird der Term –1 in Gleichung (5) aufgenommen, um sicherzustellen, dass im Idealfall EP_n-3 = 0 ist.
Diese zweite Phase zeigt den ersten Schritt (4) gefolgt vom zweiten Schritt (5), obwohl bei anderen Ausführungsformen diese Schritte in jeder Reihenfolge ausgeführt werden können, wodurch sich das mit bestimmten der gemessenen Werte assoziierte Vorzeichen ändern kann, aber der Kalibrationsprozess anderweitig nicht beeinflusst wird.
Die obige zweite Phase wird für die entsprechende Kapazität, die mit Bit MSB-3 in der n-Seite 210 assoziiert ist, wiederholt. Als Folge kann die folgende Repräsentation EN_n-3 des Kapazitätsfehlers gespeichert werden: EN_n-3 = +(D_out – D_ofst) – 1 (6)
Es ist zu beachten, dass der Wert von D_out in Gleichung (5) und (6) verschieden sein kann. Die in Gleichung (5) und (6) gezeigten Repräsentationen sind lediglich Beispiele, und bei anderen Ausführungsformen können beliebige andere geeignete Repräsentationen verwendet werden, die eine Verringerung oder Beseitigung von Fehlern aufgrund von Kapazitätsfehlanpassung aus der Ausgabe des ADC 200 erlauben.
Als Folge des obigen Prozesses wird eine Repräsentation der Kapazitätsfehlanpassungsfehler für das Bit MSB-3 bestimmt und gespeichert. Diese Repräsentationen können während des Normalbetriebs des ADC 200 verwendet werden, um die Ausgabe des ADC 200 zu korrigieren. Die Repräsentationen können bei bestimmten Ausführungsformen zum Beispiel in der Register- und Steuerlogik 258 (siehe 2) gespeichert werden und beim Normalbetrieb von der Register- und Steuerlogik 258 verwendet werden, um die Ausgabe des ADC 200 zu korrigieren, obwohl die Repräsentationen bei anderen Ausführungsformen an einer anderen Stelle gespeichert und/oder von anderen Komponenten zur Korrektur der Ausgabe des ADC 200 verwendet werden können.
Die zweite Phase kann für andere Bit im DAC 202 des ADC 200 wiederholt werden. Bei bestimmten Ausführungsformen können Kapazitätsfehler von Bit, die höherwertig als das erste getestete Bit sind, bestimmt werden, und Fehler aufgrund von niedrigerwertigen Bitkapazitäten können aus diesen gelöscht werden, um die Genauigkeit zu verbessern. Zum Beispiel beschrieb der obige Prozess Testen der MSB-3-Bitkapazitäten zum Erhalten von EP_n-3 und EN_n-3, wodurch Kapazitätsfehler der mit Bit MSC-3 auf der p-Seite 208 bzw. der n-Seite 210 assoziierten Kapazitäten repräsentiert werden. Bei bestimmten Ausführungsformen kann jedoch das nächsthöherwertige Bit (in diesem Beispiel Bit MSB-2) getestet werden, um unter Verwendung desselben oben beschriebenen Prozesses die entsprechenden Kapazitätsfehler zu bestimmen, wobei aber die Kapazität 224 auf der p-Seite 208 und die entsprechende Kapazität auf der n-Seite getestet wird. Als Folge können die folgenden Repräsentationen von Kapazitätsfehlern für mit Bit MSB-2 assoziierte Kapazitäten gespeichert werden: EP_n-2 = –(D_out – D_ofst) – 1 + EP_n-3 (7) EN_n-2 = +(D_out – D_ofst) – 1 + EN_n-3 (8)
Wie gezeigt, berücksichtigen die Repräsentationen der Fehler für Bit MSB-2 die Fehler für Bit MSB-3 für eine genauere Repräsentation.
Ähnlich kann die zweite Phase des Prozesses nochmals für Bit MSB-1 und MSB wiederholt werden, um Folgendes zu erhalten: EP_n-1 = –(D_out – D_ofst) – 1 + EP_n-3 + EP_n-2 (9) EN_n-1 = +(D_out – D_ofst) – 1 + EN_n-3 + EN_n-2 (10) EP_n = = –(D_out – D_ofst) – 1 + EP_n-3 + EP_n-2 + EP_n-1 (11) EN_n = = +(D_out – D_ofst) – 1 + EN_n-3 + EN_n-2 + EN_n-1 (12)
Somit werden Repräsentationen von Kapazitätsfehlern für alle Bit von MSB bis MSB-3 bestimmt und können zur Verbesserung der Genauigkeit der Ausgabe des ADC 200 während des Normalbetriebs verwendet werden.
Das oben beschriebene Beispiel beginnt mit Bit MSB-3 und testet voranschreitend nachfolgende Bit der Reihe nach bis zum MSB. Bei anderen Ausführungsformen können jedoch mehr Bit oder nur eines oder beliebige Bit (die nicht unbedingt benachbart sind) in beliebiger Reihenfolge getestet werden. Bei bestimmten Ausführungsformen kann es jedoch vorzuziehen sein, niedrigwertigere Bit vor höherwertigen Bit zu testen, um sicherzustellen, dass die Repräsentationen von Kapazitätsfehlern für höherwertige Bit genauer vorgenommen werden können, indem Fehler für niedrigwertigere Bit berücksichtigt werden.
Ein Vorteil von hier beschriebenen Kalibrierungsverfahren ist die Verwendung des ADC selbst zur Messung von Fehlern, insbesondere von LSB des ADC zur Messung von Fehlern von mit höherwertigen Bit assoziierten Kapazitäten. Als Folge sind bei bestimmten Ausführungsformen die gemessenen Fehler gegenüber Verstärkungsfehlern oder parasitären Kapazitäten nicht empfindlich.
Wie oben angegeben kann man mit den Repräsentationen von Fehlern die Ausgabe des ADC 200 während des Normalbetriebs korrigieren. Dies kann entweder an der Endausgabe des ADC oder während des SAR-Umsetzungsprozesses geschehen. Bei bestimmten Ausführungsformen werden zum Beispiel Bit, die im Umsetzungsprozess ”hoch” (z. B. mit einem Wert 1) sind, deren entsprechende Kapazitäten zum Beispiel zwischen den Komparatoreingang und Vref geschaltet gelassen werden, statt zwischen den Komparatoreingang und Masse, unter Verwendung ihrer entsprechenden Repräsentationen von Kapazitätsfehlern korrigiert. Korrektur kann für die Kapazitäten, die mit ”niedrigen” Bit (z. B. mit einem Wert 0), die zwischen den Komparatoreingang und Masse geschaltet gelassen werden, als Folge des Analog-Digital-Umsetzungsprozesses nicht erfolgen.
Die obigen Beispiele beschreiben Ausführungsformen, die einen volldifferenziellen ADC und DAC verwenden. Bei anderen Ausführungsformen können die oben beschriebenen Kalibrierungsprozesse jedoch stattdessen auf unsymmetrische Implementierungen angewandt werden.
Die oben beschriebenen Beispiele für die zweite Phase des Kalibrierungsprozesses beschreiben Verbinden der Kapazität für ein getestetes Bit mit Masse, gefolgt von Vref, und der Kapazitäten für alle niedrigerwertigen Bit mit Vref, gefolgt von Masse. Dies könnte auf entgegengesetzte Weise geschehen, zum Beispiel durch Verbinden der getesteten Kapazität mit Vref, gefolgt von Masse, und der niedrigeren Kapazitäten mit Masse, gefolgt von Vref. Bei anderen Ausführungsformen könnten jedoch beliebige der anderen Kapazitäten im Prozess verwendet werden, nicht nur die Menge, die alle niedrigerwertigen Bit umfasst. Zum Beispiel könnten eine beliebige oder mehrere beliebiger der anderen Kapazitäten, die mit beliebigen der anderen Bit assoziiert sind, verwendet werden, mit geeigneter Justierung des gemessenen Fehlers (zum Beispiel der geeigneten Skalierung, abhängig davon, welche anderen Kapazitäten verwendet werden), wobei nicht benutzte Kapazitäten zum Beispiel mit Masse verbunden gelassen werden. Es wird angenommen, dass die anderen verwendeten Kapazitäten gut angepasst sind oder die Kapazitätsfehlanpassungsfehler bereits gemessen wurden und zur Justierung des gemessenen Kapazitätsfehlers des getesteten Bit entsprechend verwendet werden können.
Der Kalibrierungsprozess kann an einem beliebigen Punkt ausgeführt werden. Zum Beispiel kann der Kalibrierungsprozess an einem Punkt der Produktion des Analog-Digital-Umsetzers ausgeführt und in einer den ADC enthaltenden Vorrichtung gespeichert werden. Der Kalibrierungsprozess kann zusätzlich oder als Alternative zu einem späteren Zeitpunkt ausgeführt werden, darunter zum Beispiel, wenn der ADC und eine beliebige Vorrichtung, in der der ADC enthalten ist, im Gebrauch sind.
Nachdem die Kalibrierung durchgeführt wurde und Fehler oder Repräsentationen von Fehlern für eine oder mehrere Kapazitäten des DAC im ADC bestimmt wurden, kann man mit den Repräsentationen die ADC-Ausgabe korrigieren, so dass seine Ausgabe genauer ist. Dies kann auf eine Anzahl von Weisen geschehen, die für Fachleute offensichtlich sind. Zum Beispiel kann man mit den Repräsentationen Trimmkapazitäten steuern, um die mit einem oder mehreren Bit im DAC assoziierten Kapazitäten zu korrigieren, oder als Alternative könnten die Repräsentationen als Informationen zum Korrigieren der Ausgabe des ADC direkt entweder während oder nach der Umsetzung verwendet werden. Dies sind lediglich Beispiele, und es werden andere Weisen der Korrektur der Ausgabe in Betracht gezogen.
Ähnliche Arten von Korrektur könnten auch während des Kalibrierungsprozesses verwendet werden. Falls zum Beispiel ein Kapazitätsfehler für eine Kapazität gemessen wird, könnten Trimmkapazitäten während des Kalibrierungsprozesses verwendet werden, um Kapazität zu korrigieren, die mit einem Bit assoziiert ist, bevor ein höchstwertiges Bit getestet wird. In solchen Fällen kann es nicht notwendig sein, beim Bestimmen einer Repräsentation eines Fehlers für ein Bit mit niedrigerwertigen Bit assoziierte Fehler einzuschließen, im Gegensatz zum Beispiel zu einer oder mehreren der obigen Gleichungen 7–12.
Obwohl Verfahren, Vorrichtungen und elektronische Komponenten im Kontext bestimmter bevorzugter Ausführungsformen und Beispiele offenbart wurden, versteht sich für Fachleute, dass die vorliegende Offenbarung über die spezifisch offenbarten Ausführungsformen auf andere alternative Ausführungsformen und/oder Verwendungen und offensichtliche Modifikationen und Äquivalente davon erweitert werden kann. Obwohl ausführlich mehrere Varianten gezeigt und beschrieben wurden, werden zusätzlich Fachleuten andere Modifikationen, die im Bereich der Offenbarung liegen, ohne weiteres ersichtlich sein. Außerdem wird in Betracht gezogen, dass verschiedene Kombinationen oder Subkombinationen der spezifischen Merkmale und Aspekte der Ausführungsformen hergestellt werden können und immer noch in den Bereich der Offenbarung fallen. Es versteht sich, dass verschiedene Merkmale und Aspekte der offenbarten Ausführungsformen miteinander kombiniert werden oder einander ersetzen können, um verschiedene Arten der offenbarten Ausführungsformen zu bilden. Somit ist beabsichtigt, dass der Schutzbereich der vorliegenden Erfindung, die hier offenbart wird, nicht durch die oben beschriebenen konkreten offenbarten Ausführungsformen beschränkt werden soll, sondern nur durch ein faires Lesen der folgenden Ansprüche bestimmt werden sollte.

Claims

Verfahren zur Kapazitätsfehlermessung in einem Sukzessiv-Approximations-Register-Analog-Digital-Umsetzer, SAR-ADC, wobei der ADC ein Register und einen Digital-Analog-Umsetzer, DAC, umfasst, wobei das Verfahren umfasst: Schalten einer mit einem ersten Bit des DAC assoziierten ersten Kapazität zwischen eine erste Referenzspannung und eine zweite Referenzspannung; Schalten einer ersten Menge von einer oder mehreren mit einem oder mehreren anderen Bit des DAC assoziierten Kapazitäten zwischen die erste Referenzspannung und eine dritte Referenzspannung; Schalten der ersten Kapazität zwischen einen ersten Knoten und die dritte Referenzspannung; Schalten der ersten Menge von einer oder mehreren Kapazitäten zwischen den ersten Knoten und die zweite Referenzspannung; und Messen einer Spannung am ersten Knoten, um eine Repräsentation einer Differenz zwischen der ersten Kapazität und einer Gesamtkapazität der ersten Menge von einer oder mehreren Kapazitäten zu bestimmen.
Verfahren nach Anspruch 1, wobei das eine oder die mehreren mit der ersten Menge von einer oder mehreren Kapazitäten assoziierten Bit niedrigerwertig als das erste Bit sind.
Verfahren nach Anspruch 1, umfassend: Schalten von Kapazitäten des DAC, die mit anderen Bit als dem ersten Bit und dem einen oder den mehreren anderen Bit assoziiert sind, zwischen die erste Referenzspannung sowie eine der zweiten und dritten Referenzspannung, wenn die erste Kapazität zwischen die erste Referenzspannung und die zweite Referenzspannung geschaltet ist, und zwischen den ersten Knoten und die eine der zweiten und dritten Referenzspannung, wenn die erste Kapazität zwischen den ersten Knoten und die dritte Referenzspannung geschaltet ist.
Verfahren nach Anspruch 1, wobei Messen der Spannung am ersten Knoten Verbinden des ersten Knotens mit einem ersten Eingang eines Komparators des ADC und Betreiben des ADC zur Messung der Spannung am ersten Knoten umfasst.
Verfahren nach Anspruch 1, wobei der erste Knoten mit einem ersten Eingang eines Komparators des ADC verbunden ist und Messen der Spannung am ersten Knoten Betreiben des ADC zur Messung der Spannung am ersten Knoten umfasst.
Verfahren nach Anspruch 1, wobei der DAC ein Differenz-DAC ist und das Verfahren ferner umfasst: Schalten einer mit dem ersten Bit des DAC assoziierten zweiten Kapazität zwischen die erste Referenzspannung und die zweite Referenzspannung; Schalten einer zweiten Menge von einer oder mehreren mit einem oder mehreren anderen Bit des DAC assoziierten Kapazitäten zwischen die erste Referenzspannung und die dritte Referenzspannung; Schalten der zweiten Kapazität zwischen einen zweiten Knoten und die dritte Referenzspannung; Schalten der zweiten Menge von einer oder mehreren Kapazitäten zwischen den zweiten Knoten und die zweite Referenzspannung; und Messen einer Spannung am zweiten Knoten, um eine Repräsentation eines Fehlers zwischen der zweiten Kapazität und einer Gesamtkapazität der zweiten Menge von einer oder mehreren Kapazitäten zu bestimmen.
Verfahren nach Anspruch 6, wobei der erste Knoten und der zweite Knoten mit einem ersten Eingang bzw. einem zweiten Eingang eines Komparators des DAC verbunden sind oder das Verfahren ferner Verbinden des ersten Knotens mit dem ersten Eingang des Komparators oder Verbinden des zweiten Knotens mit dem zweiten Eingang des Komparators umfasst.
Verfahren nach Anspruch 1, wobei die erste Referenzspannung eine Gleichtaktspannung ist, die zweite Referenzspannung eines von einer vorbestimmten Referenzspannung und Masse ist und die dritte Referenzspannung das andere der vorbestimmten Referenzspannung und Masse ist.
Verfahren nach Anspruch 1, ferner umfassend: Schalten einer mit einem zweiten Bit des DAC assoziierten weiteren Kapazität zwischen die erste Referenzspannung und die zweite Referenzspannung; Schalten einer weiteren Menge von einer oder mehreren mit einem oder mehreren anderen Bit des DAC assoziierten Kapazitäten zwischen die erste Referenzspannung und eine dritte Referenzspannung; Schalten der weiteren Kapazität zwischen den ersten Knoten und die dritte Referenzspannung; Schalten der weiteren Menge von einer oder mehreren Kapazitäten zwischen den ersten Knoten und die zweite Referenzspannung; und Messen einer Spannung am ersten Knoten, um eine weitere Repräsentation einer Differenz zwischen der weiteren Kapazität und einer Gesamtkapazität der weiteren Menge von einer oder mehreren Kapazitäten zu bestimmen.
Verfahren nach Anspruch 9, das ferner Bestimmen eines Fehlanpassungsfehlers der weiteren Kapazität auf Basis der ersten Repräsentation und der weiteren Repräsentation umfasst.
Verfahren nach Anspruch 1, das ferner Bestimmen eines Fehlanpassungsfehlers der ersten Kapazität auf Basis der ersten Repräsentation umfasst.
Verfahren nach Anspruch 1, das ferner Verwenden der Repräsentation zum Korrigieren eines Fehlers in einer Ausgabe des ADC umfasst.
Verfahren nach Anspruch 1, ferner umfassend: Schalten der ersten Kapazität und der ersten Menge von einer oder mehreren Kapazitäten zwischen den ersten Knoten und die zweite oder dritte Referenzspannung; Verbinden des ersten Knotens mit der ersten Referenzspannung; Bereitstellen einer Spannung am ersten Knoten an einem ersten Eingang eines Komparators des ADC; Bereitstellen der ersten Referenzspannung an einem zweiten Eingang des ADC; und Verwenden des ADC zur Messung einer Offsetspannung des ADC.
Verfahren nach Anspruch 13, das ferner Bestimmen eines Fehlanpassungsfehlers der ersten Kapazität auf der Basis der ersten Repräsentation und der Offsetspannung umfasst.
Verfahren nach Anspruch 1, welches das Ausführen des Verfahrens für mehrere Bit, einschließlich des ersten Bit, umfasst.
Verfahren nach Anspruch 15, wobei das Verfahren für ein oder mehrere niedrigstwertige Bit, LSB, des DAC nicht ausgeführt wird.
Sukzessiv-Approximations-Register-Analog-Digital-Umsetzer (SAR-ADC), ausgelegt zum Ausführen des Verfahrens nach Anspruch 1.
Vorrichtung, die den Analog-Digital-Umsetzer, ADC, von Anspruch 17 enthält.