TWI653835B - 循序漸進式類比數位轉換器和其校正方法 - Google Patents
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Abstract
本發明提供了一種循序漸進式類比數位轉換器。此循序漸進式類比數位轉換器包括類比電路和數位控制電路。數位控制電路會耦接類比電路。數位控制電路包括校正電路、記憶體裝置，以及非同步控制電路。校正電路可用以執行校正操作。記憶體裝置會耦接校正電路，以及儲存校正電路執行校正操作產生之校正資訊。非同步控制電路會耦接記憶體裝置，以及從記憶體裝置讀取校正資訊。當循序漸進式類比數位轉換器藉由非同步控制電路進行操作前，非同步控制電路根據校正資訊，消除循序漸進式類比數位轉換器中的非理想效應。
Description
本發明說明書主要係有關於一循序漸進式類比數位轉換器之校正技術，特別係有關於整合一同步控制電路和一非同步控制電路於一循序漸進式類比數位轉換器中之循序漸進式類比數位轉換器之校正技術。
在傳統同步(Synchronous)式之循序漸進式(Successive Approximation Register，SAR)類比數位轉換器(analog-to-digital converter，ADC)之電路設計時，在同步式之循序漸進式類比數位轉換器正式運作前，可先進行校正(calibration)，以避免循序漸進式類比數位轉換器本身的非理想效應所造成的誤差。然而，隨著對於循序漸進式類比數位轉換器之應用上有高速(High speed)、高效能(High performance)，以及低功耗(low power)的需求，因此，發展出了非同步式(Asynchronous)之循序漸進式類比數位轉換器。
然而，雖然非同步式之循序漸進式類比數位轉換器具有上述優點，但其並無法進行校正，因而使得在使用非同步式之循序漸進式類比數位轉換器時，正式運作時可能會因為
非理想效應所造成的誤差導致產品特性不好或者是量產良率不佳的問題產生。
有鑑於上述先前技術之問題，本發明提供了一循序漸進式類比數位轉換器之校正技術，特別係有關於藉由整合一同步控制電路和一非同步控制電路於一循序漸進式類比數位轉換器之循序漸進式類比數位轉換器和校正方法。
根據本發明之一實施例提供了一種循序漸進式類比數位轉換器。上述循序漸進式類比數位轉換器包括一類比電路以及一數位控制電路。數位控制電路會耦接上述類比電路。數位控制電路包括一校正電路、一記憶體裝置，以及一非同步控制電路。校正電路可用以執行一校正操作。記憶體裝置會耦接上述校正電路，以及儲存上述校正電路執行上述校正操作產生之校正資訊。非同步控制電路會耦接上述記憶體裝置，以及從上述記憶體裝置讀取上述校正資訊。當上述循序漸進式類比數位轉換器藉由上述非同步控制電路進行操作前，上述非同步控制電路會先根據上述校正資訊，消除上述循序漸進式類比數位轉換器中的非理想效應。
根據本發明一些實施例，數位控制電路更包括一選取電路。選取電路會耦接上述校正電路以及上述非同步控制電路，以及根據一控制信號，選擇啟動上述校正電路或上述非同步控制電路來進行上述循序漸進式類比數位轉換器之操作。根據本發明一些實施例，選取電路會從一控制腳位，接收上述控制信號。根據本發明一些實施例，在執行上述校正操作前，
選取電路會選取上述校正電路，對上述循序漸進式類比數位轉換器進行校正，以產生上述校正資訊。
根據本發明一些實施例，校正電路可係一同步控制電路。當同步控制電路被選取時，上述循序漸進式類比數位轉換器在一同步模式進行操作。當非同步控制電路被選取時，上述循序漸進式類比數位轉換器在一非同步模式進行操作。
根據本發明一些實施例，上述類比電路包括一取樣保持電路、一數位類比轉換器，以及一比較器。取樣保持電路會耦接上述數位控制電路。數位類比轉換器會耦接上述數位控制電路。比較器會耦接上述取樣保持電路和上述數位類比轉換器。
根據本發明之一實施例提供了一種校正方法。上述校正方法適用於一循序漸進式類比數位轉換器。上述校正方法包括：藉由上述循序漸進式類比數位轉換器之一校正電路在選取同步控制的模式下執行一校正操作；儲存執行上述校正操作產生之校正資訊；選取上述循序漸進式類比數位轉換器之一非同步控制電路進行上述循序漸進式類比數位轉換器之操作；根據上述校正資訊，消除上述循序漸進式類比數位轉換器中的非理想效應；以及藉由上述非同步控制電路，在一非同步模式，操作上述循序漸進式類比數位轉換器。
關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之循序漸進式類比數位轉換器和其校正方法，做些許的更動與潤飾而得到。
100‧‧‧循序漸進式類比數位轉換器
110‧‧‧類比電路
111‧‧‧取樣保持電路
112‧‧‧數位類比轉換器
113‧‧‧比較器
120‧‧‧數位控制電路
121‧‧‧校正電路
122‧‧‧記憶體裝置
123‧‧‧非同步控制電路
124‧‧‧選取電路
300‧‧‧流程圖
Vin‧‧‧輸入資料
Vref‧‧‧參考資料
Vout‧‧‧輸出資料
第1圖係顯示根據本發明之一實施例所述之循序漸進式類比數位轉換器100之方塊圖。
第2圖係顯示根據本發明之一實施例所述之數位控制電路120之方塊圖。
第3圖係根據本揭露之一實施例所述之校正方法之流程圖300。
本章節所敘述的是實施本發明之最佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第1圖係顯示根據本發明之一實施例所述之循序漸進式(Successive Approximation Register，SAR)類比數位轉換器(analog-to-digital converter，ADC)100之方塊圖。如第1圖所示，循序漸進式類比數位轉換器100可包括一類比電路110，以及一數位控制電路120。需注意地是，在第1圖中之方塊圖，僅係為了方便說明本發明之實施例，但本發明並不以此為限。循序漸進式類比數位轉換器100亦可包含其它元件。
如第1圖所示，類比電路110可包括一取樣保持(sample and hold，S/H)電路111、一數位類比轉換器(digital-to-analog converter，DAC)112以及一比較器(comparator)113。取樣保持電路111會耦接至數位控制電路120，以及接收輸入資料Vin。數位類比轉換器112會耦接至數位控
制電路120，以及接收參考資料Vref。比較器113會耦接取樣保持電路111和數位類比轉換器112。此外，數位控制電路120會產生輸出資料Vout。
第2圖係顯示根據本發明之一實施例所述之數位控制電路120之方塊圖。如第2圖所示，數位控制電路120可包括一校正電路121、一記憶體裝置122、一非同步控制電路123以及一選取電路124。記憶體裝置122會耦接校正電路121以及非同步控制電路123。選取電路124會耦接校正電路121以及非同步控制電路123。
根據本發明之實施例，校正電路121可係一同步控制電路。特別說明地是，本發明實施例所述之校正電路121可適用任何應用在循序漸進式類比數位轉換器100之同步控制電路。舉例來說，校正電路121中可包括一同步式之循序漸進式(SAR)控制電路和循序漸進式(SAR)之暫存器。
此外，本發明之實施例所述之非同步控制電路123亦可適用任何應用在循序漸進式類比數位轉換器100之非同步控制電路。舉例來說，非同步控制電路123中可包括一非同步式之循序漸進式(SAR)控制電路和循序漸進式(SAR)之暫存器。
根據本發明一實施例，記憶體裝置123可係一揮發性記憶體裝置(volatile memory devices)，例如：一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，但本發明不以此為限。根據本發明另一實施例，記憶體裝置123可係一非揮發性記憶體裝置(nonvolatile memory devices)，例
如：一唯讀記憶體(Read Only Memory，ROM)，或一快閃記憶體(flash memory)，但本發明不以此為限。
根據本發明一實施例，選取電路124可係一多工器(Multiplexer，MUX)電路，但本發明不以此為限。
根據本發明一實施例，在循序漸進式類比數位轉換器100進行操作前，循序漸進式類比數位轉換器100會先進入一校正模式。在校正模式中，循序漸進式類比數位轉換器100會藉由校正電路121產生一校正資訊，並將校正資訊儲存在記憶體裝置122。更具體來說，在產生校正資訊之過程中，一預定義之信號會先被輸入至循序漸進式類比數位轉換器100中。接著，選取電路124會選取校正電路121(例如：一同步控制電路)來進行校正操作。當循序漸進式類比數位轉換器100進入一校正模式後，校正電路121(同步控制電路)就會對循序漸進式類比數位轉換器100進行校正，以產生校正資訊，並將校正資訊儲存在記憶體裝置122。當循序漸進式類比數位轉換器100在進行實際操作時，儲存在記憶體裝置122之校正資訊將可用來消除循序漸進式類比數位轉換器100中的非理想效應，例如：數位類比轉換器112之不匹配(mismatch)，以及比較器113之偏移電壓(offset voltage)。
根據本發明一實施例，校正資訊可係在循序漸進式類比數位轉換器100出廠前產生。也就是說，在循序漸進式類比數位轉換器100出廠前，循序漸進式類比數位轉換器100會先進入校正模式，以產生校正資訊，並將校正資訊儲存在記憶體裝置122。當循序漸進式類比數位轉換器100出廠後，且
要實際進行操作前，循序漸進式類比數位轉換器100即可從記憶體裝置122中讀取校正資訊，並根據校正資訊，消除循序漸進式類比數位轉換器100中的非理想效應。
根據本發明一實施例，選取電路124會根據一外部控制信號選取同步控制電路(即校正電路121)或非同步控制電路123來進行循序漸進式類比數位轉換器100之操作。根據本發明一實施例，選取電路124會耦接一控制腳位(control pin)(圖未顯示)，並從控制腳位接收外部控制信號。
當選取電路124根據外部控制信號選取同步控制電路(即校正電路121)時，循序漸進式類比數位轉換器100將會在一同步模式進行操作。也就是說，當選取電路124根據外部控制信號選取同步控制電路(即校正電路121)時，循序漸進式類比數位轉換器100可視為一同步循序漸進式類比數位轉換器。在循序漸進式類比數位轉換器100在同步模式進行操作前，同步控制電路(即校正電路121)會先讀取記憶體裝置122所儲存之校正資訊，並根據校正資訊消除循序漸進式類比數位轉換器100中的非理想效應。循序漸進式類比數位轉換器100校正完成後，循序漸進式類比數位轉換器100即可藉由同步控制電路(即校正電路121)在同步模式下進行操作。
當選取電路124根據外部控制信號選取非同步控制電路123時，循序漸進式類比數位轉換器100會在一非同步模式進行操作。也就是說，當選取電路124根據外部控制信號選取非同步控制電路123時，循序漸進式類比數位轉換器100可視為一非同步循序漸進式類比數位轉換器。在循序漸進式類
比數位轉換器100在非同步模式進行操作前，非同步控制電路123會先讀取記憶體裝置122所儲存之校正資訊，並根據校正資訊消除循序漸進式類比數位轉換器100中的非理想效應。循序漸進式類比數位轉換器100校正完成後，循序漸進式類比數位轉換器100即可藉由非同步控制電路123在非同步模式下進行操作。
第3圖係根據本揭露之一實施例所述之校正方法之流程圖300。此校正方法可適用本發明之循序漸進式類比數位轉換器100。在步驟S310，藉由循序漸進式類比數位轉換器100之一校正電路(在選取同步控制的模式下)執行一校正操作。在步驟S320，儲存執行上述校正操作產生之校正資訊。在步驟S330，選取循序漸進式類比數位轉換器100之一非同步控制電路進行循序漸進式類比數位轉換器之操作。在步驟S340，根據校正資訊，消除循序漸進式類比數位轉換器100中的非理想效應。在步驟S350，藉由非同步控制電路，在一非同步模式，操作循序漸進式類比數位轉換器100。
根據本揭露之一實施例，校正方法中更包括，藉由一選取電路根據一控制信號，選擇啟動校正電路或非同步控制電路來進行循序漸進式類比數位轉換器100之操作。根據本揭露之一實施例，在執行上述校正操作前，會選取校正電路，對循序漸進式類比數位轉換器100進行校正，以產生校正資訊。
根據本揭露之一實施例，循序漸進式類比數位轉換器100之校正電路可係一同步控制電路。當同步控制電路被
選取時，會在一同步模式操作循序漸進式類比數位轉換器100。當非同步控制電路被選取時，會在非同步模式操作循序漸進式類比數位轉換器100。
根據本發明所提出之循序漸進式類比數位轉換器，循序漸進式類比數位轉換器可先在同步模式下，進行循序漸進式類比數位轉換器之校正，並將校正資訊預先儲存起來。因此，當循序漸進式類比數位轉換器切換到非同步模式下進行操作時，將可透過儲存之校正資訊，消除循序漸進式類比數位轉換器中的非理想效應。因此，本發明所提出之循序漸進式類比數位轉換器，將可降低在使用非同步式之循序漸進式類比數位轉換器，產品特性不好或者是量產良率不佳的問題產生。
在本說明書中以及申請專利範圍中的序號，例如「第一」、「第二」等等，僅係為了方便說明，彼此之間並沒有順序上的先後關係。
以上段落使用多種層面描述。顯然的，本文的教示可以多種方式實現，而在範例中揭露之任何特定架構或功能僅為一代表性之狀況。根據本文之教示，任何熟知此技藝之人士應理解在本文揭露之各層面可獨立實作或兩種以上之層面可以合併實作。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (10)
- 一種循序漸進式類比數位轉換器，包括：一類比電路，用以接收一輸入信號；以及一數位控制電路，耦接上述類比電路，其中上述數位控制電路包括：一校正電路，執行一校正操作；一記憶體裝置，耦接上述校正電路，以及儲存上述校正電路執行上述校正操作產生之校正資訊；以及一非同步控制電路，耦接上述記憶體裝置，其中當上述循序漸進式類比數位轉換器在一非同步模式進行操作時，上述非同步控制電路被選取，並用以輸出一輸出信號；其中當上述非同步控制電路被選取，以在上述非同步模式進行上述循序漸進式類比數位轉換器之操作前，上述非同步控制電路從上述記憶體裝置讀取上述校正資訊，並根據上述校正資訊，消除上述循序漸進式類比數位轉換器中的非理想效應。
- 如申請專利範圍第1項所述之循序漸進式類比數位轉換器，其中上述數位控制電路更包括：一選取電路，耦接上述類比電路、上述校正電路以及上述非同步控制電路，以及根據一控制信號，選擇啟動上述校正電路或上述非同步控制電路來進行上述循序漸進式類比數位轉換器之操作。
- 如申請專利範圍第2項所述之循序漸進式類比數位轉換器，其中上述選取電路會從一控制腳位，接收上述控制信號。
- 如申請專利範圍第2項所述之循序漸進式類比數位轉換器，其中在執行上述校正操作前，選取電路選取上述校正電路，對上述循序漸進式類比數位轉換器進行校正，以產生上述校正資訊。
- 如申請專利範圍第2項所述之循序漸進式類比數位轉換器，其中上述校正電路係一同步控制電路。
- 如申請專利範圍第1項所述之循序漸進式類比數位轉換器，其中上述類比電路包括：一取樣保持電路，耦接上述數位控制電路；一數位類比轉換器，耦接上述數位控制電路；以及一比較器，耦接上述取樣保持電路和上述數位類比轉換器。
- 一種校正方法，適用於一循序漸進式類比數位轉換器，包括：藉由上述循序漸進式類比數位轉換器之一校正電路執行一校正操作；儲存執行上述校正操作產生之校正資訊於上述循序漸進式類比數位轉換器之一記憶體裝置中；選取上述循序漸進式類比數位轉換器之一非同步控制電路，以在一非同步模式進行上述循序漸進式類比數位轉換器之操作；從上述記憶體裝置讀取上述校正資訊，並根據上述校正資訊，消除上述循序漸進式類比數位轉換器中的非理想效應；以及藉由上述非同步控制電路，在上述非同步模式，操作上述循序漸進式類比數位轉換器。
- 如申請專利範圍第7項所述之校正方法，更包括：藉由一選取電路根據一控制信號，選擇啟動上述校正電路或上述非同步控制電路來進行上述循序漸進式類比數位轉換器之操作。
- 如申請專利範圍第8項所述之校正方法，更包括：在執行上述校正操作前，選取上述校正電路，對上述循序漸進式類比數位轉換器進行校正，以產生上述校正資訊。
- 如申請專利範圍第8項所述之校正方法，其中上述校正電路係一同步控制電路。
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