JP4839139B2

JP4839139B2 - Ａｄ／ｄａ変換兼用装置

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Publication number: JP4839139B2
Application number: JP2006171793A
Authority: JP
Inventors: 泰正早川; 昭吉田; 多一郎河合
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2006-06-21
Filing date: 2006-06-21
Publication date: 2011-12-21
Anticipated expiration: 2026-06-21
Also published as: JP2008005159A; KR100884166B1; CN101093997A; KR20070121550A; US7477173B2; US20070296622A1; CN101093997B

Description

本発明は、ＡＤ／ＤＡ変換兼用装置に関する。

光ディスク装置では、フォーカシング処理やトラッキング処理等のサーボ処理をデジタル処理で行うことが一般的に行われている（特許文献１）。サーボ処理をデジタル処理で行う場合、光ピックアップからの出力信号に基づいて生成されたＦＥ（Focusing Error）信号やＴＥ（Tracking Error）信号等のアナログ信号をデジタル信号に変換するＡＤコンバータが必要になる。また、サーボ処理した結果のデジタル信号を光ピックアップ等の制御に用いられるアナログ信号に変換するＤＡコンバータが必要になる。

図４は、ＡＤコンバータ及びＤＡコンバータを備えたサーボ処理装置の一般的な構成例を示す図である。サーボ処理装置１００は、セレクタ１１０、サンプルホールド回路１１１、ＡＤコンバータ１１２、サーボ処理回路１１３、ＤＡコンバータ１１４、セレクタ１１５、及びサンプルホールド回路１１６＿１〜１１６＿ｎを含んで構成されている。

セレクタ１１０には、ＦＥ信号やＴＥ信号等の複数のアナログ信号（Ｖ_IN1〜Ｖ_INn）が入力されている。そして、選択信号ＡＤＳＥＬに応じた一つのアナログ信号がセレクタ１１０から出力される。セレクタ１１０から出力されるアナログ信号は、サンプルホールド回路１１１を介してＡＤコンバータ１１２に入力される。サーボ処理回路１１３は、ＡＤコンバータ１１２から出力されるデジタル信号に基づいて、フォーカシング処理やトラッキング処理等を行うためのデジタル信号を出力する。サーボ処理回路１１３から出力されるデジタル信号は、ＤＡコンバータ１１４によってアナログ信号に変換されてセレクタ１１５に入力される。そして、セレクタ１１５に入力されたアナログ信号は、選択信号ＤＡＳＥＬに基づいて、サンプルホールド回路１１６＿１〜１１６＿ｎのうちの何れか一つに出力される。そして、サンプルホールド回路１１６＿１〜１１６＿ｎから出力されるアナログ信号（Ｖ_O1〜Ｖ_On）により、フォーカシング処理やトラッキング処理等が行われる。

ＡＤコンバータ１１２としては、逐次比較型ＡＤコンバータが用いられることが多い。図５は、ＡＤコンバータを逐次比較型とする場合の一般的な構成例を示す図である。ＡＤコンバータ１１２は、比較回路１２０、逐次比較レジスタ１２１、及びＤＡコンバータ１２２を備えている。ＡＤコンバータ１１２では、入力されるアナログ信号Ｖ_INと、逐次比較レジスタ１２１に格納されているデジタル信号をＤＡコンバータ１２２によりＤＡ変換したアナログ信号とが比較回路１２０によって大小比較されることにより、逐次比較レジスタ１２１に格納されたデジタル信号の値が最上位ビットから順に確定される。そして、最下位ビットの確定終了後に逐次比較レジスタ１２１に格納されているデジタル信号Ｖ_ADOが、アナログ信号Ｖ_INをＡＤ変換した信号となる。

サーボ処理装置１００では、複数のアナログ信号（Ｖ_IN1〜Ｖ_INn）のＡＤ変換と、複数のアナログ信号（Ｖ_O1〜Ｖ_On）を得るためのＤＡ変換とが行われる。そのため、サーボ処理装置１００では、図６のタイミングチャートに示すように、ＡＤ変換処理とＤＡ変換処理とが並列に実行される。図６の例では、クロックＣＬＫに応じてカウントアップするカウンタＣＮＴが“０”のタイミングで、アナログ信号Ｖ_IN1を選択するための選択信号ＡＤＳＥＬが出力される。そして、カウンタＣＮＴが“４”のタイミングで、リセット信号ＡＤＲＥＳがＨレベルとなり、逐次比較レジスタ１２１のデジタル信号が初期値（initial）に設定され、サンプルホールド回路１１１によるサンプリングが開始される。また、カウンタＣＮＴが“５”のタイミングで、サンプルホールド回路１１１はアナログ信号Ｖ_IN1の値を保持する。その後、カウンタＣＮＴが“６”のタイミングから、逐次比較レジスタ１２１に格納されたデジタル信号の最上位ビット（MSB）から最下位ビット（LSB）までの確定処理が開始される。そして、最下位ビット（LSB）までの確定が終了すると、アナログ信号Ｖ_IN1をＡＤ変換したデジタル信号Ｖ_ADOが得られる。

このＡＤ変換と並行して、カウンタＣＮＴが“０”のタイミングに、サーボ処理回路１１３は、アナログ信号Ｖ_O1として出力されるべきデジタル信号の出力を開始する。そして、カウンタＣＮＴが“１”のタイミングで、アナログ信号Ｖ_O1を出力するための選択信号ＤＡＳＥＬが出力され、サンプルホールド回路１１６＿１によるサンプリングが開始される。そして、カウンタＣＮＴが“７”のタイミングで、サンプルホールド回路１１６＿１はアナログ信号Ｖ_O1を保持する。これにより、サーボ処理回路１１３から出力されたデジタル信号をＤＡ変換したアナログ信号Ｖ_O1が得られる。

ところで、ＡＤコンバータ１１２を逐次比較型とする場合、サーボ処理装置１００には、２つのＤＡコンバータ１１４，１２２が必要となる。そのため、サーボ処理装置１００を構成する回路の回路規模が大きくなってしまう。そこで、ＡＤ変換とＤＡ変換の両方を行う必要がある場合に、逐次比較型のＡＤコンバータに含まれるＤＡコンバータをＤＡ変換用に兼用することにより、回路規模の増大を抑制する手法が知られている（特許文献２）。
特開２００２−２５０７８号公報特開２００３−２２４４７３号公報

サーボ処理装置１００では、前述したように、複数のアナログ信号（Ｖ_IN1〜Ｖ_INn）のＡＤ変換と、複数のアナログ信号（Ｖ_O1〜Ｖ_On）を得るためのＤＡ変換とが実行される。そのため、このようなサーボ処理装置１００において、特許文献２に開示されているようなＡＤ／ＤＡ変換兼用装置を用いてＡＤ変換及びＤＡ変換を行うこととすると、ＡＤ変換とＤＡ変換を並列に行うことはできない。そのため、例えば、ＡＤ変換とＤＡ変換を交互に繰り返し実行することとなり、ＡＤ変換及びＤＡ変換に必要な処理時間が長くなり、フォーカシング処理やトラッキング処理等の処理速度低下を招くこととなる。

本発明は上記課題を鑑みてなされたものであり、処理時間を短縮可能なＡＤ／ＤＡ変換兼用装置を提供することを目的とする。

上記目的を達成するため、本発明のＡＤ／ＤＡ変換兼用装置は、ＡＤ変換又はＤＡ変換の何れか一方を選択する変換選択信号に基づいて、アナログ入力信号をＡＤ変換して出力するか、デジタル入力信号をＤＡ変換して出力するＡＤ／ＤＡ変換兼用装置であって、複数のアナログ入力信号の中から、入力選択信号に基づいて何れか一つのアナログ信号を選択して出力する入力信号選択回路と、前記入力信号選択回路から出力される前記アナログ入力信号をサンプリングして保持する入力サンプルホールド回路と、デジタル信号をアナログ信号に変換して出力するＤＡコンバータと、前記入力サンプルホールド回路から出力される前記アナログ入力信号と、前記ＤＡコンバータから出力される前記アナログ信号との大小関係を示す比較信号を出力する比較回路と、前記比較回路から出力される前記比較信号に基づいて、格納されるデジタル信号の各桁を逐次的に確定する逐次比較レジスタと、前記逐次比較レジスタに格納される前記デジタル信号と、前記デジタル入力信号と、前記変換選択信号とが入力され、前記変換選択信号がＡＤ変換を示す場合は、前記逐次比較レジスタに格納される前記デジタル信号を前記ＤＡコンバータに出力し、前記変換選択信号がＤＡ変換を示す場合は、前記デジタル入力信号を前記ＤＡコンバータに出力する選択回路と、前記変換選択信号がＤＡ変換を示す場合に、前記入力選択信号を出力する制御部と、を備えることとする。

また、前記比較回路は、前記変換選択信号がＤＡ変換を示す場合は、前記比較信号を所定レベルとすることとしてもよい。

また、前記ＡＤ／ＤＡ変換兼用装置は、前記変換選択信号がＤＡ変換を示す場合に、前記ＤＡコンバータから出力される前記アナログ信号をサンプリングして保持する出力サンプルホールド回路を更に備え、前記制御部は、前記出力サンプルホールド回路が前記アナログ信号をサンプリングしている間に前記制御信号を出力することとしてもよい。

また、前記ＡＤ／ＤＡ変換兼用装置は、前記出力サンプルホールド回路を複数備え、前記ＤＡコンバータから出力される前記アナログ信号を、出力選択信号に基づいて複数の前記出力サンプルホールド回路のうちの何れか一つに出力する出力信号選択回路を、更に備えることとすることもできる。

処理時間を短縮可能なＡＤ／ＤＡ変換兼用装置を提供することができる。

＝＝回路構成＝＝
図１は、本発明の一実施形態であるＡＤ／ＤＡ変換兼用装置の構成を示す図である。ＡＤ／ＤＡ変換兼用装置１は、ＦＥ信号やＴＥ信号等のアナログ信号（Ｖ_IN1〜Ｖ_INn）をＡＤ変換してデジタル信号Ｖ_ADOを出力する機能と、フォーカシング処理やトラッキング処理等をするためのデジタル信号Ｖ_DAIをＤＡ変換してアナログ信号（Ｖ_O1〜Ｖ_On）を出力する機能とを兼ね備えている。

ＡＤ／ＤＡ変換兼用装置１は、メインクロック生成回路１０、制御部１１、セレクタ１２、サンプルホールド回路１３、比較回路１４、逐次比較レジスタ１５、マルチプレクサ（ＭＰＸ）１６、ＤＡコンバータ１７、セレクタ１８、及び複数のサンプルホールド回路１９＿１〜１９＿ｎを含んで構成されている。

メインクロック生成回路１０は、所定周波数のメインクロックを生成する回路である。制御部１１は、メインクロック生成回路１０から出力されるメインクロックに基づいて、ＡＤ／ＤＡ変換兼用装置１の動作に必要なクロックＣＬＫ、変換選択信号ＡＤＥＮ、リセット信号ＡＤＲＥＳ、入力選択信号ＡＤＳＥＬ、及び出力選択信号ＤＡＳＥＬを出力する。

クロックＣＬＫは、例えば、逓倍回路等によってメインクロックの周波数を逓倍して得られる信号である。変換選択信号ＡＤＥＮは、ＡＤ／ＤＡ変換兼用装置１において、ＡＤ変換を行うかＤＡ変換を行うかを選択するための信号である。本実施形態においては、変換選択信号ＡＤＥＮがＨレベルの場合にＡＤ変換が行われ、Ｌレベルの場合にＤＡ変換が行われることとする。リセット信号ＡＤＲＥＳは、逐次比較レジスタ１５に格納されているデジタル信号を初期化するための信号である。本実施形態においては、リセット信号ＡＤＲＥＳがＨレベル時に、逐次比較レジスタ１５がリセットされることとする。また、ＡＤＲＥＳ信号は、アナログ信号（Ｖ_IN1〜Ｖ_INn）をサンプリングするための制御信号も兼ねている。入力選択信号ＡＤＳＥＬは、複数のアナログ信号（Ｖ_IN1〜Ｖ_INn）の中からＡＤ変換対象となる一つのアナログ信号を選択するための信号である。出力選択信号ＤＡＳＥＬは、ＤＡ変換されたアナログ信号の出力先を選択するための信号である。

なお、制御部１１は、クロックＣＬＫを生成するための逓倍回路、クロックＣＬＫをカウントするカウンタ回路、カウンタ回路の出力に応じて各信号ＡＤＥＮ，ＡＤＲＥＳ，ＡＤＳＥＬ，ＤＡＳＥＬを出力するロジック回路等を用いて構成することができる。また、制御部１１は、プロセッサがメモリに格納されたプログラムを実行することにより実現されることとしてもよい。

セレクタ１２（入力信号選択回路）は、入力される複数のアナログ信号（アナログ入力信号：Ｖ_IN1〜Ｖ_INn）の中から、入力選択信号ＡＤＳＥＬに応じた一つのアナログ信号を選択して出力する回路である。なお、セレクタ１２は、例えば、ｎ個のトランスファゲートを用いて構成することができる。

サンプルホールド回路１３（入力サンプルホールド回路）は、セレクタ１２から出力されるアナログ信号をサンプリングして保持する回路である。また、サンプルホールド回路１３には、ＡＤＲＥＳ信号が入力されており、ＡＤＲＥＳ信号がＨレベルの時にセレクタ１２から出力されるアナログ信号をサンプリングする。

比較回路１４は、サンプルホールド回路１３から出力されるアナログ信号Ｖ_INと、ＤＡコンバータ１７から出力されるアナログ信号Ｖ_DAとの大小比較を行い、その結果を示す比較信号を出力する回路である。また、比較回路１４には、変換選択信号ＡＤＥＮが入力されており、変換選択信号ＡＤＥＮがＤＡ変換を示す場合には、比較回路１４から出力される比較信号は所定レベルに固定される。

図２は、比較回路１４の構成例を示す図である。比較回路１４は、コンパレータ３０及びスイッチ回路３１，３２を備えている。コンパレータ３０の＋入力端子には、サンプルホールド回路１３から出力されるアナログ信号Ｖ_INが入力され、−入力端子には、ＤＡコンバータ１７から出力されるアナログ信号Ｖ_DAが入力されている。したがって、本実施形態では、コンパレータ３０から出力される比較信号は、アナログ信号Ｖ_INがアナログ信号Ｖ_DAより大きい場合はＨレベル、小さい場合はＬレベルとなる。スイッチ回路３１は、一端がコンパレータ３０の出力端子と接続され、他端が逐次比較レジスタ１５と接続されている。本実施形態では、スイッチ回路３１は、変換選択信号ＡＤＥＮがＨレベルの場合にオンとなり、Ｌレベルの場合にオフとなることとする。スイッチ回路３２は、一端にＨレベルを示す電圧Ｖ_Hが印加され、他端が逐次比較レジスタ１５と接続されている。本実施形態では、スイッチ回路３２は、変換選択信号ＡＤＥＮがＨレベルの場合にオフとなり、Ｌレベルの場合にオンとなることとする。つまり、変換選択信号ＡＤＥＮがＡＤ変換を示す場合、スイッチ回路３１がオン、スイッチ回路３２がオフとなり、コンパレータ３０から出力されるアナログ信号Ｖ_IN，Ｖ_DAの比較信号が逐次比較レジスタ１５に出力される。一方、変換選択信号ＡＤＥＮがＤＡ変換を示す場合、スイッチ回路３１がオフ、スイッチ回路３２がオンとなり、コンパレータ３０から出力されるアナログ信号Ｖ_IN，Ｖ_DAの比較信号にかかわらず、Ｈレベルの信号が逐次比較レジスタ１５に出力される。なお、変換選択信号ＡＤＥＮがＤＡ変換を示す場合に逐次比較レジスタ１５に出力される信号は、所定レベルであればＨレベルの信号には限られない。例えば、接地レベルの信号が出力されることとしてもよい。

逐次比較レジスタ１５は、例えば８ビットのデジタル信号を格納するレジスタである。逐次比較レジスタ１５に格納されたデジタル信号は、例えば、リセット信号ＡＤＲＥＳがＨレベル時に、全ビットが“０”（初期値）にリセットされる。そして、比較回路１４から出力される比較信号に基づいて、デジタル信号の最上位ビット（MSB）から順に、“０”であるか“１”であるかが確定される。

具体的には、まず、逐次比較レジスタ１５のデジタル信号の最上位ビット（MSB）のみが“１”に設定される。そして、そのデジタル信号がＤＡコンバータ１７でＤＡ変換され、アナログ信号Ｖ_DAが出力される。このとき、比較回路１４から出力される比較信号がＨレベル、つまり、アナログ信号Ｖ_INがアナログ信号Ｖ_DAより大きければ、最上位ビット（MSB）は“１”に確定される。一方、比較回路１４から出力される比較信号がＬレベル、つまり、アナログ信号Ｖ_INがアナログ信号Ｖ_DAより小さければ、最上位ビット（MSB）は“０”に確定される。そして、最下位ビット（LSB）まで同様の処理が繰り返されることにより、逐次比較レジスタ１５に格納されたデジタル信号は、アナログ信号Ｖ_INをＡＤ変換したものとなる。

なお、逐次比較レジスタ１５に格納されるデジタル信号の初期値は、全ビットが“０”の信号に限られない。例えば、全ビットが“１”の信号とすることもできるし、最上位ビットが“１”、残りのビットが“０”の信号等とすることもできる。

マルチプレクサ１６（選択回路）は、変換選択信号ＡＤＥＮに基づいて、逐次比較レジスタ１５から出力されるデジタル信号Ｖ_ADO、または、ＤＡ変換の入力信号となるデジタル信号Ｖ_DAIの何れか一方を選択して出力する。具体的には、変換選択信号ＡＤＥＮがＡＤ変換を示す場合はデジタル信号Ｖ_ADOが出力され、ＤＡ変換を示す場合はデジタル信号Ｖ_DAIが出力される。

ＤＡコンバータ１７は、マルチプレクサ１６から出力されるデジタル信号をＤＡ変換してアナログ信号Ｖ_DAを出力する。

セレクタ１８（出力信号選択回路）は、出力選択信号ＤＡＳＥＬに基づいて、ＤＡコンバータ１７から出力されるアナログ信号Ｖ_DAを、複数のサンプルホールド回路１９＿１〜１９＿ｎの何れか一つに出力する。なお、セレクタ１８は、例えば、ｎ個のトランスファゲートを用いて構成することができる。

サンプルホールド回路１９＿１〜１９＿ｎ（出力サンプルホールド回路）は、セレクタ１８から出力されるアナログ信号をサンプリングして保持する回路である。

＝＝動作説明＝＝
ＡＤ変換及びＤＡ変換の動作について説明する。図３は、ＡＤ／ＤＡ変換兼用装置１におけるＡＤ／ＤＡ変換の動作例を示すタイミングチャートである。初期状態では、変換選択信号ＡＤＥＮがＤＡ変換を示し（DA active）、入力選択信号ＡＤＳＥＬは何れのアナログ信号（Ｖ_IN1〜Ｖ_INn）も選択しない状態を示し、出力選択信号ＤＡＳＥＬはアナログ信号Ｖ_DAをサンプルホールド回路１９＿１に出力する状態を示していることとする。この状態では、マルチプレクサ１６は、デジタル信号Ｖ_DAIを選択して出力している。ＤＡコンバータ１７から出力されるアナログ信号Ｖ_DAは、セレクタ１８を介してサンプルホールド回路１９＿１に出力されている。そして、サンプルホールド回路１９＿１はサンプリング動作を行っている。そして、カウンタＣＮＴが“５”のタイミングで、サンプルホールド回路１９＿１はアナログ信号Ｖ_DAを保持（ホールド）し、デジタル信号Ｖ_DAIをＤＡ変換したアナログ信号Ｖ_O1として出力する。

サンプルホールド回路１９＿１におけるサンプリング動作と並行して、カウンタＣＮＴが“０”のタイミングで、入力選択信号ＡＤＳＥＬがアナログ信号Ｖ_IN1を選択する状態となる。これに伴い、セレクタ１２からアナログ信号Ｖ_IN1が出力される。その後、カウンタＣＮＴが“５”のタイミングで、変換選択信号ＡＤＥＮがＡＤ変換を示す状態（AD active）となり、リセット信号ＡＤＲＥＳがＨレベルとなる。リセット信号ＡＤＲＥＳがＨレベルになると、逐次比較レジスタ１５に格納されたデジタル信号Ｖ_ADOは初期値（initial）に設定され、サンプルホールド回路１３はサンプリング動作を開始する。そして、カウンタＣＮＴが“６”のタイミングで、リセット信号ＡＤＲＥＳがＬレベルとなり、サンプルホールド回路１３は、アナログ信号Ｖ_IN1を保持（ホールド）し、比較回路１４に対する入力信号Ｖ_INとして出力する。続いて、カウンタＣＮＴが“７”のタイミングから、逐次比較レジスタ１５に格納されたデジタル信号Ｖ_ADOの最上位ビット（MSB）から順に各ビットの確定処理が行われる。そして、カウンタＣＮＴが“ａ”のタイミングでデジタル信号Ｖ_ADOの最下位ビット（LSB）の確定処理が終わると、逐次比較レジスタ１５から出力されるデジタル信号Ｖ_ADOは、アナログ信号Ｖ_IN1をＡＤ変換したものとなる。

また、カウンタＣＮＴが“８”のタイミングから、次のＤＡ変換の入力となるデジタル信号Ｖ_DAIがマルチプレクサ１６に入力される。そして、カウンタＣＮＴが“ｂ”のタイミングで、変換選択信号ＡＤＥＮがＤＡ変換を示す状態（DA active）となる。これにより、マルチプレクサ１６は、デジタル信号Ｖ_DAIを選択して出力する。続いて、カウンタＣＮＴが“ｃ”のタイミングで、出力選択信号ＤＡＳＥＬはアナログ信号Ｖ_DAをサンプルホールド回路１９＿２に出力する状態に変化する。これにより、サンプルホールド回路１９＿２はサンプリング動作を開始する。そして、カウンタＣＮＴが“ｉ”のタイミングで、サンプルホールド回路１９＿２はアナログ信号Ｖ_DAを保持（ホールド）し、デジタル信号Ｖ_DAIをＤＡ変換したアナログ信号Ｖ_O2として出力する。

なお、カウンタＣＮＴが“ｂ”のタイミングにマルチプレクサ１６からデジタル信号Ｖ_DAIが出力されはじめると、ＤＡコンバータ１７から出力されるアナログ信号Ｖ_DAも変化する。ただし、変換選択信号ＡＤＥＮがＤＡ変換を示す状態（DA active）の場合は、比較回路１４の出力は所定レベル（本実施形態ではＨレベル）に固定され、かつ、逐次比較データは確定処理されているため、逐次比較レジスタ１５から出力されるデジタル信号Ｖ_ADOは変化しない。

このように、ＡＤ／ＤＡ変換兼用装置１では、ＡＤ変換とＤＡ変換が交互に繰り返されることにより、複数のアナログ信号（Ｖ_IN1〜Ｖ_INn）のＡＤ変換と複数のデジタル信号Ｖ_DAIのＤＡ変換とが行われる。

以上、本実施形態のＡＤ／ＤＡ変換兼用装置１について説明した。前述したように、ＡＤ／ＤＡ変換兼用装置１では、ＤＡ変換が行われている間に、次にＡＤ変換されるアナログ信号が選択されている。そのため、ＤＡ変換が終了してＡＤ変換を開始する際に、すぐにアナログ信号をサンプリング・保持（ホールド）することができる。したがって、ＡＤ変換及びＤＡ変換を単純に直列的に実行する場合と比較して、ＡＤ変換及びＤＡ変換に要するトータルの時間を短縮することができる。そして、ＡＤコンバータとＤＡコンバータが必要なサーボ装置等にＡＤ／ＤＡ変換兼用装置１を用いることにより、ＤＡ変換専用のＤＡコンバータを設ける必要がなく、回路規模の増大を抑制することができる。

なお、本実施形態においては、変換選択信号ＡＤＥＮがＡＤ変換を示す状態（AD active）となった後にアナログ信号をサンプリング・保持（ホールド）することとしたが、ＤＡ変換が行われている間にアナログ信号をサンプリング・保持（ホールド）することとしてもよい。同様に、逐次比較レジスタ１５に格納されたデジタル信号Ｖ_ADOの初期化についても、ＤＡ変換が行われている間に行うこととしてもよい。このように、アナログ信号のサンプリング・保持（ホールド）や逐次比較レジスタ１５の初期化をＤＡ変換中に行うことにより、処理時間の更なる短縮も可能となる。

また、ＡＤ／ＤＡ変換兼用装置１では、ＤＡ変換が行われている間は、比較回路１４から出力される比較信号が所定レベルに固定され、かつ、逐次比較データは確定処理されている。そのため、ＤＡコンバータ１７から出力されるアナログ信号Ｖ_DAが変化したとしても、直前のＡＤ変換の結果であるデジタル信号Ｖ_ADOを保持することができる。したがって、ＤＡ変換中に、デジタル信号Ｖ_ADOを用いて処理を行うサーボ処理回路等に影響を与えることがない。

また、ＡＤ／ＤＡ変換兼用装置１では、セレクタ１２によって複数のアナログ信号（Ｖ_IN1〜Ｖ_INn）を選択可能となっている。そして、ＤＡ変換が行われている間に、入力選択信号ＡＤＳＥＬに応じて、次にＡＤ変換されるアナログ信号の出力が開始される。したがって、サーボ処理装置等、複数のアナログ信号のＡＤ変換が必要な装置にＡＤ／ＤＡ変換兼用装置１を用いることにより、ＡＤ変換及びＤＡ変換に要するトータルの時間を短縮することができる。

また、ＡＤ／ＤＡ変換兼用装置１では、デジタル信号Ｖ_DAIをＤＡ変換したアナログ信号Ｖ_DAをサンプリングして保持するサンプルホールド回路１９＿１〜１９＿ｎが設けられている。そして、ＡＤ／ＤＡ変換兼用装置１では、ＤＡ変換されたアナログ信号Ｖ_DAがサンプルホールド回路１９＿１〜１９＿ｎでサンプリングされている間に、次にＡＤ変換されるアナログ信号を選択している。これにより、アナログ信号Ｖ_DAのサンプリングに必要な時間を有効に活用し、ＡＤ変換及びＤＡ変換に要するトータルの時間を短縮することができる。

また、ＡＤ／ＤＡ変換兼用装置１では、セレクタ１８によって、アナログ信号Ｖ_DAの出力先を選択可能となっている。したがって、ＤＡ変換されたアナログ信号を複数の制御回路等に出力する必要があるサーボ処理装置等への適用が可能となる。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

本発明の一実施形態であるＡＤ／ＤＡ変換兼用装置の構成を示す図である。比較回路の構成例を示す図である。ＡＤ／ＤＡ変換兼用装置におけるＡＤ／ＤＡ変換の動作例を示すタイミングチャートである。ＡＤコンバータ及びＤＡコンバータを備えたサーボ処理装置の一般的な構成例を示す図である。ＡＤコンバータを逐次比較型とする場合の一般的な構成例を示す図である。ＡＤ変換及びＤＡ変換を並列に行う場合の動作例を示すタイミングチャートである。

符号の説明

１ＡＤ／ＤＡ変換兼用装置
１０メインクロック生成回路
１１制御部
１２セレクタ
１３サンプルホールド回路
１４比較回路
１５逐次比較レジスタ
１６マルチプレクサ
１７ＤＡコンバータ
１８セレクタ
１９＿１〜１９＿ｎサンプルホールド回路
３０コンパレータ
３１，３２スイッチ回路

Claims

ＡＤ変換又はＤＡ変換の何れか一方を選択する変換選択信号に基づいて、アナログ入力信号をＡＤ変換して出力するか、デジタル入力信号をＤＡ変換して出力するＡＤ／ＤＡ変換兼用装置であって、
複数のアナログ入力信号の中から、入力選択信号に基づいて何れか一つのアナログ信号を選択して出力する入力信号選択回路と、
前記入力信号選択回路から出力される前記アナログ入力信号をサンプリングして保持する入力サンプルホールド回路と、
デジタル信号をアナログ信号に変換して出力するＤＡコンバータと、
前記入力サンプルホールド回路から出力される前記アナログ入力信号と、前記ＤＡコンバータから出力される前記アナログ信号との大小関係を示す比較信号を出力する比較回路と、
前記比較回路から出力される前記比較信号に基づいて、格納されるデジタル信号の各桁を逐次的に確定する逐次比較レジスタと、
前記逐次比較レジスタに格納される前記デジタル信号と、前記デジタル入力信号と、前記変換選択信号とが入力され、前記変換選択信号がＡＤ変換を示す場合は、前記逐次比較レジスタに格納される前記デジタル信号を前記ＤＡコンバータに出力し、前記変換選択信号がＤＡ変換を示す場合は、前記デジタル入力信号を前記ＤＡコンバータに出力する選択回路と、
前記変換選択信号がＤＡ変換を示す場合に、前記入力選択信号を出力する制御部と、
を備えることを特徴とするＡＤ／ＤＡ変換兼用装置。
請求項１に記載のＡＤ／ＤＡ変換兼用装置であって、
前記比較回路は、前記変換選択信号がＤＡ変換を示す場合は、前記比較信号を所定レベルとすること、
を特徴とするＡＤ／ＤＡ変換兼用装置。
請求項１又は２に記載のＡＤ／ＤＡ変換兼用装置であって、
前記変換選択信号がＤＡ変換を示す場合に、前記ＤＡコンバータから出力される前記アナログ信号をサンプリングして保持する出力サンプルホールド回路を更に備え、
前記制御部は、前記出力サンプルホールド回路が前記アナログ信号をサンプリングしている間に前記制御信号を出力すること、
を特徴とするＡＤ／ＤＡ変換兼用装置。
請求項３に記載のＡＤ／ＤＡ変換兼用装置であって、
前記出力サンプルホールド回路を複数備え、
前記ＤＡコンバータから出力される前記アナログ信号を、出力選択信号に基づいて複数の前記出力サンプルホールド回路のうちの何れか一つに出力する出力信号選択回路を、
更に備えることを特徴とするＡＤ／ＤＡ変換兼用装置。