JP6903154B2 - 増幅回路及びそれを備えるアナログデジタル変換システム - Google Patents

Description

本発明は、増幅回路及びそれを備えるアナログデジタル変換（以下、「Ａ／Ｄ変換」）とも称する）システムに関し、より特定的には、オートゼロ補正機能を有する増幅回路及びそれを備えるＡ／Ｄ変換システムに関する。

Ａ／Ｄ変換に用いられている増幅回路において、ゼロ点の精度を高めるためのオートゼロ補正が公知である。たとえば、特開平６−８５６６９号公報（特許文献１）では、Ａ／Ｄ変換の対象となるアナログ電圧が半導体スイッチを介して演算増幅器の入力ノードに伝達される構成において、当該入力ノードに一定周期でアース電圧を入力する期間が設けられる。この結果、半導体スイッチのスイッチング動作に伴うチャージインジェクションによる測定誤差を軽減するためのオートゼロ補正が実現される。

特開平６−８５６６９号公報

特許文献１の構成では、アース電圧を測定してゼロ点のレベルを校正している。これに対して、キャパシタと演算増幅器とを用いて増幅を行う回路構成では、演算増幅器がアース電圧を扱えないため特許文献１によるオートゼロ補正を適用できない。

また、特許文献１で問題とされたチャージインジェクションによる測定誤差は、スイッチのＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）化、又は、ダミースイッチの適用によって解決可能である。

一方で、キャパシタと演算増幅器とを用いて増幅を行う回路構成では、演算増幅器のオフセットを除去するためのオートゼロ補正が必要となる。また、オートゼロ補正の実行態様によっては、オートゼロ補正の際のスイッチのオンオフによって、演算増幅器及び当該スイッチによって発生する雑音やセトリングエラーが、Ａ／Ｄ変換の精度を低下させることが懸念される。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、キャパシタと演算増幅器とを用いて増幅を行う増幅回路においてオートゼロ補正を適切に実行することである。

本発明のある局面では、増幅回路は、演算増幅器と、入力電圧が入力される入力端子と、演算増幅器の出力ノードと接続される出力端子と、第１のキャパシタと、第１のスイッチと、オートゼロスイッチと、制御信号生成部とを備える。第１のキャパシタは、演算増幅器の入力ノード及び第１のノードの間に接続される。第１のスイッチは、第１及び第２のレベル間の遷移を一定周期で繰り返すクロック信号に応じて、入力端子及び出力ノードの一方を第１のノードと選択的に接続する。オートゼロスイッチは、演算増幅器の入力ノード及び出力ノード間に接続される。制御信号生成部は、オートゼロ補正の実行期間を規定するための制御信号を生成する。第１のスイッチは、クロック信号が第１のレベルである各期間に第１のノードを入力端子と接続する一方で、クロック信号が第２のレベルである各期間に、第１のスイッチは第１のノードを出力ノードと接続する。オートゼロスイッチは、制御信号によって規定されたオートゼロ実行期間内でのクロック信号が第１のレベルである各期間のうちの一部においてオンする一方で、クロック信号が第２のレベルである各期間及びオートゼロ実行期間外ではオフする。

この発明の他のある局面では、アナログデジタル変換システムは、上記のように構成された増幅回路と、増幅回路の出力電圧を用いて、増幅回路への入力電圧をデジタル変換したデジタル信号を生成するデジタル信号生成部とを備える。

本発明によれば、キャパシタと演算増幅器とを用いて増幅を行う増幅回路において、制御信号によって制御されたタイミングにてオートゼロ補正を適切に実行することができる。また、この増幅回路を用いてＡ／Ｄ変換を高精度化することができる。

実施の形態１に係る増幅回路の構成を説明するブロック図である。 図１に示された増幅回路における信号波形図である。 比較例として示される増幅回路の構成を説明するブロック図である。 図３に示された増幅回路における信号波形図である。 実施の形態１の変形例に係る増幅回路の構成を説明するブロック図である。 図５に示された増幅回路における信号波形図である。 実施の形態２に係るＡ／Ｄ変換システムの構成例を説明するブロック図である。 図７に示された各ステージの構成を説明するブロック図である。 Ａ／Ｄ変換の対象となるアナログ電圧を出力するイメージセンサの構成例を示すブロック図である。 図９に示された各画素ラインの構成例を説明する概念図である。 図９の出力回路の動作を説明するタイミングチャートである。 実施の形態２の変形例に係るＡ／Ｄ変換システムにおける制御例を説明する信号波形図である。

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰り返さないとする。

実施の形態１．
図１は、本実施の形態１に係る増幅回路１０の構成を説明するブロック図である。

図１を参照して、増幅回路１０は、演算増幅器１１、スイッチ１２〜１４、キャパシタ１５，１６、制御回路１７、入力端子２１、参照端子２２、出力端子２３、及び、制御信号生成部３０とを備える。

演算増幅器１１の入力ノードの一方には基準電圧が入力されており、増幅回路１０は、演算増幅器１１が入力ノードＮｉの電圧及び基準電圧の電圧差を増幅する。すなわち、図１では、説明を簡略化するために、増幅回路１０を単相回路として説明するが、図１では基準電圧が入力されている入力ノードに対しても入力ノードＮｉと同様の構成を設けることにより、増幅回路１０を差動回路として構成することも可能である。

演算増幅器１１にはオフセット電圧Ｖｏｓが存在する。図１では、入力ノードＮｉに等価的に電圧源１８が接続されている回路構成とすることで、オフセット電圧Ｖｏｓの存在を表現している。すなわち、電圧源１８は実際には配置されていない。

演算増幅器１１の出力ノードＮｏは、増幅回路１０の出力電圧Ｖｏｕｔを出力する出力端子２３と接続される。スイッチ１２は、演算増幅器１１の入力ノードＮｉ及び出力ノードＮｏ間に接続される。

キャパシタ１５は、入力ノードＮｉとノードＮ１との間に接続される。スイッチ１３は、ノードＮ１と、入力電圧Ｖｉｎが入力される入力端子２１及び演算増幅器１１の出力ノードＮｏとの間に接続される。

キャパシタ１６は、入力ノードＮｉとノードＮ２との間に接続される。スイッチ１４は、ノードＮ２と、入力端子２１及び参照電圧Ｖｒｅｆが入力される参照端子２２との間に接続される。

スイッチ１３は、ノードＮ１と、入力端子２１及び出力ノードＮｏ（演算増幅器１１）との間の接続を、クロック信号ＣＬＫに応じて切換える。同様に、スイッチ１４は、ノードＮ２と、入力端子２１及び参照端子２２との間の接続を、クロック信号ＣＬＫに応じて切換える。

制御信号生成部３０は、オートゼロ補正の実行期間を規定するための制御信号ＣＴＲＬを生成する。制御回路１７は、ＡＮＤ回路によって構成されて、制御信号ＣＴＲＬ及びクロック信号ＣＬＫの論理積に従ってオートゼロ信号ＡＺを生成する。スイッチ１２は、オートゼロ信号ＡＺに従ってオンオフされる。

図２には、図１に示された増幅回路１０における信号波形図が示される。
図２を参照して、クロック信号ＣＬＫは、周期的に論理ハイレベル（以下、単に「Ｈレベル」と称する）及び論理ローレベル（以下、単に「Ｌレベル」と称する）の間の遷移を繰り返す。

図１において、クロック信号ＣＬＫの各Ｈレベル期間において、スイッチ１３はノードＮ１を入力端子２１と接続し、スイッチ１４はノードＮ２を入力端子２１と接続する。一方で、クロック信号ＣＬＫの各Ｌレベル期間において、スイッチ１３はノードＮ１を演算増幅器１１の出力ノードＮｏと接続し、スイッチ１４はノードＮ２を参照端子２２と接続する。

制御信号ＣＴＲＬは、制御信号生成部３０によって、オートゼロ補正の実行期間にＨレベルに設定される一方で、それ以外ではＬレベルに設定される。オートゼロ信号ＡＺは、制御信号ＣＴＲＬによって規定されるオートゼロ補正の実行期間（すなわち、ＣＴＲＬのＨレベル期間）中における、クロック信号ＣＬＫの各Ｈレベル期間でＨレベルに設定される。一方で、クロック信号ＣＬＫの各Ｌレベル期間、及び、制御信号ＣＴＲＬのＬレベル期間では、オートゼロ信号ＡＺはＬレベルに設定される。

たとえば、制御信号生成部３０は、クロック信号ＣＬＫの１周期に対応させて、制御信号ＣＴＲＬをＨレベル又はＬレベルに設定する。制御信号ＣＴＲＬにＬレベル期間が設けられることにより、クロック信号ＣＬＫのＨレベル期間であっても、オートゼロ信号ＡＺはＬレベルに設定されることになる。

図１において、スイッチ１２は、オートゼロ信号ＡＺのＨレベル期間にオンする一方で、オートゼロ信号ＡＺのＬレベル期間にオフする。

図１の構成例において、スイッチ１２は「オートゼロスイッチ」の一実施例に対応し、スイッチ１３は「第１のスイッチ」の一実施例に対応し、スイッチ１４は「第２のスイッチ」の一実施例に対応する。また、キャパシタ１５は「第１のキャパシタ」の一実施例に対応し、キャパシタ１６は「第２のキャパシタ」の一実施例に対応する。ノードＮ１は「第１のノード」の一実施例に対応し、ノードＮ２は「第２のノード」の一実施例に対応する。さらに、クロック信号ＣＬＫについて、Ｈレベルは「第１のレベル」に対応し、Ｌレベルは「第２のレベル」に対応する。

次に、増幅回路１０の動作について説明する。
クロック信号ＣＬＫのＨレベル期間（サンプル期間）においてオートゼロ補正を実行する場合には、スイッチ１２がオンされるとともに、スイッチ１３及び１４は、ノードＮ１及びＮ２を入力端子２１と接続する。

これにより、キャパシタ１５及び１６の一端側には、スイッチ１３及び１４により、入力電圧Ｖｉｎが充電される。これに対して、キャパシタ１５及び１６の他端側では、スイッチ１２により演算増幅器１１の入出力間が短絡されているため、演算増幅器１１のオフセット電圧（Ｖｏｓ）が充電される。

従って、キャパシタ１５の容量値Ｃｓ及びキャパシタ１６の容量値Ｃｆを用いると、サンプル期間において、キャパシタ１５，１６全体での充電電荷Ｑｓｍｐは、下記の式（１）で示される。
Ｑｓｍｐ＝（Ｃｓ＋Ｃｆ）・（Ｖｏｓ−Ｖｉｎ） …（１）

クロック信号ＣＬＫのＬレベル期間（ホールド期間）では、スイッチ１３がキャパシタ１５（ノードＮ１）を出力ノードＮｏ（演算増幅器１１）と接続するとともに、スイッチ１４は、キャパシタ１６（ノードＮ２）を参照電圧Ｖｒｅｆが入力される参照端子２２と接続する。一方で、スイッチ１２はオフされる。

このとき、演算増幅器１１の利得を無限大とすると、ホールド期間における、キャパシタ１５，１６全体での充電電荷Ｑｈｌｄは、演算増幅器１１の出力電圧Ｖｏｕｔを用いて、下記の式（２）で示される。
Ｑｈｌｄ＝Ｃｓ・（Ｖｏｓ−Ｖｒｅｆ）＋Ｃｆ・（Ｖｏｓ−Ｖｏｕｔ） …（２）

スイッチ１２がオフされた状態でスイッチ１３及び１４の接続を切換えることにより、Ｑｓｍｐ＝Ｑｈｌｄが成立する。従って、式（１），（２）より、出力電圧Ｖｏｕｔは、下記の式（３）となる。このように、増幅回路１０では、キャパシタＣｓ，Ｃｆ及び演算増幅器１１を用いて増幅が行われる。
Ｖｏｕｔ＝Ｖｉｎ・（Ｃｓ＋Ｃｆ）／Ｃｆ−Ｖｒｅｆ・Ｃｓ／Ｃｆ …（３）

式（３）より、サンプル期間において、スイッチ１２のオンによるオートゼロ補正を実行することにより、出力電圧Ｖｏｕｔから演算増幅器１１のオフセット電圧Ｖｏｓを除去できることが理解される。また、演算増幅器１１はフリッカ雑音等の低周波雑音も出力するが、クロック信号ＣＬＫの周波数が十分高い場合（すなわち、サンプル速度が高い場合）には、オートゼロ補正によって、出力電圧Ｖｏｕｔから、低周波雑音も除去することができる。

ここで、増幅回路１０におけるオートゼロ補正の実行態様について検討する。
図３は、図１の増幅回路１０の比較例として示される増幅回路１０♯の構成を説明するブロック図であり、図４は、図３の増幅回路における信号波形図である。

図３を参照して、比較例の増幅回路１０♯は、実施の形態１に係る増幅回路１０（図１）と比較して、制御回路１７及び制御信号生成部３０の配置が省略される点で異なる。

図４に示されるように、増幅回路１０♯では、クロック信号ＣＬＫがそのままオートゼロ信号ＡＺとして用いられる。従って、クロック信号ＣＬＫの各Ｈレベル期間において、スイッチ１２がオンされることによりオートゼロ補正が実行される。すなわち、増幅回路１０♯は、オートゼロ補正の実行タイミングのみが、増幅回路１０と異なる。

増幅回路１０，１０♯において、サンプル期間（クロック信号ＣＬＫの各Ｈレベル期間）でオートゼロ補正を実行すると、上述の式（１）において、演算増幅器１１のオフセット電圧Ｖｏｓのみではなく、演算増幅器１１及びスイッチ１２によって発生する、雑音（Ｖｎ）及びセトリングエラー（Ｖｓｅ）もキャパシタ１５，１６に充電される。すなわち、サンプル期間における実際の充電電荷Ｑｓｍｐは、下記の式（４）で示される。
Ｑｓｍｐ＝（Ｃｓ＋Ｃｆ）・（Ｖｏｓ＋Ｖｓｅ＋Ｖｎ−Ｖｉｎ） …（４）

この結果、ホールド期間における出力電圧Ｖｏｕｔでは、下記の式（５）で示されるように、雑音（Ｖｎ）及びセトリングエラー（Ｖｓｅ）が除去されずに残ってしまう。
Ｖｏｕｔ＝Ｖｉｎ・（Ｃｓ＋Ｃｆ）／Ｃｆ−Ｖｒｅｆ・Ｃｓ／Ｃｆ
＋（Ｖｎ＋Ｖｓｅ）・（Ｃｓ＋Ｃｆ）／Ｃｆ …（５）

演算増幅器１１及びスイッチ１２によって発生する雑音（Ｖｎ）はランダムである。また、セトリングエラー（Ｖｓｅ）は、入力信号（Ｖｉｎ）に依存するため、入力電圧Ｖｉｎが固定されていない場合にはランダムとみなすことができる。従って、比較例の増幅回路１０♯のように、サンプル期間（クロック信号ＣＬＫの各Ｈレベル期間）の全てでオートゼロ補正を実行すると、全周波数領域にわたって出力電圧に雑音が重畳されることになる。従って、増幅回路１０♯を用いてＡ／Ｄ変換システムを構成した場合に、Ａ／Ｄ変換精度が低下することが懸念される。

これに対して、実施の形態１に係る増幅回路１０では、制御信号生成部３０（図１）によって生成される制御信号ＣＴＲＬによって、オートゼロ補正の実行タイミングを制御することができる。具体的には、図２に示したように、全サンプル期間（クロック信号ＣＬＫの各Ｈレベル期間）のうちの、制御信号ＣＴＲＬのＨレベル期間内である一部のサンプル期間のみでスイッチ１２がオンされて、オートゼロ補正が実行される。例えば、クロック信号ＣＬＫのＨレベル期間が予め定められたＭ個（Ｍ：２以上の整数）到来する毎に、制御信号ＣＬＫのＨレベル期間を設けることにより、クロック信号ＣＬＫのＭ倍の周期でオートゼロ補正を実行することができる。

このように全サンプル期間のうちの一部のみでオートゼロ補正が実行されることにより、演算増幅器１１及びスイッチ１２によって発生する雑音（Ｖｎ）やセトリングエラー（Ｖｓｅ）がサンプルされることによって発生する出力雑音の周波数は、オートゼロ補正の実行頻度に応じて低周波数域に移動する。この結果、低周波数領域の雑音が大きくなる一方で、高周波数領域の雑音は小さくなる。

オートゼロ補正の実行タイミングに周期性がある場合には、雑音（Ｖｎ）及びセトリングエラー（Ｖｓｅ）がサンプルされることによって発生する出力雑音は、オートゼロ補正の周波数の整数倍の周波数にてスプリアスとして現れる。但し、上記出力雑音が大きくなる周波数領域は、制御信号ＣＴＲＬの周期によって制御できる。この結果、制御信号ＣＴＲＬの周期によって、スプリアスが発生する周波数を制御することも可能であるため、スプリアスをシステム性能に影響しない周波数に移動させることも可能である。

あるいは、増幅回路１０を用いたＡ／Ｄ変換システムにおいて、Ａ／Ｄ変換で得られたデジタル信号列に対して、制御信号ＣＴＲＬの周期に従ったスプリアスの周波数成分を減衰させるためのデジタルフィルタ処理を行うことも可能である。この結果、オートゼロ補正によって生じる低周波数領域の雑音を抑制することが可能となり、全周波数領域にわたって出力雑音を抑制することによって、Ａ／Ｄ変換精度を向上させることが可能となる。

このように、実施の形態１に係る増幅回路によれば、制御信号ＣＴＲＬによってオートゼロ補正の実行期間を制御することによって、オートゼロ補正を適切に実行することが可能となる。

実施の形態１の変形例．
図５は、実施の形態１の変形例に係る増幅回路１０の構成を説明するブロック図である。さらに、図６には、図５に示された増幅回路における信号波形図が示される。

図５を参照して、実施の形態１の変形例に係る増幅回路１０では、制御信号生成部３０は、擬似ランダムビットシーケンス（ＰＲＢＳ）に従って、制御信号ＣＴＲＬのＨレベル期間を設定する。例えば、制御信号生成部３０は、クロック信号ＣＬＫの１周期毎に、ＰＲＢＳに従って制御信号ＣＴＲＬをＨレベル又はＬレベルに設定する。図５のこれ以外の点は、図１の構成と同様であるので、詳細な説明は繰り返さない。

図６に示されるように、制御信号ＣＴＲＬのＨレベル期間が擬似乱数に従って設定されることにより、各サンプル期間におけるオートゼロ補正の実行有無もランダムに設定される。従って、オートゼロ信号ＡＺのＨレベル期間は、クロック信号ＣＬＫの各Ｈレベル期間中のランダムに選択された一部に対応して設けられる。

これにより、オートゼロ補正による出力雑音は全周波数領域に散在することになり、スプリアス成分を抑制することができる。従って、実施の形態１の変形例に係る増幅回路１０は、低スプリアス特性が重要であるシステムでのＡ／Ｄ変換に適用された場合に、オートゼロ補正を適切に実行することが可能となる。

実施の形態２．
実施の形態２では、実施の形態１及び変形例に係る増幅回路を用いたＡ／Ｄ変換システムの構成例について説明する。

図７は、実施の形態２に係るＡ／Ｄ変換システム１００の構成例を説明するブロック図である。図７に例示されたＡ／Ｄ変換システム１００は、パイプライン型の構成を有する。

図７を参照して、Ａ／Ｄ変換システム１００は、直列接続された第１番目から第Ｎ番目（Ｎ：２以上の整数）のステージ１１０（以下では、ステージ１〜ステージＮとも称する）と、デジタル信号合成回路１２０と、デジタル演算装置１３０とを備える。各ステージ１１０は、実施の形態１又はその変形例に係る増幅回路１０を含む。

Ａ／Ｄ変換のアナログ電圧ＶＡｉｎは第１番目のステージ１１０（ステージ１）の増幅回路１０の入力電圧Ｖｉｎとなる。第ｉ番目（ｉ：１〜Ｎの整数）のステージ１１０（ステージｉ）の増幅回路１０の出力電圧Ｖｏｕｔは、次の第（ｉ＋１）番目のステージ１１０の増幅回路１０の入力電圧Ｖｉｎとされる。

第ｉ番目のステージ１１０（ステージｉ）は、入力電圧Ｖｉｎに基づくデジタル信号Ｄ（ｉ）を出力する。ステージ１でのデジタル信号Ｄ（１）は、最上位ビット（ＭＳＢ：Most Significant Bit）を示し、ステージＮでのデジタル信号Ｄ（ｎ）は、最下位ビット（ＬＳＢ：Least Significant Bit）を示す。デジタル信号合成回路１２０は、ステージ１〜ステージＮからのデジタル信号Ｄ（１）〜Ｄ（ｎ）から、アナログ電圧ＶＡｉｎをデジタル変換した、Ｎビットのデジタル信号Ｄｏｕｔを出力する。

図８は、各ステージ１１０の構成を説明するブロック図である。
図８を参照して、ステージ１１０は、実施の形態１又はその変形例に従う増幅回路１０と、アナログデジタルコンバータ（ＡＤＣ）１１２と、デジタルアナログコンバータ（ＤＡＣ）１１５とを有する。図８には、第ｉ番目のステージ１１０が示される。

ＡＤＣ１１２は、入力電圧Ｖｉｎに基づいてデジタル信号Ｄ（ｉ）を出力する。
例えば、ＡＤＣ１１２は、入力電圧Ｖｉｎと±Ｖｒｅｆ／４との比較に基づいて、３値（１．５ビット）のデジタル信号Ｄ（ｉ）を出力する。具体的には、ＡＤＣ１１２は、−Ｖｒｅｆ／４＜Ｖｉｎ≦Ｖｒｅｆ／４のときに、Ｄ（ｉ）＝“０１”に設定する。一方で、Ｖｉｎ≦−Ｖｒｅｆ／４のときは、Ｄ（ｉ）＝“００”に設定されるとともに、Ｖｉｎ＞Ｖｒｅｆ／４のときには、Ｄ（ｉ）＝“１０”に設定される。

ＤＡＣ１１５は、ＡＤＣ１１２から出力されたデジタル信号Ｄ（ｉ）をアナログ電圧に変換する。具体的には、Ｄ（ｉ）＝“００”のときには、−ＶｒｅｆがＤＡＣ１１５から出力され、Ｄ（ｉ）＝“１０”のときには、ＶｒｅｆがＤＡＣ１１５から出力される。Ｄ（ｉ）＝“００”のときには、ＤＡＣ１１５の出力電圧は０とされる。

図８では、増幅回路１０は、機能ブロックの集合体で示されており、サンプルホールド部１０ａと、増幅部１０ｂと、加算部１０ｃとを有する。増幅回路１０は、図１又は図５の構成において、Ｃｓ＝Ｃｆと設計される。これにより、式（１）において、増幅部１０ｂのゲインに相当する（Ｃｓ＋Ｃｆ）／Ｃｆ＝２となり、出力電圧Ｖｏｕｔ＝２Ｖｉｎ−Ｖｒｅｆと示される。

ステージ１では、アナログ電圧ＶＡｉｎを入力電圧Ｖｉｎとして、ＭＳＢを規定するデジタル信号Ｄ（１）が生成される。ステージ１での増幅回路１０の出力電圧Ｖｏｕｔは、ステージ２の増幅回路１０の入力電圧Ｖｉｎとされる。ステージ１〜ステージＮまで同様の動作が順に実行されることにより、各ビット値を規定するためのデジタル信号Ｄ（１）〜Ｄ（ｎ）が得られる。

再び、図７を参照して、デジタル信号合成回路１２０は、ステージ１〜ステージＮで得られたデジタル信号Ｄ（１）〜Ｄ（ｎ）に対して、ステージ間の遅延補正処理、及び、デジタル信号加算処理等を実行することにより、アナログ電圧である入力電圧ＶＡｉｎをデジタル変換した、Ｎビットのデジタル信号Ｄｏｕｔを得ることができる。

デジタル演算装置１３０は、デジタル信号Ｄｏｕｔに対するデジタル演算処理を実行するデジタル演算部１３１と、データ記憶のための記憶部１３２とを有する。例えば、デジタル演算部１３１は、ＣＰＵ（Central Processing Unit）又はＤＳＰ（Digital Signal Processor）によって構成することができる。また、記憶部１３２は、ＲＡＭ（Random Access Memory）によって構成することができる。

このように、Ａ／Ｄ変換システム１００では、オートゼロ補正が適切に実行された増幅回路１０の出力電圧を用いて、Ａ／Ｄ変換を高精度化することができる。また、デジタル演算部１３１において、例えば、実施の形態１で説明した、制御信号ＣＴＲＬの周期、すなわち、オートゼロ補正の実行周期に従ったスプリアスの周波数成分を減衰させるためのデジタルフィルタ処理のためのデジタル演算を実行することができる。

実施の形態２の変形例．
実施の形態２の変形例では、実施の形態２に係るＡ／Ｄ変換システムをイメージセンサから出力されたアナログ電圧のＡ／Ｄ変換に用いるときの制御例について説明する。

図９は、Ａ／Ｄ変換の対象となるアナログ電圧を出力するイメージセンサの構成例を示すブロック図である。

図９を参照して、イメージセンサ２００は、複数の画素ライン２１０と、各画素ライン２１０に対応して設けられた周辺回路２２０と、出力回路２３０とを有する。複数の画素ライン２１０の集合体によって、画素３００をマトリクス状に配列した画素アレイが構成される。周辺回路２２０及び出力回路２３０は、相補のクロックパルスφ及び／φに同期して動作する。

図１０は、各画素ライン２１０の構成例を説明する概念図である。
図１０を参照して、画素ライン２１０は、一方向に配列された複数の画素３００を有する。複数の画素３００は、黒基準画素３０１と、ダミー画素３０２と、有効画素３１０とを有する。

各画素３００は、図示しないフォトダイオードが配置された受光部を有する。フォトダイオードは受光部における受光量に応じた電荷を発生する。黒基準画素３０１の各々は、画素３００の構成に加えて、アルミ等の金属板によって受光部が光シールドされている。黒基準画素３０１は、黒レベル（受光量＝０）における電荷信号レベルを得るために配置される。

有効画素３１０は、例えば、ＲＧＢのうちの１色に対応して、予め定められた個数が連続的に配置される。イメージセンサ２００では、有効画素３１０の各々における受光量に応じた蓄積電荷量を示す電圧レベルを有する電荷信号を一定周期毎に検知することによって、画像を生成することができる。

ダミー画素３０２は、有効画素３１０の配置領域の端部に隣接配置される。ダミー画素３０２は、画素３００の製造条件（成膜性等）を均一化するために有効画素３１０と同様に作製されるが、ダミー画素３０２からの電荷信号は、画像の生成には用いられない。

周辺回路２２０は、各画素３００からの電荷信号を転送するためのシフトレジスタ等によって構成される。例えば、クロックパルスφ及びその反転パルス／φに同期して、各画素３００からの電荷信号が転送されることにより、出力回路２３０に対して、各画素３００での蓄積電荷量に応じた電圧信号が出力される。

出力回路２３０は、周辺回路２２０から順次転送された電荷信号に応じて、画素電圧Ｖｉｍｇを出力する。画素電圧Ｖｉｍｇは、図７に示されたパイプライン型のＡ／Ｄ変換システム１００に対して入力電圧ＶＡｉｎとして入力されて、順次Ａ／Ｄ変換される。これにより、イメージセンサ２００から順次出力された、各画素３００の蓄積電荷量に応じたアナログ電圧（画素電圧Ｖｉｍｇ）がデジタル信号Ｄｏｕｔに変換されて、デジタル演算装置１３０に入力されることが理解される。これにより、デジタル演算装置１３０では、イメージセンサ２００で撮影された画像を生成するための信号処理を実行することができる。

図１１には、出力回路の動作を説明するタイミングチャートが示される。
図１１を参照して、相補のクロックパルスφ及び／φに同期して周辺回路２２０が動作することにより、クロックパルスφに同期した読出パルスφｒが生成される毎に、出力回路２３０から出力信号ＯＳが出力される。出力信号ＯＳの電圧は、図９における画像電圧Ｖｉｍｇに相当する。

各画素ライン２１０に対応して、画素３００からの出力信号が順次出力される。１つの画素ライン２１０の電荷信号の出力に要するライン周期Ｔｃｙｃには、画素からの電荷信号が出力されない空送り期間Ｔｅｍｐと、黒基準画素３０１からの電荷信号が出力される黒基準出力期間Ｔｂｋと、ダミー画素３０２からの電荷信号が出力されるダミー出力期間Ｔｄｍと、有効画素３１０からの電荷信号が出力される画素出力期間Ｔｐｘとが含まれる。図１１の例では、図１０に例示した画素３００の配列に従って、空送り期間Ｔｅｍｐ、黒基準出力期間Ｔｂｋ、及び、ダミー出力期間Ｔｄｍ（１回目）が設けられた後に、画素出力期間Ｔｐｘ及びダミー出力期間Ｔｄｍ（２回目）が設けられる。

読出パルスφｒに同期して、出力信号ＯＳの電圧レベルが、画像電圧ＶｉｍｇとしてＡ／Ｄ変換システム１００（図７）に送出されて、Ａ／Ｄ変換の対象とされる。Ａ／Ｄ変換後のデジタルデータを用いて、各有効画素３１０に対応した画像電圧から、黒基準画素３０１に対応した画像電圧に相当する黒レベル電圧を差し引くことによって、各有効画素３１０での受光量を算出することができる。例えば、黒レベル電圧を図７の記憶部１３２に保持するとともに、デジタル演算部１３１によって、有効画素３１０に対応した画像電圧から黒レベル電圧の減算処理を実行することができる。

この結果、画素アレイを構成する各有効画素３１０での受光量から、イメージセンサ２００による画像を生成することが可能となる。

図１２は、実施の形態２の変形例に係るＡ／Ｄ変換システムにおける制御例を説明する信号波形図である。

図１２を参照して、Ａ／Ｄ変換システム１００に用いられる増幅回路１０において、制御信号ＣＴＲＬのＨレベル期間は、イメージセンサ２００からの黒基準画素３０１に対応した画像電圧Ｖｉｍｇが増幅回路１０によって処理される期間に対応して設定される。例えば、図１１における黒基準出力期間Ｔｂｋに連動させて、制御信号ＣＴＲＬのＨレベル期間を設けることができる。

これにより、オートゼロ補正によって生じる、演算増幅器１１及びスイッチ１２による雑音（Ｖｎ）及びセトリングエラー（Ｖｓｅ）についても、オフセットとして上記黒レベル電圧に含まれることになる。従って、オートゼロ補正の実行時におけるＡ／Ｄ変換値（デジタル信号Ｄｏｕｔによるデジタル値）を補正値として記憶部１３２に記憶するとともに、デジタル演算部１３１によって、オートゼロ補正の非実行時におけるＡ／Ｄ変換値から補正値を減算する補正処理を行うことによって、オートゼロ補正によって発生するオフセットについても、Ａ／Ｄ変換の際に除去することが可能となる。この結果、Ａ／Ｄ変換精度の向上により、イメージセンサに適用されるＡ／Ｄ変換システムの性能向上を図ることができる。

なお、実施の形態２では、パイプライン型のＡ／Ｄ変換システムに、実施の形態１及びその変形例に従う増幅回路１０を適用する構成例を示したが、パイプライン型に限定されず、サンプルホールド機能を有する任意のＡ／Ｄ変換システムに対して、増幅回路１０を適用することができる。

また図１及び図５では、参照電圧Ｖｒｅｆとの入力電圧Ｖｉｎとの比較を伴う増幅回路の構成を説明したが、より簡易な構成として、参照端子２２、スイッチ１４及びキャパシタ１６の配置を省略して、参照電圧Ｖｒｅｆとの比較を伴わずに、入力電圧Ｖｉｎに応じた出力電圧Ｖｏｕｔを出力するように増幅回路を構成することも可能である。この場合にも、本実施の形態で説明したタイミングに従ってオートゼロ補正を適切に実行することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０ 増幅回路、１０ａ サンプルホールド部、１０ｂ 増幅部、１０ｃ 加算部、１１ 演算増幅器、１２〜１４ スイッチ、１５，１６ キャパシタ、１７ 制御回路、１８ 電圧源、２１ 入力端子、２２ 参照端子、２３ 出力端子、３０ 制御信号生成部、１００ 変換システム、１２０ デジタル信号合成回路、１３０ デジタル演算装置、１３１ デジタル演算部、１３２ 記憶部、２００ イメージセンサ、２１０ 画素ライン、２２０ 周辺回路、２３０ 出力回路、３００ 画素、３０１ 黒基準画素、３０２ ダミー画素、３１０ 有効画素、ＡＺ オートゼロ信号、ＣＬＫ クロック信号、ＣＴＲＬ 制御信号、Ｄｏｕｔ デジタル信号、Ｎ１，Ｎ２ ノード、Ｎｉ 入力ノード（演算増幅器）、Ｎｏ 出力ノード（演算増幅器、Ｖｏｓ オフセット電圧、Ｖｏｕｔ 出力電圧、Ｖｒｅｆ 参照電圧。

Claims (10)

1. 演算増幅器と、
   入力電圧が入力される入力端子と、
   前記演算増幅器の出力ノードと接続される出力端子と、
   前記演算増幅器の入力ノード及び第１のノードの間に接続された第１のキャパシタと、
   第１及び第２のレベル間の遷移を一定周期で繰り返すクロック信号に応じて、前記入力端子及び前記出力ノードの一方を前記第１のノードと選択的に接続する第１のスイッチと、
   前記演算増幅器の入力ノード及び出力ノード間に接続されるオートゼロスイッチと、
   オートゼロ補正の実行期間を規定するための制御信号を生成する制御信号生成部とを備え、
   前記第１のスイッチは、前記クロック信号が前記第１のレベルである各期間に前記第１のノードを前記入力端子と接続する一方で、前記クロック信号が前記第２のレベルである各期間に、前記第１のスイッチは前記第１のノードを前記出力ノードと接続し、
   前記オートゼロスイッチは、前記クロック信号が前記第１のレベルである各期間のうちの、前記制御信号によって規定された前記オートゼロ補正の実行期間に含まれる一部においてオンする一方で、前記クロック信号が前記第２のレベルである各期間及び前記実行期間外ではオフされ、
   前記オートゼロスイッチは、前記クロック信号が前記第１のレベルである各期間のうちの、前記オートゼロ補正の実行期間に含まれる一部においてオンする一方で、前記クロック信号が前記第２のレベルである各期間及び前記実行期間外ではオフすることによって、前記第１のスイッチの接続先が前記クロック信号の前記第１及び第２のレベル間の遷移毎に切替えられるのに対して、前記第１のスイッチの接続先が切替えられるタイミングのうちの一部のみにおいてオンオフが切替えられる、増幅回路。
2. 前記オートゼロスイッチは、前記制御信号及び前記クロック信号に基づいて生成されたオンオフ制御信号の前記第１及び第２のレベルの間の遷移に応じてオンオフされ、
   前記オンオフ制御信号は、前記制御信号によって規定された前記オートゼロ補正の実行期間内で前記クロック信号と同期して前記第１及び第２のレベル間の遷移が生じる一方で、前記実行期間外では前記第１及び第２のレベル間の遷移が生じないように生成される、請求項１記載の増幅回路。
3. 参照電圧が入力される参照端子と、
   第２のノードと前記入力ノードとの間に接続される第２のキャパシタと、
   前記クロック信号に応じて、前記入力端子及び前記参照端子の一方を前記第２のノードと選択的に接続する第２のスイッチとをさらに備え、
   前記第２のスイッチは、前記クロック信号が前記第１のレベルである各期間に前記第２のノードを前記入力端子と接続する一方で、前記クロック信号が前記第２のレベルである各期間に前記第２のノードを前記参照端子と接続する、請求項１又は２に記載の増幅回路。
4. 前記制御信号は、前記クロック信号が前記第１のレベルである期間が予め定められた複数個到来する毎に前記オートゼロスイッチのオン期間が設けられるように生成される、請求項１記載の増幅回路。
5. 演算増幅器と、
   入力電圧が入力される入力端子と、
   前記演算増幅器の出力ノードと接続される出力端子と、
   前記演算増幅器の入力ノード及び第１のノードの間に接続された第１のキャパシタと、
   第１及び第２のレベル間の遷移を一定周期で繰り返すクロック信号に応じて、前記入力端子及び前記出力ノードの一方を前記第１のノードと選択的に接続する第１のスイッチと、
   前記演算増幅器の入力ノード及び出力ノード間に接続されるオートゼロスイッチと、
   オートゼロ補正の実行期間を規定するための制御信号を生成する制御信号生成部とを備え、
   前記第１のスイッチは、前記クロック信号が前記第１のレベルである各期間に前記第１のノードを前記入力端子と接続する一方で、前記クロック信号が前記第２のレベルである各期間に、前記第１のスイッチは前記第１のノードを前記出力ノードと接続し、
   前記オートゼロスイッチは、前記クロック信号が前記第１のレベルである各期間のうちの、前記制御信号によって規定された前記オートゼロ補正の実行期間に含まれる一部においてオンする一方で、前記クロック信号が前記第２のレベルである各期間及び前記実行期間外ではオフされ、
   前記制御信号は、前記クロック信号が前記第１のレベルである期間が予め定められた複数個到来する毎に前記オートゼロスイッチのオン期間が設けられるように生成される、増幅回路。
6. 前記制御信号は、前記クロック信号が前記第１のレベルである各期間のうちのランダムに選択された一部に対応して前記オートゼロスイッチのオン期間が設けられるように生成される、請求項１〜３のいずれか１項に記載の増幅回路。
7. 請求項１〜６のいずれか１項に記載された増幅回路と、
   前記増幅回路の出力電圧を用いて、前記入力電圧をデジタル変換したデジタル信号を生成するデジタル信号生成部とを備える、アナログデジタル変換システム。
8. 請求項５に記載された増幅回路と、
   前記増幅回路の出力電圧を用いて、前記入力電圧をデジタル変換したデジタル信号を生成するデジタル信号生成部と、
   前記デジタル信号生成部からの前記デジタル信号に対して、前記オートゼロスイッチのオンオフ周期に従う周波数成分を除去するためのフィルタ処理を実行するデジタル演算部とを備える、アナログデジタル変換システム。
9. 前記増幅回路において前記オートゼロスイッチがオンされた期間に対応する前記デジタル信号によるデジタル値を補正値として記憶するための記憶部と、
   前記デジタル信号生成部によって生成された前記デジタル信号によるデジタル値から前記補正値を減算する補正処理を実行するデジタル演算部とをさらに備える、請求項７記載のアナログデジタル変換システム。
10. 前記入力電圧は、有効画素及び黒レベル基準画素を含むイメージセンサから出力されたアナログ電圧であって、
    前記増幅回路において、前記制御信号は、前記黒レベル基準画素からの出力に対応したアナログ電圧が前記入力電圧である期間に対応して前記オートゼロスイッチのオン期間が設けられるように生成される、請求項９記載のアナログデジタル変換システム。

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