JP5187782B2 - 巡回型ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法 - Google Patents

Description

本発明は、巡回型Ａ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法に関する。

特許文献１には、Ａ／Ｄ変換アレイが記載されている。Ａ／Ｄ変換アレイのＡ／Ｄ変換回路は、２つのキャパシタと反転増幅器とを含む。Ａ／Ｄ変換回路のＤＡ変換部は、３値（Ｖ_ＲＭ、Ｖ_ＲＰ、ＧＮＤ）のいずれかを一方のキャパシタに提供する。
特許文献２には、巡回型Ａ／Ｄ変換器が記載されている。この巡回型Ａ／Ｄ変換器は、２対のキャパシタと、差動入力及び差動出力を有する増幅器とを含む。Ａ／Ｄ変換器のＤＡ変換部は、３値（Ｖ_ＲＭ、Ｖ_ＲＰ、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。
特許文献３には、高精度巡回型Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、３つのキャパシタと、差動入力オペアンプとを含む。Ａ／Ｄ変換器のＤＡ変換部は、３値（＋Ｖ_Ｒ、−Ｖ_Ｒ、ＧＮＤ）のいずれかを３つのうちの所定のキャパシタに提供する。
特許文献４には、巡回型Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、２対のキャパシタと、差動入力及び差動出力を有する増幅器とを含む。Ａ／Ｄ変換器のＤＡ変換部は、３値（＋Ｖ_ｒｅｆ１、−Ｖ_ｒｅｆ２、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。
特許文献５には、ＮビットＡ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、２対のキャパシタと、演算増幅回路とを含む。Ａ／Ｄ変換器のＤＡ変換回路は、３値（＋Ｖ_Ｒ、−Ｖ_Ｒ、ＧＮＤ）のいずれかを一対のキャパシタに提供する。
特許文献６には、アナログディジタル変換器が記載されている。このアナログディジタル変換器は、４つのキャパシタと、演算増幅回路とを含む。Ａ／Ｄ変換器のＤＡ変換回路は、３値（Ｖ_ＲＥＦＰ、Ｖ_ＲＥＦＮ、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。
特許文献７には、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、２つのキャパシタと、演算増幅回路とを含む。Ａ／Ｄ変換器のＤＡ変換回路は、３値（Ｖ_ＲＭ、Ｖ_ＲＰ、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。

特開２００５−１３６５４０号公報 特開２００７−１０４５３１号公報 特開２００７−２０８８１５号公報 特開２００８−１４１３９７号公報 特開２００８−１４１３９９号公報 特開２００８−１４１３９６号公報 特開２００７−１０４６５５号公報

特許文献１〜７のＡ／Ｄ変換器のいずれも、単一の演算増幅回路と複数のキャパシタとを含むゲインステージを用いる。ゲインステージの回路は、シングルエンド及び差動増幅のいずれかの構成を有する。差動増幅型のゲインステージは、シングルエンド型のゲインステージの２倍の数のキャパシタを必要とする。一方、シングルエンド型のゲインステージの巡回動作は上記３値（Ｖ_ＲＭ、Ｖ_ＲＰ、ゼロ）の参照電圧を必要とする。この参照電圧は、Ａ／Ｄ変換器のＤＡ変換回路によって提供される。

シングルエンド型のゲインステージと差動増幅型のゲインステージとにおけるキャパシタ数に上記の違いがあるので、シングルエンド型のゲインステージの回路面積は差動増幅型のゲインステージの回路面積よりも小さい。ところが、シングルエンド型のゲインステージでは、Ｄ／Ａ変換のために、３値の参照電圧のいずれかをゲインステージ内のキャパシタの一端に提供する。これらの参照電圧が正確に生成されないとき、Ａ／Ｄ変換に誤差が生じて、Ａ／Ｄ変換特性の線形性を損なう。しかしながら、参照電圧を正確に生成することは容易ではない。半導体集積回路では、抵抗分圧を用いた回路を参照電圧の生成に用いるけれども、半導体集積回路における抵抗比の精度は高くない。正確な分圧により高精度の参照電圧を生成するためには、抵抗値のトリミングに用いる。このトリミングの使用は、Ａ／Ｄ変換器の面積を増加させるだけでなく、Ａ／Ｄ変換器のトリミング値を調整することも必要となる。

本発明の目的は、このような事情を鑑みて為されたものであり、Ｄ／Ａ変換のための参照電圧の数を低減できる巡回型Ａ／Ｄ変換器を提供することを目的とし、また、この巡回型Ａ／Ｄ変換器を含むイメージセンサデバイスを提供することを目的とし、さらに、Ｄ／Ａ変換のための参照電圧の数を低減できる、アナログ信号からディジタル信号を生成する方法を提供することを目的とする。

本発明の一側面は、巡回型Ａ／Ｄ変換器である。この巡回型Ａ／Ｄ変換器は、（ａ）ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有するシングルエンド型の演算増幅回路を含むゲインステージと、（ｂ）ゲインステージの出力からの信号又は前記アナログ信号に応じて、複数ビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、（ｃ）ディジタル信号に応じて第１〜第３の値を有する制御信号を生成する論理回路と、（ｄ）制御信号に応答してゲインステージに第１及び第２の電圧信号の少なくともいずれか一方を提供するＤ／Ａ変換回路とを備える。ゲインステージは、第１〜第３のキャパシタを含む。演算増幅回路の第２の入力は、基準電位を受け、ゲインステージは、演算増幅回路及び第１〜第３のキャパシタにより演算値を生成する演算動作と、該演算値を第１及び第２のキャパシタに格納する格納動作を行い、Ｄ／Ａ変換回路は、第１及び第２のキャパシタにそれぞれ接続された第１及び第２の出力を有する。演算動作では、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されると共に第１及び第２のキャパシタがＤ／Ａ変換回路と第１の入力との間に接続されて、演算値が当該ゲインステージの出力に生成される。Ｄ／Ａ変換回路は、制御信号に応答して、第１の出力に第１及び第２の電圧信号のいずれかを提供すると共に第２の出力に第１及び第２の電圧信号のいずれかを提供するためのスイッチ回路を含む。

この巡回型Ａ／Ｄ変換器によれば、第１及び第２のキャパシタは、それぞれ、Ｄ／Ａ変換回路の第１及び第２の出力に接続されており、またＤ／Ａ変換回路のスイッチ回路は、制御信号に応答して、第１及び第２の電圧信号の少なくともいずれかを第１の出力に提供できると共に第１及び第２の電圧信号の少なくともいずれかを第２の出力に提供できる。これ故に、演算動作において、スイッチ回路を用いて第１及び第２の電圧信号を第１及び第２のキャパシタの一端に切り換えることによって、ゲインステージは、Ｄ／Ａ変換回路から３種の電圧信号を受けたように動作する。

本発明に係る巡回型Ａ／Ｄ変換器では、前記スイッチ回路は、前記制御信号の前記第１の値に応答して前記第１及び第２のキャパシタの両方に前記第１の電圧信号を供給し、前記制御信号の前記第２の値に応答して前記第１及び第２のキャパシタにそれぞれ第１及び第２の電圧信号を供給し、前記制御信号の前記第３の値に応答して前記第１及び第２のキャパシタの両方に前記第２の電圧信号を供給する。

この巡回型Ａ／Ｄ変換器によれば、第１及び第２のキャパシタにそれぞれＤ／Ａ変換回路の第１及び第２の電圧信号を提供するとき、第１及び第２の電圧信号が第１及び第２のキャパシタを介して合成される。

本発明に係る巡回型Ａ／Ｄ変換器では、前記スイッチ回路は、前記第１の電圧信号源と前記第１の出力との間に接続された第1のスイッチと、前記第２の電圧信号源と前記第２の出力との間に接続された第２のスイッチと、並びに前記第１の出力と前記第２の出力との間に接続された第３のスイッチとから構成される。前記Ｄ／Ａ変換回路は、前記制御信号の前記第１の値に応答して、前記第１のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第１の電圧信号を供給する。前記Ｄ／Ａ変換回路は、前記制御信号の前記第２の値に応答して、前記第１のスイッチをオンすることにより、前記第１の出力を介して前記第１のキャパシタに前記第１の電圧信号を供給すると共に、前記第２のスイッチをオンすることにより、前記第２の出力を介して前記第２のキャパシタに前記第２の電圧信号を供給する。前記Ｄ／Ａ変換回路は、前記制御信号の前記第３の値に応答して、前記第２のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第２の電圧信号を供給する。

この巡回型Ａ／Ｄ変換器によれば、第１〜第３のスイッチを用いて第１及び第２の電圧信号を切り替えて第１及び第２のキャパシタに提供するとき、第１及び第２の電圧信号から第３の電圧値が合成される。

本発明に係る巡回型Ａ／Ｄ変換器では、格納動作では、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されると共に第１及び第２のキャパシタが演算増幅回路の出力と基準電位との間に接続されることができる。この巡回型Ａ／Ｄ変換器によれば、次の巡回Ａ／Ｄ変換のための信号が第１及び第２のキャパシタに格納される。

本発明に係る巡回型Ａ／Ｄ変換器では、ゲインステージは、さらに、初期リセット動作を行うことができる。初期リセット動作では、第１〜第３のキャパシタは、演算増幅回路の第１の入力と演算増幅回路の出力との間に接続されると共に、演算増幅回路の第１の入力が演算増幅回路の出力に接続されることができる。この巡回型Ａ／Ｄ変換器によれば、第１〜第３のキャパシタの初期リセット動作を、演算増幅回路を用いて行うことができる。

本発明に係る巡回型Ａ／Ｄ変換器では、ゲインステージは、初期格納動作において、演算増幅回路の第１の入力と演算増幅回路の出力とを互いに接続すると共に、アナログ信号を第１〜第３のキャパシタに受ける。この巡回型Ａ／Ｄ変換器によれば、初期の格納動作として、アナログ信号を第１〜第３のキャパシタに格納することができる。

本発明の別の側面は、イメージセンサデバイスである。このイメージセンサデバイスは、（ａ）イメージセンサセルのアレイを含むセルアレイと、（ｂ）セルアレイに接続されており複数の巡回型Ａ／Ｄ変換器を含む変換器アレイとを備える。巡回型Ａ／Ｄ変換器の各々はセルアレイのカラム線を介してイメージセンサセルに接続されており、巡回型Ａ／Ｄ変換器の各々は上記に記載されたものである。このイメージセンサデバイスによれば、巡回型Ａ／Ｄ変換器の各々は、ゲインステージに第１及び第２の電圧信号の少なくともいずれか一方を提供するＤ／Ａ変換回路を用いる。これ故に、イメージセンサデバイスの面積を小さくできる。

本発明に係るイメージセンサデバイスでは、イメージセンサセルは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能である。ゲインステージは、演算増幅回路の出力と第１の入力と互いに接続すると共に、ゲインステージの入力と演算増幅回路の第１の入力との間に第１及び第２のキャパシタを接続して、リセットレベルの信号を第１及び第２のキャパシタに受ける。ゲインステージは、第３のキャパシタを演算増幅回路の出力と第１の入力との間に接続すると共に、ゲインステージの入力と演算増幅回路の第１の入力との間に第１及び第２のキャパシタに接続して、信号レベルの信号を第１及び第２のキャパシタに受ける。

このイメージセンサデバイスによれば、ゲインステージを用いて、リセット動作によるリセットレベルを第２の信号からキャンセルできる。

本発明に係るイメージセンサデバイスでは、ノイズキャンセル回路を更に備えることができる。前記イメージセンサセルは、リセットレベルを示す、第１の冗長ビット例からなる第１の信号と該リセットレベルに重畳された信号レベルを示す、第２の冗長ビット例からなる第２の信号とを生成可能であり、前記ノイズキャンセル回路は、前記リセットレベルの信号の第１のＡ／Ｄ変換値を格納する第１の記憶回路と、前記信号レベルの信号の第２のＡ／Ｄ変換値を格納する第２の記憶回路と、前記第１のＡ／Ｄ変換値と前記第２のＡ／Ｄ変換値との差を生成して前記第２の信号から該リセットレベルを差し引いてリセットノイズをキャンセルする演算回路とを含む。このイメージセンサデバイスによれば、イメージセンサセルからの第１及び第２の信号のディジタル信号を利用して、リセット動作によるリセットレベルを第２の信号からキャンセルできる。

本発明に係るイメージセンサデバイスでは、前記演算回路は、前記第１の冗長ビット列（第１の信号）及び前記第２の冗長ビット列（第２の信号）を非冗長ビット列にそれぞれ変換する第１及び第２冗長−非冗長反感回路、補数器、並びに加算器を含み、前記第１冗長−非冗長変換回路の出力値と前記第２冗長−非冗長変換回路の出力値との差分をノイズキャンセル値として出力することができる。このイメージセンサデバイスによれば、補数器及び加算器を用いて、第１冗長−非冗長変換回路の出力値と第２冗長−非冗長変換回路の出力値との差分を生成できる。

本発明に係るイメージセンサデバイスは、第１の電圧信号を発生する第１の基準電圧回路と、第２の電圧信号を発生する第２の基準電圧回路と、第１の基準電圧回路に接続された第１の導電線と、第２の基準電圧回路に接続された第２の導電線とを更に備えることができる。各巡回型Ａ／Ｄ変換器内のＤ／Ａ変換回路は、第１及び第２の導電線に接続されている。このイメージセンサデバイスによれば、第１及び第２の電圧信号を各巡回型Ａ／Ｄ変換器に提供するために、３本ではなく２本の導電線を用いる。

本発明の更なる別の側面は、巡回型Ａ／Ｄ変換を用いてアナログ信号からディジタル信号を生成する方法である。該方法は、（ａ）第１〜第３のキャパシタにアナログ値を有するＡ信号を格納するステップと、（ｂ）Ａ信号のディジタル値を表しており第１〜第３の値のいずれかを有するＤ_０信号を生成するステップと、（ｃ）Ｄ_０信号を生成した後に、第３のキャパシタを演算増幅回路の出力と演算増幅回路の第１の入力との間に接続すると共に第１及び第２のキャパシタの一端を演算増幅回路の第１の入力に接続して、第１のキャパシタの他端及び第２のキャパシタの他端にＤ／Ａ信号を加えることにより、演算増幅回路の出力に演算値を生成するステップと、（ｄ）第１及び第２のキャパシタに演算値を格納すると共に、演算値のディジタル値を表しており第１〜第３の値を有するＤ_ｉ信号を生成するステップと、（ｅ）ステップ（ｃ）及び（ｄ）を繰り返して、ディジタル信号を生成するステップとを備える。Ｄ／Ａ信号は、Ｄ_０信号又はＤ_ｉ信号に応じたアナログ値の第１及び第２の電圧信号のいずれかであり、Ｄ_０信号が第１の値であるとき、第１の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄ_０信号が第２の値であるとき、第２の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄ_０信号が第３の値であるとき、第１及び第２の電圧信号が、それぞれ、第１及び第２のキャパシタの他端に加えられる。また、Ｄ_ｉ信号が第１の値であるとき、第１の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄ_ｉ信号が第２の値であるとき、第２の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄ_ｉ信号が第３の値であるとき、第１及び第２の電圧信号が、それぞれ、第１及び第２のキャパシタの他端に加えられる。演算増幅回路の第２の入力は基準電位を受ける。

この方法によれば、巡回型Ａ／Ｄ変換を行うに際して、３種の電圧信号を用いることなく２種の電圧信号を用いて、アナログ信号を受けると共に、このアナログ信号を表すディジタル信号を生成できる。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

本発明の一側面によれば、Ｄ／Ａ変換のための参照電圧の数を低減できる巡回型Ａ／Ｄ変換器が提供される。また、本発明の別の側面によれば、この巡回型Ａ／Ｄ変換器を含むイメージセンサデバイスが提供される。さらに、本発明の更なる別の側面によれば、Ｄ／Ａ変換のための参照電圧の数を低減できる、アナログ信号からディジタル信号を生成する
方法が提供される。

図１は本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。 図２は、演算値Ｖ_ＯＰと一巡回毎のディジタル値との関係を示す図面である。 図３は、図１に示された巡回型Ａ／Ｄ変換器におけるクロックタイミングを示す図面である。 図４は、図１に示された巡回型Ａ／Ｄ変換器の動作を示す図面である。 図５は、初期リセット動作のための回路接続を示す図面である。 図６は、イメージセンサデバイスの回路ブロックを示す図面である。 図７は、イメージセンサの画素を示す図面である。 図８は、ディジタルノイズキャンセル回路内の演算回路を示すブロック図である。 図９は本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。 図１０は、アナログＣＤＳのための主要なステップを示す図面である。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明に係る巡回型Ａ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施の形態を説明する。可能な場合には同一の部分には同一の符号を付する。

図１は、本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。この巡回型Ａ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ１５は、ディジタル値に変換されるアナログ信号Ｖ_ＩＮを受ける入力１５ａ、及び一巡回毎の演算値Ｖ_ＯＰを提供する出力１５ｂを含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３、及び第１〜第３のキャパシタ２５、２７、２９を含む。演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを有しており、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転している。例えば、第１及び第２の入力２３ａ、２３ｃは、それぞれ、反転入力端子及び非反転入力端子であり、出力２３ｂは、非反転出力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線Ｌ_ＣＯＭに接続されており、また基準電位Ｖ_ＣＯＭを受ける。Ａ／Ｄ変換回路１７は、ゲインステージ２３の出力２３ｂからの信号Ｖ_ＯＰ又はアナログ信号Ｖ_ＩＮに応じてディジタル信号Ｄを生成する。

Ａ／Ｄ変換回路１７は、例えば２つのコンパレータ１７ａ、１７ｂを含むことができる。コンパレータ１７ａ、１７ｂは、それぞれ、入力アナログ信号をそれぞれの所定の基準信号Ｖ_ＲＣＨ、Ｖ_ＲＣＬと比較すると共に、図１に示されるように、比較結果信号Ｂ０、Ｂ１を提供する。Ａ／Ｄ変換回路１７における基準信号Ｖ_ＲＣＨ、Ｖ_ＲＣＬは、それぞれ、電圧源３７ａ、３７ｂによって提供される。ディジタル信号Ｄは、一巡回毎のＡ／Ｄ変換値を示す。ディジタル信号Ｄは、例えば２ビット（Ｂ_０、Ｂ_１）を有しており、各ビット（Ｂ_０、Ｂ_１）は、「１」または「０」を取りうる。巡回型Ａ／Ｄ変換器１１は、ビット（Ｂ_０、Ｂ_１）の組み合わせにより一巡回毎のディジタル値は第１〜第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）を有する。論理回路１９は、ディジタル信号Ｄに応じた制御信号Ｖ_ＣＯＮＴ（例えばφ_ＤＨ、φ_ＤＬ、φ_ＤＳ）を生成する。必要な場合には、Ａ／Ｄ変換回路１７では、例えば１つのコンパレータを時分割で用いて、演算値Ｖ_ＯＰを基準信号と比較すると共に、比較結果を示す信号Ｂ０、Ｂ１を提供することができる。

ゲインステージ１５は、演算動作及び格納操作を含むことができる。演算動作では、演算増幅回路２３及び第１〜第３のキャパシタ２５、２７、２９により演算値Ｖ_ＯＰを生成する。格納動作では、演算値Ｖ_ＯＰを第１及び第２のキャパシタ２５、２７に格納する。

この巡回型Ａ／Ｄ変換器１１によれば、第１及び第２のキャパシタ２５、２７は、それぞれ、Ｄ／Ａ変換回路の第１及び第２の出力２１ａ、２１ｂに接続されている。また、Ｄ／Ａ変換回路２１のスイッチ回路３１は、制御信号Ｖ_ＣＯＮＴに応答して、電圧信号Ｖ_ＤＡ１、Ｖ_ＤＡ２の少なくともいずれかを第１の出力２１ａに提供できると共に、電圧信号Ｖ_ＤＡ１、Ｖ_ＤＡ２の少なくともいずれかを第２の出力２１ｂに提供できる。これ故に、演算動作において、スイッチ回路３１を用いて電圧信号Ｖ_ＤＡ１、Ｖ_ＤＡ２をキャパシタ２５、２７の一端に切り換えて印加することによって、ゲインステージ１５は、Ｄ／Ａ変換回路２１から３種の電圧信号を受けたように動作する。具体的には、巡回型Ａ／Ｄ変換器１１では、Ｄ／Ａ変換回路２１は、ディジタル信号（Ｂ_０、Ｂ_１）の第１の値（Ｄ＝２）に応答して、キャパシタ２５、２７に電圧信号Ｖ_ＲＨを提供する。Ｄ／Ａ変換回路２１は、ディジタル信号（Ｂ_０、Ｂ_１）の第２の値（Ｄ＝１）に応答して、キャパシタ２５、２７にそれぞれ電圧信号Ｖ_ＲＨ及びＶ_ＲＬを提供する。Ｄ／Ａ変換回路２１は、ディジタル信号（Ｂ_０、Ｂ_１）の第３の値（Ｄ＝０）に応答して、キャパシタ２５、２７に電圧信号Ｖ_ＲＬを提供する。

この巡回型Ａ／Ｄ変換器によれば、キャパシタ２５、２７にそれぞれＤ／Ａ変換回路の第１及び第２の電圧信号を提供するとき、第１及び第２の電圧信号がキャパシタ２５、２７を介して合成される。

図２は、演算値Ｖ_ＯＰと一巡回毎のディジタル値との変換特性を示す図面である。
ディジタル信号 演算値Ｖ_ＯＰの範囲
Ｄ＝０のとき、Ｖ_ＲＣＬ＞Ｖ_ＯＰ、
Ｄ＝１のとき、Ｖ_ＲＣＨ≧Ｖ_ＯＰ≧Ｖ_ＲＣＬ、
Ｄ＝２のとき、Ｖ_ＯＰ＞Ｖ_ＲＣＨ、 （１）
となる。Ａ／Ｄ変換回路１７がゲインステージ１５からの演算値Ｖ_ＯＰを所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成している。

Ｄ／Ａ変換回路２１は、制御信号Ｖ_ＣＯＮＴに応答してゲインステージ１５に第１及び第２の電圧信号Ｖ_ＲＨ、Ｖ_ＲＬの少なくともいずれか一方を提供する。このために、Ｄ／Ａ変換回路２１は、第１及び第２の出力２１ａ、２１ｂ、並びにスイッチ回路３１を含む。スイッチ回路３１は、制御信号Ｖ_ＣＯＮＴに応答して、第１の出力２１ａに第１及び第２の電圧信号Ｖ_ＲＨ、Ｖ_ＲＬのいずれかを提供すると共に第２の出力２１ｂに第１及び第２の電圧信号Ｖ_ＲＨ、Ｖ_ＲＬのいずれかを提供する。

Ｄ／Ａ変換回路２１では、電圧信号Ｖ_ＲＨ、Ｖ_ＲＬは第１及び第２の電圧源３３、３５によって提供される。第１の電圧源３３は電圧Ｖ_ＲＨを提供する。第２の電圧源３５は電圧Ｖ_ＲＬを提供する。第１の電圧源３３の出力３３ａは、スイッチ回路３１内のスイッチ３１ａを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ａ、３１ｃを介して出力２１ｂに接続される。第２の電圧源３５の出力３５ａは、スイッチ回路３１内のスイッチ３１ｂ、３１ｃを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ｂを介して出力２１ｂに接続される。Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂは、それぞれ、第１及び第２のキャパシタ２５、２７の一端２５ａ、２７ａに接続されている。スイッチ３１ａ〜３１ｃの開閉は、それぞれ、論理回路１７からの制御信号φ_ＤＨ、φ_ＤＳ、φ_ＤＬによって制御されるので、ディジタル信号Ｂ１、Ｂ０の値は、制御信号φ_ＤＨ、φ_ＤＳ、φ_ＤＬのうちのいずれがアクティブになるかを決定する。

Ｄ／Ａ変換回路２１は、論理回路１７からの制御信号に応答して、例えば図２に示されるような値を提供する。
条件Ｄ＝２が満たされるとき、Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＨを提供する。
条件Ｄ＝１が満たされるとき、Ｖ_ＤＡ１＝Ｖ_ＲＨ、Ｖ_ＤＡ２＝Ｖ_ＲＬを提供する。
条件Ｄ＝０が満たされるとき、
Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＬを提供する。 （２）

ゲインステージ１５は、キャパシタ２５、２７、２９及び演算増幅回路２３の接続を行うための複数のスイッチを含む。これらのスイッチが図１に示されているけれども、スイッチ４３、４７、４９、５１、５３、５５の配置は一例である。これらのスイッチ４３、４７、４９、５１、５３、５５の制御は、クロック発生器４１によって行われる。

図３は、図１に示された巡回型Ａ／Ｄ変換器におけるクロックタイミングを示す図面である。図４は、図１に示された巡回型Ａ／Ｄ変換器の動作を説明する。キャパシタ２５、２７、２９は、それぞれ、キャパシタンスＣ_１ａ、Ｃ_１ｂ、Ｃ_２を有する。

図４（ａ）のステップＳ１０１（及びＳ２０１）では初期格納動作を行う。初期格納動作モードでは、アナログ信号Ｖ_ＩＮをキャパシタ２５、２７、２９に格納する。格納のために、キャパシタ２５、２７、２９が互いに並列に接続される。また、当初のアナログ信号Ｖ_ＩＮをＡ／Ｄ変換回路１７に提供する。巡回型Ａ／Ｄ変換器１１は、アナログ信号Ｖ_ＩＮをキャパシタ２５、２７、２９に格納するための第１のスイッチ手段を含む。第１のスイッチ手段によって、当初のアナログ信号Ｖ_ＩＮがＡ／Ｄ変換回路１７に提供される。Ａ／Ｄ変換回路１７は、ディジタル信号Ｄ１（１）（Ｄ２（１））を生成する。信号Ｄ１（１）は論理回路１９に提供され、論理回路１９は、Ｄ／Ａ変換回路２１を制御する制御信号Ｖ_ＣＯＮＴを生成する。

アナログ信号Ｖ_ＩＮをキャパシタ２５、２７、２９に格納するために、スイッチ４３を介してキャパシタ２５の端子２５ａを入力１５ａに接続し、スイッチ３１ｃ、４３を介してキャパシタ２７の端子２７ａを入力１５ａに接続し、キャパシタ２９の端子２９ａをスイッチ４３、５１を介して入力１５ａに接続すると共に、キャパシタ２５、２７の端子２５ｂ、２７ｂにスイッチ４９、５３を介して基準電位を供給し、キャパシタ２９の端子２９ｂにスイッチ５３を介して基準電位を供給する。第１のスイッチ手段において、クロック信号（φ_ＤＳ＝１、φ_Ｓ＝１、φ_２＝１、φ_Ｒ＝１）によってスイッチ３１ｃ、４３、４９、５３を導通にすると共に、クロック信号（φ_１＝０、φ_４＝０）によってスイッチ４７、５５を非導通にする。キャパシタ２９の端子２９ａと出力２３ｂとはスイッチ５５によって分離され、出力２３ｂは入力１５ａからスイッチ５５によって分離される。ゲインステージ１５は、演算増幅回路２３の入力２３ａと出力２３ｃとを互いに接続するとき、演算増幅回路２３の出力２３ｃには基準電位Ｖ_ＣＯＭが発生される。この接続において、Ａ／Ｄ変換回路１７は当初のアナログ信号Ｖ_ＩＮを受けて、クロックφｃに応答してディジタル信号Ｄ（１）を生成する。なお、キャパシタ２５の端子２５ａとキャパシタ２７の端子２７ａとをスイッチ３１ｃを介して接続しているけれども、この接続のために別途のスイッチを設けることができる。図３のタイミングチャートにおいて、信号（φ_ＤＨ、φ_ＤＬ、φ_ＤＳ）は、簡単のために、Ｄ／Ａ変換回路２１を制御するための波形を示している。これらの信号のうち、信号（φ_ＤＳ）は、該制御の信号波形とは別に、キャパシタ２５の端子２５ａとキャパシタ２７の端子２７ａとの接続のための信号波形を含む。

図４（ｂ）及び図４（ｃ）のステップＳ１０２（及びＳ２０２）では、演算動作が行われる。演算動作モードでは、ゲインステージ１５は、演算増幅回路２３及びキャパシタ２５、２７、２９により演算値Ｖ_ＯＰを生成する。演算動作では、キャパシタ２９が演算増幅回路１５の出力１５ｂと入力１５ａとの間に接続されると共にキャパシタ２５、２７がＤ／Ａ変換回路２１と入力２３ａとの間に接続される。巡回型Ａ／Ｄ変換器１１は、演算動作のための第２のスイッチ手段を含む。制御信号Ｖ_ＣＯＮＴの値に応じて、Ｄ／Ａ変換回路２１はゲインステージ１５に電圧信号Ｖ_ＤＡ１及び／又はＶ_ＤＡ２を提供する。電圧信号Ｖ_ＤＡ１、Ｖ_ＤＡ２の印加に応答して、演算値Ｖ_ＯＰがゲインステージ１５の出力１５ｂに生成される。
演算値Ｖ_ＯＰは以下の式で表される。
Ｖ_ＯＰ＝（１＋Ｃ_１／Ｃ_２）×Ｖ_ＩＮ−Ｖ_Ｒ （３）
Ｃ_１＝Ｃ_１ａ＋Ｃ_１ｂ （４）
である。また、値Ｖ_ＲはＤ／Ａ変換回路２１からの電圧信号Ｖ_ＤＡ１、Ｖ_ＤＡ２によって規定されており、以下のように表される。
条件Ｄ＝２が満たされるとき、Ｖ_Ｒ＝（Ｃ_１ａ＋Ｃ_１ｂ）×Ｖ_ＲＨ／Ｃ_２である。
条件Ｄ＝１が満たされるとき、Ｖ_Ｒ＝（Ｃ_１ａ×Ｖ_ＲＨ＋Ｃ_１ｂ×Ｖ_ＲＬ）／Ｃ_２である。
条件Ｄ＝０が満たされるとき、
Ｖ_Ｒ＝（Ｃ_１ａ＋Ｃ_１ｂ）×Ｖ_ＲＬ／Ｃ_２である。 （５）

関係Ｃ_１ａ＝Ｃ_１ｂ＝Ｃ_２／２が満たされるとき、式（３）及び関係（５）は以下のように書き換えられる。
Ｖ_ＯＰ＝２×Ｖ_ＩＮ−Ｖ_Ｒ （６）
また、関係（３）も以下のように書き換えられる。
条件Ｄ＝２が満たされるとき、Ｖ_Ｒ＝Ｖ_ＲＨである。
条件Ｄ＝１が満たされるとき、Ｖ_Ｒ＝（Ｖ_ＲＨ＋Ｖ_ＲＬ）／２である。
条件Ｄ＝０が満たされるとき、
Ｖ_Ｒ＝Ｖ_ＲＬである。 （７）
すなわち、Ｄ／Ａ変換回路２１は、３値のＡ／Ｄ変換値に対してＶ_ＲＨ、Ｖ_ＲＬ又はその中点の電圧（Ｖ_ＲＨ＋Ｖ_ＲＬ）／２の３値を生成する。３値の生成が２つの参照電源のみを用いて可能にされるので、参照電圧源の数及び参照電圧の提供する配線の領域を節約できる。

この動作において、参照電圧Ｖ_ＲＨ、Ｖ_ＲＬの絶対値のずれは、Ａ／Ｄ変換特性の線形性には影響がなく、中点電圧の生成の精度のみが線形性に影響する。キャパシタの容量比精度が、この中点電圧を規定する。容量の比精度は、抵抗の比精度に比べてはるかに高く、高精度なＡ／Ｄ変換器１１を提供できる。

演算値Ｖ_ＯＰの生成のために、スイッチ４９を介してキャパシタ２５、２７の端子２５ｂ、２７ｂを入力２３ａに接続し、キャパシタ２９の端子２９ａをスイッチ５５を介して出力２３ｂに接続する。第２のスイッチ手段において、クロック信号（φ_２＝１、φ_４＝１）によってスイッチ４９、５５を導通にすると共に、クロック信号（φ_Ｓ＝０、φ_１＝０、φ_３＝０、φ_Ｒ＝０）によってスイッチ４３、４７、５１、５３を非導通にする。キャパシタ２５、２７の端子２５ｂ、２７ｂは、スイッチ４７によって基準電位線Ｌ_ＣＯＭから分離され、キャパシタ２５、２７の端子２５ａ、２７ａは、スイッチ５１によって出力２３ｂから分離される。入力２３ａと出力２３ｂはスイッチ５３によって分離される。

図４（ｄ）のステップＳ１０３（及びＳ２０３）では、格納動作が行われる。格納動作モードでは、演算増幅回路２３の出力２３ｂ上の演算値Ｖ_ＯＰを第１及び第２のキャパシタ２５、２７に格納する。格納のために、キャパシタ２５、２７が互いに並列に接続される。巡回型Ａ／Ｄ変換器１１は、演算値Ｖ_ＯＰの格納のための第３のスイッチ手段を含む。また、第３のスイッチ手段によって、演算値Ｖ_ＯＰがアナログ信号としてＡ／Ｄ変換回路１７に提供される。

演算値Ｖ_ＯＰをキャパシタ２５、２７に格納するために、スイッチ５１、５５を介してキャパシタ２５の端子２５ａを出力２３ｂに接続し、スイッチ３１ｃ、５１、５５を介してキャパシタ２７の端子２７ａを出力２３ｂに接続すると共に、スイッチ４７を介してキャパシタ２５、２７の端子２５ｂ、２７ｂに基準電位を供給する。第３のスイッチ手段において、クロック信号（φ_ＤＳ＝１、φ_１＝１、φ_３＝１、φ_４＝１）によってスイッチ３１ｃ、４７、５１、５５を導通にすると共に、クロック信号（φ_Ｓ＝０、φ_２＝０、φ_Ｒ＝０）によってスイッチ４３、４９、５３を非導通にする。キャパシタ２５、２７の端子２５ａ、２７ａはスイッチ４３によって入力１５ａから分離され、キャパシタ２５、２７の端子２５ｂ、２７ｂはスイッチ４９によって入力２３ａから分離される。ゲインステージ１５の演算動作モードにおいて、演算増幅回路２３の入力２３ａは基準電位Ｖ_ＣＯＭになる。また、第３のスイッチ手段（本実施例では、スイッチ５５）によって、演算値Ｖ_ＯＰがＡ／Ｄ変換回路１７に提供される。

図４（ｅ）のステップＳ１０４（Ｓ２０４）では、ステップＳ１０２（Ｓ２０２）及びＳ１０３（Ｓ２０３）を繰り返して、ディジタル信号Ｄ１（２）〜Ｄ１（Ｎ）、Ｄ２（２）〜Ｄ２（Ｎ）を生成する。この繰り返しは、所定のビット数のＡ／Ｄ変換結果が得られるまで行われる。例えば、Ｎ回巡回すれば、ほぼＮ＋１ビットに相当する分解能が得られ
る。

必要な場合には、図５のステップＳ１０５（及びＳ２０５）では、初期リセット動作を行う。初期リセット動作のために、キャパシタ２５、２７、２９の両端を接続する。また、後の動作のために、キャパシタ２５、２７、２９の両端には、基準電位Ｖ_ＣＯＭが与えられる。ゲインステージ１５は、キャパシタ２５、２７、２９を演算増幅回路２３の入力２３ａと出力２３ｂとの間に接続すると共に、演算増幅回路２３の入力２３ａを出力２３ｂに接続する。初期リセット動作のための第４のスイッチ手段を含む、第４のスイッチ手段において、クロック信号（φ_ＤＳ＝１、φ_２＝１、φ_３＝１、φ_Ｒ＝１、φ_４＝１）によってスイッチ３１ｃ、４９、５１、５３、５５を導通にすると共に、クロック信号（φ_Ｓ＝０、φ_１＝０）によってスイッチ４３、４７を非導通にする。演算増幅回路２３の出力２３ｃには基準電位Ｖ_ＣＯＭが発生される。

３値のＡ／Ｄ変換では、参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬは例えば式（８）、（９）で与えられる。
Ｖ_ＲＣＨ＝（３×Ｖ_ＲＨ＋５×Ｖ_ＲＬ）／８ （８）
Ｖ_ＲＣＬ＝（５×Ｖ_ＲＨ＋３×Ｖ_ＲＬ）／８ （９）
式（１）、（２）、（８）、（９）で表される１巡回あたりの変換特性は、図２に示される。

図６は、イメージセンサデバイスの回路ブロックを示す図面である。図６を参照すると、イメージセンサ１では、イメージセンサセル２ａのアレイを含むセルアレイ２の行に垂直シフトレジスタ３が接続されており、セルアレイ２の列にはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、アレイ状に配列された複数のＡ／Ｄ変換器を含む。各Ａ／Ｄ変換器としてＡ／Ｄ変換器１１を使用できる。Ａ／Ｄ変換器１１の各々はカラム線８を介してイメージセンサセル２ａに接続されている。カラム線８にはバイアス回路９が接続されており、バイアス回路９は、各カラム線８に設けられた電流源トランジスタ９ａと、電流源Ｉ_ｂｉａｓとを含む。このイメージセンサデバイス１において、図３のタイミングチャートに従って、リセットレベルの信号Ｓ１のＡ／Ｄ変換値（Ｄ１（１）〜Ｄ１（Ｎ））及び信号レベルの信号Ｓ２のＡ／Ｄ変換値（Ｄ２（１）〜Ｄ２（Ｎ））を生成する。

このイメージセンサデバイス１では、巡回型Ａ／Ｄ変換器１１の各々は、ゲインステージ１５にＤ／Ａ変換回路２１を用いる。これ故に、イメージセンサデバイス１の面積を小さくできる。必要な場合には、Ａ／Ｄ変換器アレイ４の出力は、冗長表現−非冗長表現変換回路７により画素２ａからの信号に対応したＭビットのディジタルコードを変換される。

イメージセンサデバイス１は、電圧信号Ｖ_ＲＨを発生する基準電圧回路３３と、電圧信号Ｖ_ＲＬを発生する基準電圧回路３５と、基準電圧回路３３に接続された第１の導電線１０ａと、基準電圧回路３５に接続された導電線１０ｂとを更に含む。導電線１０ａ、１０ｂは、カラム線８の延びる方向に交差する方向に延在する。各巡回型Ａ／Ｄ変換器１１内のＤ／Ａ変換回路２１は、導電線１０ａ、１０ｂに接続されている。このイメージセンサデバイスによれば、参照電圧信号Ｖ_ＲＨ、Ｖ_ＲＬを巡回型Ａ／Ｄ変換器１１に提供するために、３本ではなく２本の導電線１０ａ、１０ｂを用いる。

図７は、イメージセンサの画素を示す図面である。画素２ａは、例えばＣＭＯＳイメージセンサセルの構造を有する。フォトダイオードＤＦが、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭ_Ｓのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭ_Ｒのゲートはリセット線Ｒに接続される。転送トランジスタＭ_Ｔのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＤＦの一端は転送トランジスタＭ_Ｔを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭ_Ｒを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭ_Ａのゲートに接続される。トランジスタＭ_Ａの一電流端子（例えばドレイン）は、選択トランジスタＭ_Ｓを介してカラム線８に接続される。トランジスタＭ_Ａは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭ_Ｓを介してカラム線に提供する。

この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭ_Ｒに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭ_Ａを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号ＴＸを転送トランジスタＭ_Ｔに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭ_Ａを介して、この信号レベルを読み出す。このように、画素２ａは、リセットレベルを示す信号Ｓ１と該リセットレベルに重畳された信号レベルを示す信号Ｓ２とを生成可能である。

このリセットレベルと信号レベルの差は、ディジタルノイズキャンセル回路５によって求められる。これによって、画素２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。Ａ／Ｄ変換器アレイ４にはノイズキャンセル回路５が接続されており、Ａ／Ｄ変換器アレイ４の出力はノイズキャンセル回路５に提供される。画素２ａからの信号に対応するＡ／Ｄ変換値がノイズキャンセル回路５に格納される。ノイズキャンセル回路５は、水平シフトレジスタ６からの信号に応答して、イメージセンサ１の出力にディジタル信号Ｄ_ＯＵＴへ提供する。ディジタルノイズキャンセルは、リセットレベルを示す信号Ｓ１を示すビット列と該リセットレベルに重畳された信号レベルを示す信号Ｓ２を示すビット列と差分を求めることによって行われる。

ノイズキャンセル回路５は、第１の記憶回路６１と、第２の記憶回路６３と、演算回路６５とを含む。第１の記憶回路６１は、図３のタイミングチャートに従って生成されたＡ／Ｄ変換値（Ｄ１（１）〜Ｄ１（Ｎ））を格納する。第２の記憶回路６３は、図３のタイミングチャートに従って生成されたＡ／Ｄ変換値（Ｄ２（１）〜Ｄ２（Ｎ））を格納する。演算回路６５は、２つの記憶回路６１、６３に記憶されたビット列間の差分を求めることによって、ディジタルノイズキャンセルされた出力Ｖ_ＯＵＴを生成する。

差分の生成に先立って、冗長コード（１桁あたりＤ＝０、１、２の３値を取る)のビット例を非冗長コードのビット列に変換する。Ｎ桁の冗長コードのＡ／Ｄ変換出力値の列（Ｄ（１）、Ｄ（２）、・・・、Ｄ（Ｎ−１）、Ｄ（Ｎ））と表すとき、Ｄ（１）が最上位ビットであり、Ｄ（Ｎ）が最下位ビットであり、各出力値Ｄ（ｉ−１）＝（Ｂ０（ｉ−１）、Ｂ１（ｉ−１））と表される。Ａ／Ｄ変換出力値の列から各桁毎のビット列を生成する。Ｂ０ビット列は（Ｂ０（１）、Ｂ０（２）、・・・、Ｂ０（Ｎ））と表され、Ｂ１ビット列は（Ｂ１（０）、Ｂ１（２）、・・・、Ｂ１（Ｎ））と表される。

冗長コードから非冗長コードへの変換は、以下のように行われる。３値の冗長コードＤに対して
Ｄ、Ｂ１、Ｂ０
０、 ０、 ０
１、 ０、 １
２、 １、 １
という対応により、Ａ／Ｄ変換回路１７の出力Ｂ１、Ｂ０の値が規定されるとき、非冗長コードは、Ｎ桁のＢ０ビット列をＮ桁のＢ１ビット列と加算して得られるＮ＋１桁の２進数によって表される。上記の加算は加算器で行われる。リセットレベル及び信号レベルの各々のＡ／Ｄ変換値を非冗長コードに変換し後に、これらの非冗長コードの一方を補数表現に変換して、加算器により減算を行う。これにより、ノイズキャンセルが行われる。

図８は、ディジタルノイズキャンセル回路内の演算回路を示すブロック図である。Ａ／Ｄ変換器アレイ４からのリセットレベルの冗長ビット列は、記憶回路７３に格納される。記憶回路７３は、Ｂ０ビット列の記憶回路７３ａと、Ｂ１ビット列の記憶回路７３ｂとを含む。記憶回路７３は、冗長−非冗長変換回路７７に接続される。冗長−非冗長変換回路７７の加算器７７ａは、Ｎビット冗長表現のディジタル値をＮ＋１ビット非冗長表現のディジタル値Ｄ_Ｎ＋１（Ｒ）に変換する。また、Ａ／Ｄ変換器アレイ４からの信号レベルの冗長ビット列は、記憶回路７５に格納される。記憶回路７５は、Ｂ０ビット列の記憶回路７５ａと、Ｂ１ビット列の記憶回路７５ｂとを含む。記憶回路７５は、冗長−非冗長変換回路７９に接続される。冗長−非冗長変換回路７９の加算器７９ａは、Ｎビット冗長表現のディジタル値をＮ＋１ビット非冗長表現のディジタル値Ｄ_Ｎ＋１（Ｓ）に変換する。冗長−非冗長変換回路７９は補数器８１に接続されており、補数器８１は、非冗長補数表現のディジタル値（Ｎ＋１ビット非冗長補数表現のディジタル値）Ｄ_Ｎ＋１（Ｓ）を生成する。加算器８３は、ディジタル値Ｄ_Ｎ＋１（Ｒ）とディジタル値Ｄ_Ｎ＋１（Ｓ）とを加算して、ノイズキャンセルされたディジタル値Ｖ_ＯＵＴを生成する。

このイメージセンサデバイス１によれば、イメージセンサセル２ａからの信号Ｓ１、Ｓ２のディジタル信号を利用して、リセット動作によるリセットレベルのノイズを、リセットノイズを示す電荷及び受光量を示す電荷から生成された信号からキャンセルできる。

一例のディタルノイズキャンセル回路では、冗長−非冗長変換回路７７及び７９が、それぞれ、図６に示された記憶回路６１及び６３に含まれることができる。また、冗長−非冗長変換回路７７及び７９が、それぞれ、Ｎ＋１ビット非冗長表現のディジタル値を格納する記憶回路７７ｂ及び７９ｂを含むことができる。記憶回路６３が補数器８１を含むことができる。演算回路６５は、加算器８３を含むことができる。この構成によれば、カラム毎に設けられた回路において、非冗長表現のディジタル値が生成され、演算回路６５は、全てのカラムに対して共用される。

別の一例のディタルノイズキャンセル回路では、冗長−非冗長変換回路７７及び７９並びに補数器８１が、図６に示された演算回路６５に含まれることができる。演算回路６５は、信号Ｓ１及びＳ２にそれぞれを示す２つのＮビット冗長表現のディジタル値を受けて、これらに冗長−非冗長変換を行うと共に差分値を生成する。この構成によれば、冗長−非冗長変換回路及び差分器が、全てのカラムに対して共有される。

また、上記のリセットレベルと信号レベルの差は、Ａ／Ｄ変換の際にキャンセルできる。これにより、画素２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。

図９は、本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。この巡回型Ａ／Ｄ変換器１１ａは、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ１５は、ディジタル値に変換されるアナログ信号Ｖ_ＩＮを受ける入力１５ａ、及び一巡回毎の演算値Ｖ_ＯＰを提供する
出力１５ｂを含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３及び第１〜第３のキャパシタ２５、２７、２９を含む。

図１０は、アナログ相関二重サンプリング（ＣＤＳ）のための主要なステップを示す図面である。図１０（ａ）及び図１０（ｂ）のステップでは、初期格納動作を行う。初期格納動作モードの前半では、リセットレベルを示す信号Ｓ１をキャパシタ２５、２７に格納する。図１０（ａ）のステップでは、巡回型Ａ／Ｄ変換器１１ａは、信号Ｓ１をキャパシ
タ２５、２７に格納するための第５のスイッチ手段を含む。

信号Ｓ１をキャパシタ２５、２７に格納するために、キャパシタ２５、２７の端子２５ａ、２７ａを入力１５ａに接続すると共に、キャパシタ２５、２７の端子２５ｂ、２７ｂに基準電位を供給する。第５のスイッチ手段において、クロック信号（φ_Ｓ＝１、φ_２＝１、φ_Ｓ＝１）によってスイッチ４２、４９、５２を導通にすると共に、クロック信号（φ_１＝０、φ_１ｄ＝０）によってスイッチ４７、５０を非導通にする。ゲインステージ１５は、演算増幅回路２３の入力２３ａと出力２３ｃとを互いに接続するとき、演算増幅回路２３の出力２３ｃには基準電位Ｖ_ＣＯＭが発生される。この接続によって、キャパシタ２５、２７は、リセットレベルを示す信号Ｓ１を受ける。格納のために、キャパシタ２５、２７が互いに並列に接続される。

初期格納動作モードの後半では、信号レベルを示す信号Ｓ２をキャパシタ２５、２７に受ける。図１０（ｂ）のステップでは、巡回型Ａ／Ｄ変換器１１ａは、信号Ｓ２をキャパシタ２５、２７に格納すると共に、信号Ｓ１と信号Ｓ２との差分を生成する。差分値は、引き続く巡回動作のために、キャパシタ２５、２７、２９に格納される。

巡回型Ａ／Ｄ変換器１１ａは、信号Ｓ１と信号Ｓ２との差分を生成するための第６のスイッチ手段を含む。格納及び差分生成のために、並列に接続されたキャパシタ２５、２７が入力１５ａと、演算増幅回路２３の入力２３ａとの間に接続されると共に、キャパシタ２９が演算増幅回路２３の入力２３ａと出力２３ｂとの間に接続される。

第６のスイッチ手段において、クロック信号（φ_Ｓ＝１、φ_２＝１）によってスイッチ４２、４９を導通にすると共に、クロック信号（φ_１＝０、φ_１ｄ＝０、φ_Ｓ＝０）によってスイッチ４７、５０、５２を非導通にする。ゲインステージ１５は、演算増幅回路２３の入力２３ａと出力２３ｃとを互いに接続するとき、演算増幅回路２３の出力２３ｃには演算値Ｖ_ＯＰが発生される。この接続によって、演算増幅回路２３の出力２３ｃは
Ｖ_ＯＰ＝（Ｃ_１ａ＋Ｃ_１ｂ）／Ｃ_２×（Ｖ_Ｒ−Ｖ_Ｓ）
で表される。

このＡ／Ｄ変換器１１ａによれば、ゲインステージ１５を用いて、リセット動作によるリセットレベルを打ち消した信号をＡ／Ｄ変換する。このＡ／Ｄ変換は、図４（ｂ）〜図４（ｄ）に示されるステップによって行われる。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

１…イメージセンサ、２…セルアレイ、２ａ…イメージセンサセル、３…垂直シフトレジスタ、４…Ａ／Ｄ変換器アレイ、５…ノイズキャンセル回路、８…カラム線、９…バイアス回路、１０ａ、１０ｂ…導電線、１１…巡回型Ａ／Ｄ変換器、１５…ゲインステージ、１５ａ…ゲインステージの入力、１５ｂ…ゲインステージの出力、１７…Ａ／Ｄ変換回路、１７ａ、１７ｂ…コンパレータ、１９…論理回路、２１…Ｄ／Ａ変換回路、２３…演算増幅回路、２３ａ、２３ｃ…演算増幅回路の入力、２３ｂ…演算増幅回路の出力、２５、２７、２９…キャパシタ、Ｖ_ＩＮ…アナログ信号、Ｌ_ＣＯＭ…基準電位線、Ｖ_ＣＯＭ…基準電位、Ｖ_ＯＰ…演算値（信号）、Ｄ…ディジタル信号、Ｖ_ＲＣＨ、Ｖ_ＲＣＬ…基準信号、Ｂ_０、Ｂ_１…ビット

Claims (12)

1. 巡回型Ａ／Ｄ変換器であって、
   ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有するシングルエンド型の演算増幅回路を含むゲインステージと、
   前記ゲインステージの前記出力からの信号又は前記アナログ信号に応じて、複数ビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、
   前記ディジタル信号に応じて、第１〜第３の値を有する制御信号を生成する論理回路と、
   前記制御信号に応答して前記ゲインステージに第１及び第２の電圧信号の少なくともいずれか一方を提供するＤ／Ａ変換回路と
   を備え、
   前記ゲインステージは、第１〜第３のキャパシタを含み、
   前記演算増幅回路の前記第２の入力は、基準電位を受け、
   前記ゲインステージは、前記演算増幅回路及び前記第１〜第３のキャパシタにより演算値を生成する演算動作と、該演算値を前記第１及び第２のキャパシタに格納する格納動作を行い、
   前記Ｄ／Ａ変換回路は、前記第１及び第２のキャパシタにそれぞれ接続された第１及び第２の出力を有しており、
   前記演算動作では、前記第３のキャパシタが前記演算増幅回路の前記出力と前記第１の入力との間に接続されると共に前記第１及び第２のキャパシタが前記Ｄ／Ａ変換回路と前記第１の入力との間に接続されて、前記演算値が当該ゲインステージの前記出力に生成され、
   前記Ｄ／Ａ変換回路は、前記制御信号に応答して、前記第１の出力に前記第１及び第２の電圧信号のいずれかを提供すると共に前記第２の出力に前記第１及び第２の電圧信号のいずれかを提供するためのスイッチ回路を含む、ことを特徴とする巡回型Ａ／Ｄ変換器。
2. 前記スイッチ回路は、前記制御信号の前記第１の値に応答して、前記第１及び第２のキャパシタの両方に前記第１の電圧信号を供給し、前記制御信号の前記第２の値に応答して、前記第１及び第２のキャパシタにそれぞれ第１及び第２の電圧信号を供給し、前記制御信号の前記第３の値に応答して、前記第１及び第２のキャパシタの両方に前記第２の電圧信号を供給する、ことを特徴とする請求項１に記載された巡回型Ａ／Ｄ変換器。
3. 前記スイッチ回路は、前記第１の電圧信号源と前記第１の出力との間に接続された第１のスイッチと、前記第２の電圧信号源と前記第２の出力との間に接続された第２のスイッチと、並びに前記第１の出力と前記第２の出力との間に接続された第３のスイッチとから構成され、
   前記Ｄ／Ａ変換回路は、前記制御信号の前記第１の値に応答して、前記第１のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第１の電圧信号を供給し、
   前記Ｄ／Ａ変換回路は、前記制御信号の前記第２の値に応答して、前記第１のスイッチをオンすることにより、前記第１の出力を介して前記第１のキャパシタに前記第１の電圧信号を供給すると共に、前記第２のスイッチをオンすることにより、前記第２の出力を介して前記第２のキャパシタに前記第２の電圧信号を供給し、
   前記Ｄ／Ａ変換回路は、前記制御信号の前記第３の値に応答して、前記第２のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第２の電圧信号を供給する、ことを特徴とする請求項１又は請求項２に記載された巡回型Ａ／Ｄ変換器。
4. 前記格納動作では、前記第３のキャパシタが前記演算増幅回路の前記出力と前記第１の入力との間に接続されると共に前記第１及び第２のキャパシタが前記演算増幅回路の前記出力と前記基準電位との間に接続される、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された巡回型Ａ／Ｄ変換器。
5. 前記ゲインステージは、さらに、初期リセット動作を行うことができ、
   前記初期リセット動作では、前記第１〜第３のキャパシタは、前記演算増幅回路の前記第１の入力と前記演算増幅回路の前記出力との間に接続されると共に、前記演算増幅回路の前記第１の入力が前記演算増幅回路の前記出力に接続される、ことを特徴とする請求項１〜請求項４のいずれか一項に記載された巡回型Ａ／Ｄ変換器。
6. 前記ゲインステージは、初期格納動作では、前記演算増幅回路の前記第１の入力と前記演算増幅回路の前記出力とを互いに接続すると共に、前記アナログ信号を前記第１〜第３のキャパシタに受ける、ことを特徴とする請求項１〜請求項５のいずれか一項に記載された巡回型Ａ／Ｄ変換器。
7. イメージセンサデバイスであって、
   イメージセンサセルのアレイを含むセルアレイと、
   前記セルアレイに接続されており複数の巡回型Ａ／Ｄ変換器を含む変換器アレイと
   を備え、
   前記巡回型Ａ／Ｄ変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
   前記巡回型Ａ／Ｄ変換器の各々は請求項１〜請求項６のいずれか一項に記載されたものであって、前記演算動作の前に、前記第１〜第３のキャパシタに前記アナログ信号を格納する、ことを特徴とするイメージセンサデバイス。
8. 前記イメージセンサセルは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能であり、
   前記ゲインステージは、前記演算増幅回路の前記出力と前記第１の入力とを互いに接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第１の入力との間に前記第１及び第２のキャパシタを接続して、前記リセットレベルの信号を前記第１及び第２のキャパシタに受けており、
   前記ゲインステージは、前記第３のキャパシタを前記演算増幅回路の前記出力と前記第１の入力との間に接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第１の入力との間に接続して、前記信号レベルの信号を前記第１及び第２のキャパシタに受けている、ことを特徴とする請求項７に記載されたイメージセンサデバイス。
9. ノイズキャンセル回路を更に備え、
   前記イメージセンサセルは、リセットレベルを示す、第１の冗長ビット例からなる第１の信号と該リセットレベルに重畳された信号レベルを示す、第２の冗長ビット例からなる第２の信号とを生成可能であり、
   前記ノイズキャンセル回路は、前記リセットレベルの信号の第１のＡ／Ｄ変換値を格納する第１の記憶回路と、前記信号レベルの信号の第２のＡ／Ｄ変換値を格納する第２の記憶回路と、前記第１のＡ／Ｄ変換値と前記第２のＡ／Ｄ変換値との差を生成して前記第２の信号から該リセットレベルを差し引いてリセットノイズをキャンセルする演算回路とを含む、ことを特徴とする請求項７に記載されたイメージセンサデバイス。
10. 前記演算回路は、前記第１及び第２の冗長ビット列を第１及び第２の非冗長ビット列にそれぞれ変換する第１及び第２冗長−非冗長反感回路、補数器、並びに加算器を含み、
    前記演算回路は、前記第１冗長−非冗長変換回路の出力値と前記第２冗長−非冗長変換回路の出力値との差分をノイズキャンセル値として出力する、ことを特徴とする請求項９に記載されたイメージセンサデバイス。
11. 前記第１の電圧信号を発生する第１の基準電圧回路と、
    前記第２の電圧信号を発生する第２の基準電圧回路と、
    前記第１の基準電圧回路に接続された第１の導電線と、
    前記第２の基準電圧回路に接続された第２の導電線と
    を更に備え、
    各巡回型Ａ／Ｄ変換器内の前記Ｄ／Ａ変換回路は、前記第１及び第２の導電線に接続されている、ことを特徴とする請求項７〜請求項１０のいずれか一項に記載されたイメージセンサデバイス。
12. 巡回型Ａ／Ｄ変換を用いてアナログ信号からディジタル信号を生成する方法であって、
    （ａ）第１〜第３のキャパシタにアナログ値を有するＡ信号を格納するステップと、
    （ｂ）前記Ａ信号のディジタル値を表しており第１〜第３の値のいずれかを有するＤ_０信号を生成するステップと、
    （ｃ）前記Ｄ_０信号を生成した後に、前記第３のキャパシタを演算増幅回路の出力と演算増幅回路の第１の入力との間に接続すると共に前記第１及び第２のキャパシタの一端を前記演算増幅回路の前記第１の入力に接続して、前記第１のキャパシタの他端及び前記第２のキャパシタの他端にＤ／Ａ信号を加えることによって、前記演算増幅回路の前記出力に演算値を生成するステップと、
    （ｄ）前記第３のキャパシタを前記演算増幅回路の前記出力と前記第１の入力との間に接続すると共に前記第１及び第２のキャパシタを前記演算増幅回路の前記出力と前記基準電位との間に接続することによって、前記第１及び第２のキャパシタに前記演算値を格納すると共に、前記演算値のディジタル値を表しており第１〜第３の値を有するＤ_ｉ信号を生成するステップと、
    （ｅ）ステップ（ｃ）及び（ｄ）を繰り返して、前記ディジタル信号を生成するステップと
    を備え、
    前記Ｄ／Ａ信号は、前記Ｄ_０信号又は前記Ｄ_ｉ信号に応じたアナログ値の第１及び第２の電圧信号の少なくともいずれかであり、
    前記Ｄ_０信号が前記第１の値であるとき、前記第１の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    前記Ｄ_０信号が前記第２の値であるとき、前記第２の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    前記Ｄ_０信号が前記第３の値であるとき、前記第１及び第２の電圧信号が、それぞれ、前記第１及び第２のキャパシタの他端に加えられ、
    前記Ｄ_ｉ信号が前記第１の値であるとき、前記第１の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    前記Ｄ_ｉ信号が前記第２の値であるとき、前記第２の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    前記Ｄ_ｉ信号が前記第３の値であるとき、前記第１及び第２の電圧信号が、それぞれ、前記第１及び第２のキャパシタの他端に加えられる、ことを特徴とする方法。

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