KR20120033642A - 디지털-아날로그 변환 회로 및 이를 포함하는 아날로그-디지털 변환기 - Google Patents

디지털-아날로그 변환 회로 및 이를 포함하는 아날로그-디지털 변환기 Download PDF

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Abstract

더미 커패시터들을 포함하고 단위 커패시터의 정수 배의 커패시턴스를 갖는 커패시터들로 구성된 디지털-아날로그 변환 회로 및 이를 포함하는 아날로그-디지털 변환기가 개시된다. 디지털-아날로그 변환 회로는 디지털-아날로그 변환 회로는 커패시터 어레이에 포함된 커패시터들이 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖도록 하는 하나 또는 다수의 더미 커패시터를 포함하고, 디지털 신호를 대응하는 아날로그 신호로 변환한다. 따라서, 디지털-아날로그 변환 회로를 포함한 아날로그-디지털 변환기는 공정 변화에 둔감하고 해상도가 높다.

Description

디지털-아날로그 변환 회로 및 이를 포함하는 아날로그-디지털 변환기{DIGITAL TO ANALOG CONVERTING CIRCUIT AND ANALOG TO DIGITAL CONVERTER INCLUDING THE SAME}
본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히 커패시터 디지털-아날로그 변환 회로를 구비한 아날로그-디지털 변환기에 관한 것이다.
아날로그-디지털 변환기(ADC)는 아날로그 신호의 각 신호 레벨들을 나타내는 디지털 코드들의 시퀀스를 발생하는 데 사용된다.
아날로그-디지털 변환기(ADC)에 포함된 디지털-아날로그 변환 회로를 구성하는 커패시터 어레이의 커패시턴스는 공정 변화에 둔감할 필요가 있다.
본 발명의 목적은 고해상도 구현을 위해 단위 커패시터의 커패시턴스의 정수배의 커패시턴스를 갖는 커패시터들로 구성되고 공정 변화에 둔감하고 작은 면적을 차지하는 디지털-아날로그 변환 회로를 제공하는 것이다.
본 발명의 다른 목적은 디지털-아날로그 변환 회로를 포함하는 아날로그-디지털 변환기를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 아날로그-디지털 변환기를 포함하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 디지털-아날로그 변환 회로는 커패시터 어레이에 포함된 커패시터들이 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖도록 하는 하나 또는 다수의 더미 커패시터를 포함하고, 디지털 신호를 대응하는 아날로그 신호로 변환한다.
본 발명의 하나의 실시예에 의하면, 상기 디지털-아날로그 변환 회로는 제 1 노드에 결합된 제 1 커패시터 뱅크, 제 2 노드에 결합된 제 2 커패시터 뱅크, 및 제 1 더미 커패시터를 포함할 수 있다.
제 1 더미 커패시터는 상기 제 1 노드와 상기 제 2 노드 사이에 결합된 제 1 스플릿 커패시터, 및 상기 제 1 노드에 결합되고, 상기 커패시터 어레이에 포함된 커패시터들이 단위 커패시터의 정수 배의 커패시턴스를 갖도록 한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 더미 커패시터의 커패시턴스는 상기 제 1 스플릿 커패시터의 커패시턴스, 상기 제 1 커패시터 뱅크의 커패시턴스 및 상기 제 1 스플릿 커패시터에 전기적으로 연결된 도전 라인의 기생 커패시턴스에 기초하여 결정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 디지털-아날로그 변환 회로는 제 2 스플릿 커패시터, 제 3 커패시터 뱅크 및 제 2 더미 커패시터를 더 포함할 수 있다.
제 2 스플릿 커패시터는 상기 제 2 노드와 제 3 노드 사이에 결합되고, 제 3 커패시터 뱅크는 상기 제 3 노드에 결합된다. 제 2 더미 커패시터는 상기 제 2 노드에 결합되고, 상기 커패시터 어레이에 포함된 커패시터들이 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖도록 한다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 더미 커패시터의 커패시턴스는 상기 제 1 스플릿 커패시터의 커패시턴스, 상기 제 1 커패시터 뱅크의 커패시턴스 및 상기 제 1 스플릿 커패시터에 전기적으로 연결된 도전 라인의 기생 커패시턴스, 상기 제 2 스플릿 커패시터의 커패시턴스, 상기 제 2 커패시터 뱅크의 커패시턴스 및 상기 제 2 스플릿 커패시터에 전기적으로 연결된 도전 라인의 기생 커패시턴스에 기초하여 결정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 커패시터 뱅크, 상기 제 2 커패시터 뱅크 및 상기 제 3 커패시터 뱅크들은 각각 단위 커패시터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 커패시터 뱅크, 상기 제 2 커패시터 뱅크 및 상기 제 3 커패시터 뱅크들은 각각 복수 개의 커패시터, 및 상기 커패시터들에 직렬 연결되고 디지털 데이터에 응답하여 동작하는 복수의 스위치를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 커패시터 뱅크, 상기 제 2 커패시터 뱅크 및 상기 제 3 커패시터 뱅크들은 디지털 데이터에 응답하여 아날로그 입력신호, 제 1 기준전압 또는 제 2 기준전압 중에서 하나를 수신할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 스플릿 커패시터 및 상기 제 2 스플릿 커패시터에 연결된 도전 라인들의 기생 커패시턴스를 보상하기 위해 상기 제 1 스플릿 커패시터 및 상기 제 2 스플릿 커패시터 각각의 양단에 결합된 보상 커패시터들을 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 보상 커패시터들은 상기 제 1 스플릿 커패시터 및 상기 제 2 스플릿 커패시터에 연결된 도전 라인들의 기생 커패시턴스에 비례하는 커패시턴스를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 보상 커패시터들은 각각 상기 스플릿 커패시터들 각각의 두 단자에 연결되고 서로 나란히 배열된 두 개의 리플리카 도전 라인들을 사용하여 구현될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 스플릿 커패시터 및 상기 제 2 스플릿 커패시터에 연결된 상기 도전 라인들 및 상기 리플리카 도전 라인들은 접지 전압에 연결된 도전성 물질로 둘러싸일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 디지털-아날로그 변환 회로는 제 1 보상 커패시터, 제 2 보상 커패시터 및 제 3 보상 커패시터를 더 포함할 수 있다.
제 1 보상 커패시터는 상기 제 1 스플릿 커패시터의 제 1 단자에 연결된 제 1 도전 라인의 기생 커패시턴스의 1/3의 커패시턴스를 갖고 상기 제 1 스플릿 커패시터의 양단에 결합된다. 제 2 보상 커패시터는 상기 제 1 스플릿 커패시터의 제 2 단자와 상기 제 2 스플릿 커패시터의 제 1 단자 사이에 연결된 제 2 도전 라인의 기생 커패시턴스의 1/7의 커패시턴스를 갖고 상기 제 2 스플릿 커패시터의 양단에 결합된다. 제 3 보상 커패시터는 상기 제 1 도전 라인의 기생 커패시턴스의 1/28의 커패시턴스를 갖고 상기 제 2 스플릿 커패시터의 양단에 결합된 제 3 보상 커패시터를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 보상 커패시터, 상기 제 2 보상 커패시터 및 상기 제 3 보상 커패시터는 상기 제 1 도전 라인의 기생 커패시턴스 및 상기 제 2 도전 라인의 기생 커패시턴스를 보상할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 보상 커패시터는 상기 제 1 도전 라인의 길이의 1/3의 길이를 갖고 상기 제 1 스플릿 커패시터의 상기 제 1 단자 및 상기 제 2 단자에 서로 나란히 연결된 2 개의 도전 라인을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 보상 커패시터는 상기 제 2 도전 라인의 길이의 1/7의 길이를 갖고 상기 제 2 스플릿 커패시터의 상기 제 1 단자 및 제 2 단자에 서로 나란히 연결된 2 개의 도전 라인을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 3 보상 커패시터는 상기 제 1 도전 라인의 길이의 1/28의 길이를 갖고 상기 제 2 스플릿 커패시터의 상기 제 1 단자 및 제 2 단자에 서로 나란히 연결된 2 개의 도전 라인을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 커패시터 어레이의 커패시터들 각각의 상부 노드(top node)는 하부 노드(bottom node)에 전기적으로 연결된 도전성 물질로 둘러싸일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 디지털-아날로그 변환 회로는 스플릿 커패시터 형(split-capacitor type) 디지털-아날로그 변환 회로일 수 있다.
본 발명의 하나의 실시형태에 따른 디지털-아날로그 변환 회로는 제 1 도전 라인에 전기적으로 연결된 제 1 커패시터 뱅크, 제 1 스플릿 커패시터, 제 2 도전라인, 제 2 커패시터 뱅크, 제 2 스플릿 커패시터, 제 3 도전라인, 제 3 커패시터 뱅크, 제 1 보상 커패시터, 제 2 보상 커패시터 및 제 3 보상 커패시터를 포함한다.
제 1 스플릿 커패시터는 상기 제 1 도전 라인에 전기적으로 연결된 제 1 단자를 갖고, 제 2 도전라인은 상기 제 1 스플릿 커패시터의 제 2 단자에 전기적으로 연결된다. 제 2 커패시터 뱅크는 상기 제 2 도전 라인에 전기적으로 연결되고, 제 2 스플릿 커패시터는 상기 제 2 도전 라인에 전기적으로 연결된 제 1 단자를 갖는다. 제 3 도전라인은 상기 제 2 스플릿 커패시터의 제 2 단자에 전기적으로 연결되고, 제 3 커패시터 뱅크는 상기 제 3 도전 라인에 전기적으로 연결된다. 제 1 보상 커패시터는 상기 제 1 도전 라인의 기생 커패시턴스를 보상하기 위하여 상기 제 1 스플릿 커패시터의 양단에 결합되고, 제 2 보상 커패시터는 상기 제 2 도전 라인의 기생 커패시턴스를 보상하기 위해 상기 제 2 스플릿 커패시터의 양단에 결합되고, 제 3 보상 커패시터는 상기 제 1 도전 라인의 기생 커패시턴스를 보상하기 위해 상기 제 2 스플릿 커패시터의 양단에 결합된다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 보상 커패시터는 상기 제 1 도전 라인의 기생 커패시턴스의 1/3의 커패시턴스를 갖고, 상기 제 2 보상 커패시터는 상기 제 2 도전 라인의 기생 커패시턴스의 1/7의 커패시턴스를 갖고, 상기 제 3 보상 커패시터는 상기 제 1 도전 라인의 기생 커패시턴스의 1/28의 커패시턴스를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 디지털-아날로그 변환 회로는 제 1 더미 커패시터 및 제 2 더미 커패시터를 더 포함할 수 있다.
제 1 더미 커패시터는 상기 제 1 도전 라인에 전기적으로 연결되고, 상기 디지털-아날로그 변환 회로의 커패시터 어레이에 포함된 커패시터들이 단위 커패시터의 정수 배의 커패시턴스를 갖도록 한다. 제 2 더미 커패시터는 상기 제 2 도전 라인에 전기적으로 연결되고, 상기 디지털-아날로그 변환 회로의 커패시터 어레이에 포함된 커패시터들이 단위 커패시터의 정수 배의 커패시턴스를 갖도록 한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 보상 커패시터는 상기 제 1 스플릿 커패시터의 상기 제 1 단자 및 상기 제 2 단자에 서로 나란히 연결된 2 개의 도전 라인을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 보상 커패시터 및 상기 제 3 보상 커패시터는 각각 상기 제 2 스플릿 커패시터의 상기 제 1 단자 및 상기 제 2 단자에 서로 나란히 연결된 2 개의 도전 라인을 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 아날로그-디지털 변환기는 디지털-아날로그 변환 회로, 비교회로 및 신호 처리 회로를 포함한다.
디지털-아날로그 변환 회로는 출력 디지털 데이터를 아날로그 신호로 변환하여 기준 전압신호를 발생하고 아날로그 입력신호를 샘플 홀드(sample and hold)하여 홀드 전압신호(VHOLD)를 발생한다. 비교회로는 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생한다. 신호 처리 회로는 상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 출력 디지털 데이터를 발생한다. 상기 디지털-아날로그 변환 회로는 복수의 커패시터 뱅크들, 상기 커패시터 뱅크들 사이에 결합된 한 개 또는 다수의 스플릿 커패시터들, 및 더미 커패시터를 포함한다. 더미 커패시터는 상기 커패시터 뱅크들 각각과 상기 스플릿 커패시터들 각각의 결합 노드에 연결되고, 상기 스플릿 커패시터들과 상기 커패시터 뱅크들 각각을 구성하는 커패시터들이 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖도록 한다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 아날로그-디지털 변환기 및 디지털 신호처리 회로를 포함한다.
아날로그-디지털 변환기는 아날로그 입력신호를 디지털 신호로 변환하여 디지털 출력 데이터를 발생한다. 디지털 신호처리 회로는 상기 디지털 출력신호에 대해 디지털 신호처리를 수행하는 디지털 신호처리 회로를 포함한다. 상기 아날로그-디지털 변환기는 본 발명의 실시예들에 따른 아날로그-디지털 변환기의 구성을 갖는다.
본 발명의 실시예들에 따른 아날로그-디지털 변환기는 더미 커패시터들을 포함하고 단위 커패시터의 정수 배의 커패시턴스를 갖는 커패시터들로 구성된 디지털-아날로그 변환 회로를 구비한다. 따라서, 본 발명의 실시예들에 따른 아날로그-디지털 변환기에서 디지털-아날로그 변환 회로에 포함된 커패시터들은 단위 커패시턴스의 정수배의 커패시턴스를 가지므로 집적회로의 설계가 용이하다. 또한, 아날로그-디지털 변환기는 스플릿 커패시터의 양단에 보상 커패시터를 삽입하여 커패시터 어레이에 존재하는 기생 커패시턴스에 의한 특성 저하를 보상할 수 있다. 따라서, 본 발명의 실시예들에 따른 아날로그-디지털 변환기는 공정 변화에 둔감하고 고해상도를 갖는다.
도 1은 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환기를 나타내는 블록도이다.
도 2는 도 1의 아날로그-디지털 변환기에 포함된 디지털-아날로그 변환 회로(DAC)의 하나의 예를 나타내는 블록도이다.
도 3은 도 2의 디지털-아날로그 변환 회로를 상세히 나타낸 회로도이다.
도 4는 도 3의 디지털-아날로그 변환 회로의 커패시터 어레이에 포함된 기생 커패시터들을 나타내는 회로도이다.
도 5 및 도 6은 도 3의 디지털-아날로그 변환 회로의 커패시터 어레이를 구성하는 더미 커패시터의 커패시턴스를 결정하는 방법을 설명하기 위한 회로도이다.
도 7은 도 3의 디지털-아날로그 변환 회로에서, 기생 커패시터의 영향을 감소시킬 수 있는 구조를 갖는 커패시터의 하나의 예를 나타내는 투시도이다.
도 8은 도 7의 구조를 갖는 커패시터의 등가 회로를 나타내는 회로도이다.
도 9는 도 3의 디지털-아날로그 변환 회로를 구성하는 스플릿 커패시터 양단의 라인들에 기생하는 기생 커패시터들을 보상할 수 있는 방법의 하나의 예를 나타내는 회로도이다.
도 10은 도 9에 도시된 보상 커패시터들을 반도체 집적회로에서 구현하는 하나의 예를 나타내는 회로도이다.
도 11은 디지털-아날로그 변환 회로(DAC)를 구성하는 도전 라인과 리플리카 라인을 봉지한(encapsulated) 구성을 나타내는 도면이다.
도 12는 본 발명의 다른 하나의 실시예에 따른 아날로그-디지털 변환기를 나타내는 블록도이다.
도 13은 도 1 또는 도 12에 도시된 아날로그-디지털 변환기를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환기(100)를 나타내는 블록도이다.
도 1을 참조하면, 아날로그-디지털 변환기(100)는 디지털-아날로그 변환 회로(110), 비교 회로 (130) 및 신호처리 회로(150)를 포함한다.
디지털-아날로그 변환 회로(110)는 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖는 한 개 또는 다수의 스플릿 커패시터들 및 단위 커패시터의 정수 배의 커패시턴스를 갖는 커패시터들로 구성된 커패시터 어레이를 포함한다. 디지털-아날로그 변환 회로(110)는 디지털 출력 데이터(SAR)를 아날로그 신호로 변환하여 기준 전압신호(VREF)를 발생하고, 아날로그 입력신호를 샘플 홀드(sample and hold)하여 홀드 전압신호(VHOLD)를 발생한다. 비교 회로 (130)는 홀드 전압신호(VHOLD)를 기준 전압신호(VREF)와 비교하여 비교 출력 전압신호(COMPO)를 발생한다. 신호처리 회로(150)는 비교 출력 전압신호(COMPO)에 기초하여 연속 접근(successive approximation)을 수행하여 디지털 출력 데이터(SAR)를 발생한다.
또한, 아날로그-디지털 변환기(100)는 타이밍 회로(160) 및 출력 레지스터(170)를 더 포함할 수 있다.
타이밍 회로(160)는 클럭신호(CLK)와 변환 개시 신호(ST)에 기초하여 변환 제어신호(CON)를 발생하고, 변환 제어신호(CON)를 신호처리 회로(150)에 제공한다. 출력 레지스터(170)는 디지털 출력 데이터(SAR)를 저장하고, 신호처리 회로(150)에 의해 데이터가 확정되면, 디지털 출력 데이터(SAR)를 출력 데이터(DOUT)로서 출력한다.
도 1의 아날로그-디지털 변환기(100)는 10 비트의 디지털 출력 데이터(SAR)를 가질 수 있다.
도 1에 도시된 아날로그-디지털 변환기(100)는 변환을 위해 연속 접근 방법(successive approximation technique)을 사용한다. 연속 접근 방법의 원리는 다음과 같다. 아날로그 신호의 샘플링된 값을 나타내는 디지털 코드의 각 비트는 최상위 비트(MSB)로부터 시작해서 하나의 반복 과정(single iteration)을 통해 결정된다. 최상위 비트(MSB)는 특별한 논리 값(예를 들면, 1)으로 두고, 다음 비트는 다른 논리 값(예를 들면, 0)으로 둔다. 결과 숫자는 디지털-아날로그 변환 회로(DAC)를 사용하여 중간(intermediate) 아날로그 신호로 변환된다. 아날로그 신호의 샘플링된 값이 중간 아날로그 신호보다 낮은 전압 레벨을 가지면, 디지털 코드의 최상위 비트(MSB)는 "0"으로 결정된다. 반대로, 아날로그 신호의 샘플링된 값이 중간 아날로그 신호보다 높은 전압 레벨을 가지면, 디지털 코드의 최상위 비트(MSB)는 "1"로 결정된다. 다음 최상위 비트(next significant bit)는 "1"로 설정되고, 그 다음 비트는 "0"으로 설정될 수 있다. 이런 식으로 결정된 숫자는 새로운 중간 아날로그 신호로 사용된다. 새로운 중간 아날로그 신호는 대응하는 디지털 코드의 다음 비트(next significant bit)를 결정하기 위해 아날로그 신호의 샘플링된 값과 비교된다. 디지털 코드의 모든 비트가 결정될 때까지 이러한 접근이 계속된다.
아날로그-디지털 변환기(100)는 후술하는 바와 같이, 더미 커패시터들을 포함하고 단위 커패시터의 정수 배의 커패시턴스를 갖는 커패시터들로 구성된 디지털-아날로그 변환 회로(110)를 구비한다.
도 2는 도 1의 아날로그-디지털 변환기(100)에 포함된 디지털-아날로그 변환 회로(DAC)(110)의 하나의 예를 나타내는 블록도이고, 도 3은 도 2의 디지털-아날로그 변환 회로를 상세히 나타낸 회로도이다. 도 2에는 이중 스플릿 커패시터(double split capacitor) 형의 디지털-아날로그 변환 회로(110)가 예로서 도시되어 있다.
도 2를 참조하면, 디지털-아날로그 변환 회로(110)는 제 1 스플릿 커패시터(CA1), 제 2 스플릿 커패시터(CA2), 제 1 커패시터 뱅크(CB1)(112), 제 2 커패시터 뱅크(CB2)(114), 제 3 커패시터 뱅크(CB3)(116), 제 1 더미(dummy) 커패시터(CF1) 및 제 2 더미 커패시터(CF2)를 포함한다.
제 1 스플릿 커패시터(CA1), 제 2 스플릿 커패시터(CA2), 제 1 커패시터 뱅크(CB1)(112), 제 2 커패시터 뱅크(CB2)(114), 제 3 커패시터 뱅크(CB3)(116), 제 1 더미 커패시터(CF1) 및 제 2 더미 커패시터(CF2)는 각각 단위 커패시터의 정수 배의 커패시턴스를 갖는다.
도 3에서, 제 1 커패시터 뱅크(CB1)(112)는 제 1 스플릿 커패시터(CA1)의 왼쪽에 위치하며, 커패시터들(C, C, 2C)을 포함한다. 제 2 커패시터 뱅크(CB2)(114)는 제 1 스플릿 커패시터(CA1)와 제 2 스플릿 커패시터(CA2) 사이에 위치하며, 커패시터들(C, 2C, 4C)을 포함한다. 제 3 커패시터 뱅크(CB3)(116)는 제 2 스플릿 커패시터(CA2)의 오른쪽에 위치하며, 커패시터들(C, 2C, 4C, 8C, 16C)을 포함한다.
제 1 커패시터 뱅크(CB1)(112)에 포함된 커패시터들의 상부 노드(top node)들은 제 1 노드(N1), 즉 제 1 스플릿 커패시터(CA1)의 왼쪽 단자에 연결된다. 제 2 커패시터 뱅크(CB2)(114)에 포함된 커패시터들의 상부 노드(top node)들은 제 2 노드(N2), 즉 제 1 스플릿 커패시터(CA1)의 오른쪽 단자 및 제 2 스플릿 커패시터(CA2)의 왼쪽 단자에 연결된다. 제 3 커패시터 뱅크(CB3)(116)에 포함된 커패시터들의 상부 노드(top node)들은 제 3 노드(N3), 즉 제 2 스플릿 커패시터(CA2)의 오른쪽 단자에 연결된다.
제 1 커패시터 뱅크(CB1)(112), 제 2 커패시터 뱅크(CB2)(114) 및 제 3 커패시터 뱅크(CB3)(116)에 포함된 커패시터들의 하부 노드(bottom node)들은 커패시터들에 직렬 연결된 스위치들의 동작에 따라 아날로그 입력신호(VIN), 제 1 기준전압(VRH), 및 제 2 기준전압(VRL) 중에서 하나와 연결된다. 스위치들 각각은 디지털 출력 데이터(SAR)의 각 비트에 응답하여 커패시터들을 아날로그 입력신호(VIN), 제 1 기준전압(VRH), 및 제 2 기준전압(VRL) 중에서 하나와 연결시킨다. 제 1 기준전압(VRH)은 전원전압(VDD)의 전압 레벨을 가질 수 있고, 제 2 기준전압(VRL)은 접지전압의 전압 레벨을 가질 수 있다.
제 1 더미 커패시터(CF1) 및 제 2 더미 커패시터(CF2)의 하부 노드(bottom node)들은 제 2 기준전압(VRL)에 연결될 수 있다.
도 2 및 도 3에서, CP1은 제 1 노드(N1), 즉 제 1 스플릿 커패시터(CA1)의 제 1 단자(왼쪽 단자)에 연결된 도전 라인의 기생 커패시턴스를 나타내고, CP2는 제 2 노드(N2), 즉 제 1 스플릿 커패시터(CA1)의 제 2 단자(오른쪽 단자)와 제 2 스플릿 커패시터(CA2)의 제 1 단자(왼쪽 단자) 사이에 연결된 도전 라인의 기생 커패시턴스를 나타낸다.
도 2 및 도 3에는 이중 스플릿 커패시터(double split capacitor) 형의 디지털-아날로그 변환 회로가 도시되어 있지만, 아날로그-디지털 변환기(100)는 사다리 커패시터(ladder capacitor) 형 디지털-아날로그 변환 회로 또는 스플릿 커패시터(split capacitor) 형 디지털-아날로그 변환 회로를 포함할 수도 있다.
도 4는 도 3의 디지털-아날로그 변환 회로(110a)의 커패시터 어레이에 포함된 기생 커패시터들을 나타내는 회로도이다. 도 4에 도시된 디지털-아날로그 변환 회로(110b)에서, 커패시터 어레이를 구성하는 커패시터들의 각 노드 및 전도(conductive) 라인에는 기생 커패시터가 존재할 수 있다.
도 5 및 도 6은 도 3의 디지털-아날로그 변환 회로(110a)의 커패시터 어레이를 구성하는 더미 커패시터의 커패시턴스를 결정하는 방법을 설명하기 위한 회로도이다.
도 5에서, CP1은 제 1 스플릿 커패시터(CA1)의 제 1 단자(왼쪽 단자)에 연결된 도전 라인의 기생 커패시턴스를 나타내고, CP2는 제 1 스플릿 커패시터(CA1)의 제 2 단자(오른쪽 단자)와 제 2 스플릿 커패시터(CA2)의 제 1 단자(왼쪽 단자) 사이에 연결된 도전 라인의 기생 커패시턴스를 나타낸다. CL1은 상기 제 1 커패시터 뱅크(도 3의 112)의 커패시턴스, CL2는 제 2 커패시터 뱅크(도 3의 114)의 커패시턴스를 나타낸다. C1은 제 1 스플릿 커패시터(CA1)의 제 1 단자(왼쪽 단자)에 연결된 커패시터들의 커패시턴스를 나타내고, C2는 서로 직렬 연결된 C1과 제 1 스플릿 커패시터(CA1)의 커패시턴스를 나타낸다. CF1은 제 1 더미 커패시터의 커패시턴스를, CF2는 제 2 더미 커패시터의 커패시턴스를 나타낸다.
후술하는 바와 같이, 제 1 더미 커패시터의 커패시턴스(CF1)는 수학식 1과 같이 나타낼 수 있고, 제 2 더미 커패시터의 커패시턴스(CF2)는 수학식 2와 같이 나타낼 수 있다.
[ 수학식 1]
CF1 = CA1(CL1-1)-CL1-CP1
[ 수학식 2]
CF2 = CA2(CL2+1-1)-(CL2+1)-C2+1-CP2
도 6의 왼쪽 회로(a)는 더미 커패시터를 추가하지 않은 상태의 회로이며, 스플릿 커패시터의 커패시턴스는 CAP를 갖는다. 도 6의 오른쪽 회로(b)는 더미 커패시터를 추가한 상태의 회로이며, 스플릿 커패시터의 커패시턴스는 CA를 갖는다. 도 6a의 회로에서 CL과 CM의 값이 변할 때 스플릿 커패시터(CAP)의 제 2 단자(오른쪽 단자)의 값이 변하는 정도는 수학식 3과 같이 나타낼 수 있고, 도 6b의 회로에서 CL과 CM의 값이 변할 때 스플릿 커패시터(CAP)의 제 2 단자(오른쪽 단자)의 값이 변하는 정도는 수학식 4와 같이 나타낼 수 있다.
[ 수학식 3]
(CAP*(CM+CL)+CL*CM)/(CAP*(CM+CL-1)+CL*(CM-1))
[ 수학식 4]
(CA*(CM+CL)+(CL+CF)*CM)/(CA*(CM+CL-1)+CL*(CM-1)+(CM-1)*CF)
여기서, CM이 단위 커패시터일 때 CM=1이고 CL과 CAP의 직렬 합성저항은 (CL//CAP)=CM=1이 된다. 따라서, CAP=CL/(CL-1)이 되고, 수학식 5가 도출된다.
[ 수학식 5]
(CAP*(1+CL)+CL)/(CAP*CL) = 2
따라서, 수학식 4는 수학식 6으로 단순화된다.
[ 수학식 6]
(CA*(1+CL)+(CL+CF))/(CA*CL) = 2
따라서, 수학식 7과 같이, 더미 커패시터의 커패시턴스를 구할 수 있다.
[ 수학식 7]
CF = (CL-1)*CA-CL
따라서, 수학식 1 및 수학식 2를 사용하여 도 5에 도시된 이중 스플릿 커패시터형 디지털-아날로그 변환 회로에 포함된 더미 커패시터들(CF1, CF2)과 스플릿 커패시터들(CA1, CA2)의 커패시턴스를 구할 수 있다.
상기와 같은 방법으로 계산된 더미 커패시터를 추가함으로써, 커패시터 디지털-아날로그 변환 회로에 포함된 모든 커패시터들의 커패시턴스를 단위 커패시터의 커패시턴스의 정수배를 갖도록 구현 가능하다. 따라서, 도 5에 도시된 디지털-아날로그 변환 회로를 포함하는 아날로그-디지털 변환기는 고해상도를 갖는다.
도 7은 도 3의 디지털-아날로그 변환 회로(110a)에서, 기생 커패시터의 영향을 감소시킬 수 있는 구조를 갖는 커패시터의 하나의 예를 나타내는 투시도이고, 도 8은 도 7의 구조를 갖는 커패시터의 등가 회로를 나타내는 회로도이다.
도 7 및 도 8을 참조하면, 커패시터(C1)의 하부 노드(bottom node; NB)와 접지 사이에 기생 커패시터(CPB)가 연결되고, 상부 노드(top node; NT)와 하부 노드(NB) 사이에 기생 커패시터(CPT)가 연결된다. 도 7을 참조하면, 상부 노드(NT)는 하부 노드(NB)에 연결된 도전성 물질(118)로 둘러싸여 있다. 따라서, 본 발명의 실시예에 따른 디지털-아날로그 변환 회로(DAC)에서 디지털-아날로그 변환 특성에 영향을 미치는 커패시터의 상부 노드(NT)와 접지 사이에 발생된 기생 커패시턴스는 상부 노드(NT)와 하부 노드(NB) 사이에 존재하는 기생 커패시턴스로 변환된다. 따라서, 본 발명의 실시예에 따른 디지털-아날로그 변환 회로(DAC)의 단위 커패시터의 커패시턴스는 종래의 커패시턴스보다 증가하지만 안정된 값을 가진다. 따라서, 본 발명의 실시예에 따른 디지털-아날로그 변환 회로(110)를 포함하는 아날로그-디지털 변환기(100)는 높은 해상도를 갖는다.
또한, 본 발명의 실시예에 따른 디지털-아날로그 변환 회로는 회로 전체가 단위 커패시터를 사용하여 구현되므로 공정이 변화에 기인하는 기생 커패시턴스의 값의 변화가 동일하게 적용된다. 따라서, 본 발명의 실시예에 따른 디지털-아날로그 변환 회로는 전체적인 전하 분포에는 영향을 미치지 않는다. 따라서, 본 발명의 실시예에 따른 디지털-아날로그 변환 회로는 공정 변화에 둔감한 회로 설계가 가능하다.
도 9는 도 3의 디지털-아날로그 변환 회로(110a)를 구성하는 스플릿 커패시터 양단의 라인들에 기생하는 기생 커패시터들을 보상할 수 있는 방법의 하나의 예를 나타내는 회로도이다.
도 9에는 설명의 편의를 위해 도 5에 도시된 디지털-아날로그 변환 회로(DAC)의 커패시터 어레이에서 도전 라인들(LN1, LN2)에 연결된 스플릿 커패시터들(CA1, CA2), 기생 커패시터들(CP1, CP2), 및 보상 커패시터들(CMD1, CMD2, CMD3)만이 도시되었다. 실제로, 도전 라인들(LN1, LN2)에는 도 5에서와 같이 커패시터 뱅크들 및 더미 커패시터들이 연결될 수 있다.
도 9에서, 제 1 보상 커패시터(CMD1), 제 2 보상 커패시터(CMD2) 및 제 3 보상 커패시터(CMD3)는 제 1 도전 라인(LN1)의 기생 커패시턴스(CP1) 및 제 2 도전 라인(LN2)의 기생 커패시턴스(CP2)를 보상할 수 있다.
제 1 보상 커패시터(CMD1)는 제 1 스플릿 커패시터(CA1)의 제 1 단자(왼쪽 단자)에 연결된 제 1 도전 라인(LN1)의 기생 커패시턴스의 1/3의 커패시턴스를 가질 수 있고 제 1 스플릿 커패시터(CA1)의 양단에 결합될 수 있다. 제 2 보상 커패시터(CMD2)는 제 1 스플릿 커패시터(CA1)의 제 2 단자(오른쪽 단자)와 제 2 스플릿 커패시터(CA2)의 제 1 단자(왼쪽 단자) 사이에 연결된 제 2 도전 라인(LN2)의 기생 커패시턴스의 1/7의 커패시턴스를 가질 수 있고 제 2 스플릿 커패시터(CA2)의 양단에 결합될 수 있다. 제 3 보상 커패시터(CMD3)는 제 1 도전 라인(LN1)의 기생 커패시턴스의 1/28의 커패시턴스를 가질 수 있고 제 2 스플릿 커패시터(CA2)의 양단에 결합될 수 있다.
제 1 도전 라인(LN1)의 기생 커패시턴스(CP1) 및 제 2 도전 라인(LN2)의 기생 커패시턴스(CP2)를 보상하기 위해 디지털-아날로그 변환 회로(DAC)에 사용되는 보상 커패시터들의 값은 다음의 수학식 8 내지 수학식 11을 사용하여 결정할 수 있다.
도 9를 참조하면, 수학식 1로부터 수학식 8 및 수학식 9가 도출된다.
[ 수학식 8]
CA1+CMD1 = (CF1+CL1+CP1)/(CL1-1)= 2+CP1/3
[ 수학식 9]
CMD1 = CP1/3
도 9를 참조하면 수학식 2로부터 수학식 10 및 수학식 11이 도출된다.
[ 수학식 10]
CA2+CMD2 = (CF2+CL2+C2+CP2)/CL2 = (12.5+C2+CP2)/7= 2+(CP1+4*CP2)/28
[ 수학식 11]
CMD4 = CMD2+CMD3 = CP2/7 + CP1/28
도 10은 도 9에 도시된 보상 커패시터들을 반도체 집적회로에서 구현하는 하나의 예를 나타내는 회로도이다.
도 10을 참조하면, 보상 커패시터들(CMD1, CMD2, CMD3)은 스플릿 커패시터들(CA1, CA2)에 연결된 도전 라인들(LN1, LN2)의 길이에 비례하는 길이를 갖고 스플릿 커패시터들(CA1, CA2)에 병렬로 연결된 도전 라인들을 포함할 수 있다.
제 1 보상 커패시터(CMD1)는 제 1 도전 라인(LN1)의 길이의 1/3의 길이를 갖고 제 1 스플릿 커패시터(CA1)의 제 1 단자 및 제 2 단자에 연결된 2 개의 도전 라인들(LN3, LN4)로 구현될 수 있다. 제 2 보상 커패시터(CMD2)는 제 2 도전 라인(LN2)의 길이의 1/7의 길이를 갖고 제 2 스플릿 커패시터(CA2)의 제 1 단자 및 제 2 단자에 연결된 2 개의 도전 라인들(LN5, LN6)로 구현될 수 있다. 제 3 보상 커패시터(CMD3)는 제 1 도전 라인(LN1)의 길이의 1/28의 길이를 갖고 제 2 스플릿 커패시터(CA2)의 제 1 단자 및 제 2 단자에 연결된 2 개의 도전 라인들(LN7, LN8)로 구현될 수 있다.
예를 들면, 도전 라인들(LN3, LN4)은 제 1 도전 라인(LN1)의 리플리카 도전 라인이고, 도전 라인들(LN5, LN6) 및 도전 라인들(LN7, LN8)은 제 2 도전 라인(LN2)의 리플리카 도전 라인들일 수 있다.
도 11은 디지털-아날로그 변환 회로(DAC)를 구성하는 도전 라인과 리플리카 라인을 봉지한(encapsulated) 구성을 나타내는 도면이다.
도 11을 참조하면, 도전 라인(LINE)과 도전 라인(LINE)의 리플리카(REPLICA)가 모두 전도성 물질로 둘러싸여 있다. 도 10 및 도 11과 같이, 도전 라인(LINE)과 도전 라인(LINE)의 리플리카(REPLICA)를 봉지하면(encapsulated), 도전 라인들과 접지 전압 사이에만 기생 커패시턴스가 존재한다. 따라서, 전도 라인을 사용하여 정확한 보상 커패시턴스를 구현할 수 있고, 더미 커패시턴스들도 도전 라인(LINE)의 리플리카(REPLICA)를 사용하여 구현할 수 있다.
이와 같이, 리플리카와 봉지(encapsulation) 기법을 사용하면, 보상 커패시터들(CMD1, CMD2, CMD3)의 공정 변화에 따른 특성 저하를 감소시킬 수 있다.
도 12는 본 발명의 다른 하나의 실시예에 따른 아날로그-디지털 변환기(200)를 나타내는 블록도이다.
도 12를 참조하면, 아날로그-디지털 변환기(200)는 디지털-아날로그 변환 회로(210), 프리 앰프(220), 비교 회로 (230) 및 신호처리 회로(250)를 포함한다.
디지털-아날로그 변환 회로(210)는 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖는 한 개 또는 다수의 스플릿 커패시터들 및 단위 커패시터의 정수 배의 커패시턴스를 갖는 커패시터들로 구성된 커패시터 어레이를 포함한다. 디지털-아날로그 변환 회로(210)는 디지털 출력 데이터(SAR)를 아날로그 신호로 변환하여 기준 전압신호(VREF)를 발생하고, 아날로그 입력신호를 샘플 홀드(sample and hold)하여 홀드 전압신호(VHOLD)를 발생한다. 프리 앰프(220)는 홀드 전압신호(VHOLD)와 기준 전압신호(VREF)의 차이를 증폭한다. 비교 회로 (230)는 프리 앰프(220)의 차동출력 전압신호들을 서로 비교하여 비교 출력 전압신호(COMPO)를 발생한다. 신호처리 회로(250)는 비교 출력 전압신호(COMPO)에 기초하여 연속 접근(successive approximation)을 수행하여 디지털 출력 데이터(SAR)를 발생한다.
또한, 아날로그-디지털 변환기(200)는 타이밍 회로(260) 및 출력 레지스터(270)를 더 포함할 수 있다.
타이밍 회로(260)는 클럭신호(CLK)와 변환 개시 신호(ST)에 기초하여 변환 제어신호(CON)를 발생하고, 변환 제어신호(CON)를 신호처리 회로(250)에 제공한다. 출력 레지스터(270)는 디지털 출력 데이터(SAR)를 저장하고, 신호처리 회로(250)에 의해 데이터가 확정되면, 디지털 출력 데이터(SAR)를 출력 데이터(DOUT)로서 출력한다.
도 13은 도 1 또는 도 12에 도시된 아날로그-디지털 변환기를 포함하는 반도체 장치(1000)의 하나의 예를 나타내는 블록도이다.
도 13을 참조하면, 반도체 장치(1000)는 아날로그-디지털 변환기(1100) 및 디지털 신호처리 회로(1200)를 포함한다.
아날로그-디지털 변환기(1100)는 아날로그 입력신호(VIN)를 디지털 신호로 변환하여 제 1 디지털 출력 데이터(DOUT1)를 발생한다. 디지털 신호처리 회로(1200)는 디지털 출력신호(DOUT1)에 대해 디지털 신호처리를 수행하고 제 2 디지털 출력 데이터(DOUT2)를 발생한다. 아날로그-디지털 변환기(1100)는 도 1 및 도 7에 도시된 본 발명의 실시예들에 따른 아날로그-디지털 변환기들(100, 200) 중 하나일 수 있다.
본 발명은 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치에 적용이 가능하며, 특히 커패시터 디지털-아날로그 변환 회로를 구비한 아날로그-디지털 변환기에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 1100: 아날로그-디지털 변환기
110, 210: 디지털-아날로그 변환 회로
112, 114, 116: 커패시터 뱅크 130, 230: 비교기
150, 250: 신호처리 회로 160, 260: 타이밍 회로
170, 270: 출력 레지스터 220: 프리 앰프
1000: 반도체 장치 1200: 디지털 신호 처리 회로

Claims (10)

  1. 커패시터 어레이에 포함된 커패시터들이 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖도록 하는 하나 또는 다수의 더미 커패시터를 포함하고, 디지털 신호를 대응하는 아날로그 신호로 변환하는 디지털-아날로그 변환 회로.
  2. 제 1 항에 있어서, 상기 디지털-아날로그 변환 회로는
    제 1 노드에 결합된 제 1 커패시터 뱅크;
    제 2 노드에 결합된 제 2 커패시터 뱅크;
    상기 제 1 노드와 상기 제 2 노드 사이에 결합된 제 1 스플릿 커패시터; 및
    상기 제 1 노드에 결합되고, 상기 커패시터 어레이에 포함된 커패시터들이 단위 커패시터의 정수 배의 커패시턴스를 갖도록 하는 제 1 더미 커패시터를 포함하는 디지털-아날로그 변환 회로.
  3. 제 2 항에 있어서,
    상기 제 1 더미 커패시터의 커패시턴스는 상기 제 1 스플릿 커패시터의 커패시턴스, 상기 제 1 커패시터 뱅크의 커패시턴스 및 상기 제 1 스플릿 커패시터에 전기적으로 연결된 도전 라인의 기생 커패시턴스에 기초하여 결정되는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  4. 제 2 항에 있어서,
    상기 제 2 노드와 제 3 노드 사이에 결합된 제 2 스플릿 커패시터;
    상기 제 3 노드에 결합된 제 3 커패시터 뱅크; 및
    상기 제 2 노드에 결합되고, 상기 커패시터 어레이에 포함된 커패시터들이 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖도록 하는 제 2 더미 커패시터를 더 포함하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  5. 제 4 항에 있어서,
    상기 제 2 더미 커패시터의 커패시턴스는 상기 제 1 스플릿 커패시터의 커패시턴스, 상기 제 1 커패시터 뱅크의 커패시턴스 및 상기 제 1 스플릿 커패시터에 전기적으로 연결된 도전 라인의 기생 커패시턴스, 상기 제 2 스플릿 커패시터의 커패시턴스, 상기 제 2 커패시터 뱅크의 커패시턴스 및 상기 제 2 스플릿 커패시터에 전기적으로 연결된 도전 라인의 기생 커패시턴스에 기초하여 결정되는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  6. 제 4 항에 있어서,
    상기 제 1 커패시터 뱅크, 상기 제 2 커패시터 뱅크 및 상기 제 3 커패시터 뱅크들은 각각 단위 커패시터를 포함하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  7. 제 4 항에 있어서,
    상기 제 1 스플릿 커패시터 및 상기 제 2 스플릿 커패시터에 연결된 도전 라인들의 기생 커패시턴스를 보상하기 위해 상기 제 1 스플릿 커패시터 및 상기 제 2 스플릿 커패시터 각각의 양단에 결합된 보상 커패시터들을 더 포함하는 것을 특징으로 하는 디지털-아날로그 변환 회로.
  8. 제 1 항에 있어서,
    상기 커패시터 어레이의 커패시터들 각각의 상부 노드(top node)는 하부 노드(bottom node)에 전기적으로 연결된 도전성 물질로 둘러싸인 것을 특징으로 하는 디지털-아날로그 변환 회로.
  9. 제 1 도전 라인에 전기적으로 연결된 제 1 커패시터 뱅크;
    상기 제 1 도전 라인에 전기적으로 연결된 제 1 단자를 갖는 제 1 스플릿 커패시터;
    상기 제 1 스플릿 커패시터의 제 2 단자에 전기적으로 연결된 제 2 도전라인;
    상기 제 2 도전 라인에 전기적으로 연결된 제 2 커패시터 뱅크;
    상기 제 2 도전 라인에 전기적으로 연결된 제 1 단자를 갖는 제 2 스플릿 커패시터;
    상기 제 2 스플릿 커패시터의 제 2 단자에 전기적으로 연결된 제 3 도전라인;
    상기 제 3 도전 라인에 전기적으로 연결된 제 3 커패시터 뱅크;
    상기 제 1 도전 라인의 기생 커패시턴스를 보상하기 위하여 상기 제 1 스플릿 커패시터의 양단에 결합된 제 1 보상 커패시터;
    상기 제 2 도전 라인의 기생 커패시턴스를 보상하기 위해 상기 제 2 스플릿 커패시터의 양단에 결합된 제 2 보상 커패시터; 및
    상기 제 1 도전 라인의 기생 커패시턴스를 보상하기 위해 상기 제 2 스플릿 커패시터의 양단에 결합된 제 3 보상 커패시터를 포함하는 디지털-아날로그 변환 회로.
  10. 출력 디지털 데이터를 아날로그 신호로 변환하여 기준 전압신호를 발생하고 아날로그 입력신호를 샘플 홀드(sample and hold)하여 홀드 전압신호(VHOLD)를 발생하는 디지털-아날로그 변환 회로;
    상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생하는 비교회로; 및
    상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 출력 디지털 데이터를 발생하는 신호 처리 회로를 포함하고,
    상기 디지털-아날로그 변환 회로는
    복수의 커패시터 뱅크들;
    상기 커패시터 뱅크들 사이에 결합된 한 개 또는 다수의 스플릿 커패시터들; 및
    상기 커패시터 뱅크들 각각과 상기 스플릿 커패시터들 각각의 결합 노드에 연결되고, 상기 스플릿 커패시터들과 상기 커패시터 뱅크들 각각을 구성하는 커패시터들이 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖도록 하는 더미 커패시터를 포함하는 아날로그-디지털 변환기.
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