CN111245438A - 一种前馈式无源噪声整形逐次逼近型模数转换器 - Google Patents

一种前馈式无源噪声整形逐次逼近型模数转换器 Download PDF

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Abstract

本发明公开了一种前馈式无源噪声整形逐次逼近型模数转换器，本发明的噪声整形SARADC采用了无源滤波器电路结构，避免使用多输入的比较器，减小了比较器的热噪声和回踢噪声，并且DAC电容和余量电容在余量采集时没有电荷分享，不需要有源电路从而减小了功耗、同时针对该噪声整形ADC带宽较低，应用场合是采集转换生物信号或温度信号等缓慢变化或静息期较长的信号，所以在SAR逻辑电路还采用了低位优先判别的逻辑结构，进一步减少功耗和转换周期。

Description

一种前馈式无源噪声整形逐次逼近型模数转换器
技术领域
本发明属于集成电路领域，具体涉及一种前馈式无源噪声整形逐次逼近型模数转换器。
背景技术
过去许多对模数转换器的研究侧重于提高采样速率和分辨率，然而在很多用于连续监视人体生命特征、脉搏等的医疗器械或者对温度的环境监视器械的ADC不要求有上述的高性能，反而要求ADC有更低的转换功耗。上述场景采集的信号活跃程度较低，信号的活跃程度可以用每次转换输出码的改变量除以动态范围来表示，针对于这些采集信号活跃程度低的情况，现有提出以下几种类型的ADC：
异步事件驱动型(level-crossing)ADC，其基本原理是当输入信号活跃程度高时，信号的改变量一旦超过预定的阈值，ADC判定事件发生，发出一个脉冲(正或负)并记录采样点的位置：当输入信号活跃程度低时，只要信号的改变量不超出预定的阈值，就不发生采样和转换行为。该结构的ADC能实现功耗随输入信号活跃程度降低而显著降低的效果。但是这种ADC对信号是非等间隔采样的，这大大增加了后续数字信号处理模块(DSP)的处理难度和开销。这种ADC还容易受到信号斜率过载的影响，并且连续时间比较器的使用增大了其静态功耗；
采用低位优先判别逻辑的SAR ADC是另一种适用于生理信号处理场景的ADC。传统的电荷重分配型逐次逼近(SAR)ADC结构如图1所示，它由一个差动的二进制开关电容阵列、采样开关、比较器和SAR控制逻辑组成。在对信号采样完成后，SAR逻辑电路根据比较器的比较结果得到最高有效位(MSB)的值，再根据MSB的值开始切换相应电容下极板的基准电压，再进行比较得到次高有效位的值。以此类推，这种ADC以这种逐次逼近的方式从高到低完成ADC每一位的转换。由于不依赖于运放等高性能的模拟电路，SARADC具有明显的低功耗优势，因而广泛应用于各种低功耗系统。如图4为常见的低位优先判别逻辑电路示意图，针对于输入信号活跃程度低的情况下，ADC的高位基本处于无需电容切换的状态，因而通过算法从低位向高位寻找到需要切换的最高位，仅将该位即其低位对应电容作开关切换，避免了高位的电容切换功耗，有效地降低了ADC的转换功耗，并且在活跃程度非常低地情况下，每个转换周期所需的时间也能大大缩短。
另一方面电荷重分配型逐次逼近(SAR)ADC以其拥有中等分辨率和带宽，逐渐成为在工业应用中占据优势。然而当分辨率达到10位或以上时，SAR ADC的电容总值会相应指数级地增长，芯片功耗随之大大增加，同时电容失配问题又反过来限制了SAR ADC在高精度下的优势。而ΣΔ正好可以弥补SAR ADC高精度应用下的缺陷，但是其缺点是需要过采样，从而使得带宽被限制较低，同时由于采用了高性能运放实现积分器，其功耗通常相比SAR ADC较大。以图2为例，噪声整形SAR ADC巧妙地结合了上述两种ADC的优势，通过将ΣΔ原本的低位量化器改为使用SAR ADC做量化，用较小的过采样率和有源或无源环路滤波器，在损失一部分带宽的情况下达到更高的信噪比，还延续了SAR ADC的低功耗特性。目前已有的噪声整形SAR ADC主要分为CIFF(级联积分器和分布式前馈)和EF(误差反馈)两大类结构，其中CIFF结构的噪声整形SAR ADC的比较器电路通常需要至少添加一对输入晶体管用于DAC电压和转换余量电压的求和，额外的晶体管会引入额外的热噪声和回踢噪声。而已出现的EF结构的噪声整形SAR ADC只需要一个单输入对的比较器，然而其缺点是采样到DAC电容上的电荷会与余量电容产生电荷分享造成衰减，所以在余量电容较小时，需要有源的余量放大器来提高信号幅值来产生陡峭的噪声传递函数(NTF)曲线，达到预期的噪声整形效果。
发明内容
本发明的目的在于克服上述不足，提供一种前馈式无源噪声整形逐次逼近型模数转换器，能够降低信号的模数转换功耗。
为了达到上述目的，本发明包括同步逐次逼近逻辑电路、低位优先判别逻辑电路和噪声整形SAR ADC的比较器；
噪声整形SAR ADC的比较器包括两个自举开关、两组结构相同的转换电容阵列和一个比较器，自举开关的一端连接输入端，自举开关的另一端分别连接对应转换电容阵列中的电容上极板以及噪声整形结构中的积分电容CINTP和积分电容CINTN的一端，积分电容CINTP和积分电容CINTN的另一端分别连接到比较器的两个输入端，转换电容阵列中电容的下极板均连接两相选择开关阵列，两相选择开关阵列的两个输出端分别连接VDD和GND，两组转换电容阵列中电容上极板间设置有余量采样电容CRP1和采样电容CRN1，积分电容CINTP和积分电容CINTN上分别并联有采样电容CRP2和采样电容CRN2，采样电容CRP1、采样电容CRN1、采样电容CRP2和采样电容CRN2的两端均设置有两相选择开关，比较器的输出端连接同步逐次逼近逻辑电路和低位优先判别逻辑电路；
同步逐次逼近逻辑电路和低位优先判别逻辑电路的输出端连接噪声整形SAR ADC的转换电容开关阵列控制端以及冗余编码电路输入端。
采样电容CRP1、采样电容CRN1、采样电容CRP2和采样电容CRN2均采用乒乓结构时序。
当采样周期为Ф1相时，CLKNS1时钟为高，CLKNS2时钟为低，采样电容CRP1和采样电容CRN1两端的两相选择开关连接转换电容阵列的正端上极板和负端上极板，采样电容CRP2和采样电容CRN2两端的两相选择开关连接转换电容阵列的上极板和比较器输入端；
当采样周期为Ф2相时，CLKNS1时钟为低，CLKNS2时钟为高，采样电容CRP2和采样电容CRN2两端的两相选择开关连接转换电容阵列的正端上极板和负端上极板，采样电容CRP1和采样电容CRN1两端的两相选择开关连接转换电容阵列的上极板和比较器输入端。
噪声整形时钟CLKNS1和CLKNS2为两相不交叠时钟，时钟周期均为采样周期的两倍，且噪声整形时钟的上升沿均在采样时钟CLKS上升沿之后，下降沿在采样时钟CLKS上升沿之前。
两组结构相同的转换电容阵列分别为正端转换电容阵列和负端转换电容阵列；
正端转换电容阵列的电容包括电容CDIR-1、电容C0-1、电容C1-1至电容C10-1，负端转换电容阵列的电容包括电容CDIR-2、电容C0-2、电容C1-2至电容C10-2；
电容CDIR-1、电容CDIR-2电容对与电容C0-1、电容C0-2电容对容值相等；从电容C0-1、电容C0-2电容对至电容C5-1、电容C5-2电容对，后一对电容的容值为前一对电容容值的两倍；电容C6-1、电容C6-2电容对与电容C5-1、电容C5-2电容对容值相等；从电容C6-1、电容C6-2电容对至电容C10-1、电容C10-2电容对，后一对电容的容值为前一对电容容值的两倍，电容CRP1、电容CRN1、电容CRP2、电容CRN2、电容CINTP和电容CINTN的大小相等且为电容CDIR-1和电容CDIR-2的16倍。
电容CDIR-1、电容C0-1、电容C1-1至电容C10-1分别对应开关DIR、开关D0、开关D1至开关D10；
当采用低位优先判别逻辑时，开关DIR以及开关D0至开关D10切换控制输入由低位优先判别逻辑电路产生；
当采用同步逐次逼近逻辑时，开关DIR为高电平，开关D0至开关D10切换控制输入由同步逐次逼近逻辑电路产生。
电容C5-1和电容C5-2为冗余位。
与现有技术相比，本发明的噪声整形SAR ADC采用了无源滤波器电路结构，避免使用多输入的比较器，减小了比较器的热噪声和回踢噪声，并且DAC电容和余量电容在余量采集时没有电荷分享，不需要有源电路从而减小了功耗。同时针对该噪声整形ADC应用场合是生物信号或温度信号等缓慢变化或静息期较长的信号处理，所以在SAR逻辑电路还采用了低位优先判别的逻辑结构，进一步减少功耗。
附图说明
图1为传统的单调型10位SAR ADC电路结构示意图；
图2为传统的噪声整形SAR ADC电路结构结构示意图；
图3为本发明提供的一种带有低位优先判别逻辑的前馈式无源噪声整形逐次逼近型模数转换器电路结构示意图；
图4为低位优先判别逻辑电路结构示意图；
图5为图3的时序图；
图6为低位优先判别逻辑流程图；
图7为整体电路仿真后FFT分析得出的功率谱密度图；其中(a)为采用低位优先判别逻辑的FFT频谱图，(b)为采用同步逐次逼近逻辑的FFT频谱图。
具体实施方式
下面结合附图对本发明做进一步说明。
参见图3，本发明包括同步逐次逼近逻辑电路、低位优先判别逻辑电路和噪声整形SAR ADC的比较器；
噪声整形SAR ADC的比较器包括两个自举开关、两组结构相同的转换电容阵列和一个比较器，自举开关的一端连接输入端，自举开关的另一端分别连接对应转换电容阵列中的电容上极板以及噪声整形结构中的积分电容CINTP和积分电容CINTN的一端，积分电容CINTP和积分电容CINTN的另一端分别连接到比较器的两个输入端，转换电容阵列中电容的下极板均连接两相选择开关阵列，两相选择开关阵列的两个输出端分别连接VDD和GND，两组转换电容阵列中电容上极板间设置有余量采样电容CRP1和采样电容CRN1，积分电容CINTP和积分电容CINTN上分别并联有采样电容CRP2和采样电容CRN2，采样电容CRP1、采样电容CRN1、采样电容CRP2和采样电容CRN2的两端均设置有两相选择开关，比较器的输出端连接同步逐次逼近逻辑电路和低位优先判别逻辑电路；
同步逐次逼近逻辑电路和低位优先判别逻辑电路的输出端连接噪声整形SAR ADC的转换电容开关阵列控制端以及冗余编码电路输入端。
采样电容CRP1、采样电容CRN1、采样电容CRP2和采样电容CRN2均采用乒乓结构时序。
当采样周期为Ф1相时，CLKNS1时钟为高，CLKNS2时钟为低，采样电容CRP1和采样电容CRN1两端的两相选择开关连接转换电容阵列的正端上极板和负端上极板，采样电容CRP2和采样电容CRN2两端的两相选择开关连接转换电容阵列的上极板和比较器输入端。
当采样周期为Ф2相时，CLKNS1时钟为低，CLKNS2时钟为高，采样电容CRP2和采样电容CRN2两端的两相选择开关连接转换电容阵列的正端上极板和负端上极板，采样电容CRP1和采样电容CRN1两端的两相选择开关连接转换电容阵列的上极板和比较器输入端。
噪声整形时钟CLKNS1和CLKNS2为两相不交叠时钟，时钟周期均为采样周期的两倍，且噪声整形时钟的上升沿均在采样时钟CLKS上升沿之后，下降沿在采样时钟CLKS上升沿之前。
两组结构相同的转换电容阵列分别为正端转换电容阵列和负端转换电容阵列；
正端转换电容阵列的电容包括电容CDIR-1、电容C0-1、电容C1-1至电容C10-1，负端转换电容阵列的电容包括电容CDIR-2、电容C0-2、电容C1-2至电容C10-2；
电容CDIR-1、电容CDIR-2电容对与电容C0-1、电容C0-2电容对容值相等；从电容C0-1、电容C0-2电容对至电容C5-1、电容C5-2电容对，后一对电容的容值为前一对电容容值的两倍；电容C6-1、电容C6-2电容对与电容C5-1、电容C5-2电容对容值相等；从电容C6-1、电容C6-2电容对至电容C10-1、电容C10-2电容对，后一对电容的容值为前一对电容容值的两倍，电容CRP1、电容CRN1、电容CRP2、电容CRN2、电容CINTP和电容CINTN的大小相等且为电容CDIR-1和电容CDIR-2的16倍。
电容CDIR-1、电容C0-1、电容C1-1至电容C10-1分别对应开关DIR、开关D0、开关D1至开关D10；当采用低位优先判别逻辑时，开关DIR以及开关D0至开关D10切换控制输入由低位优先判别逻辑电路产生；当采用同步逐次逼近逻辑时，开关DIR为高电平，开关D0至开关D10切换控制输入由同步逐次逼近逻辑电路产生。
电容C5-1和电容C5-2为冗余位，由逻辑电路产生的11位输出数字码通过冗余编码电路得到10位输出数字码。
当输入信号两次采样的差值均在32LSB即冗余位权重值以内时，采用低位优先判别逻辑，如图5所示的时序，当采样周期为Ф1相时，输入信号电压VINP和VINN差分信号，通过自举开关采样到转换电容阵列的上极板，以及CRP1、CRN1两个余量采样电容上，CRP1、CRN1两个余量采样电容上的电压即为差分输入信号电压。图6为低位优先判别逻辑流程图，采样阶段，初始设置DIR为0，此时除CDIR-1和CDIR-2电容的下极板通过两相选择开关接VDD以外，其他的正端C0-1～C10-1、C0-2～C10-2电容下极板两相开关从VDD切换至上一周期转换结果的电压。采样阶段结束后，自举开关关闭，初始相P1开始，比较器根据正负输入端的电压大小比较，将比较结果送入低位优先判别逻辑电路：如果比较结果为0，则通过低位优先逻辑电路反馈控制DIR信号为1，即CDIR-1电容的下极板连接GND，CDIR-2电容的下极板仍连接VDD，然后再通过比较器进行一次比较，如果比较器结果为1，则结束转换，当前输出10位数字码即为转换结果；其余情况均进入高位相P2，从Q＝0开始，电路开始判定DQ的值是否与DIR相反，若相反，则将DQ的值取反，即将CQ-1、CQ-2的下极板通过两相选择开关，选择与当前相反的电压连接，然后比较器进行一次比较，如果比较器的输出和DIR值相反，则将Q加一，再次进行如上判定步骤，直至比较器的输出和DIR的值相同。随后进入低位相P3，当Q不等于0的情况下，先将Q减一，并且设置DQ的值与DIR相反，即当DIR为1时，将CQ-1的下极板连接GND，CQ-2的下极板连接VDD，当DIR为0时，将CQ-1的下极板连接VDD，CQ-2的下极板连接GND，随后比较器进行一次比较，如果比较器的输出为1，将CQ-1的下极板连接GND，CQ-2的下极板连接VDD，如果比较器的输出为0，将CQ-1的下极板连接VDD，CQ-2的下极板连接GND，循环如上步骤直至Q等于0，结束转换，此时输出的10位数字码即为转换结果。上述整个过程中CRP1、CRN1最终采集到输入信号电压和输出数字码DA转换电压的差，即余量电压值，而积分电容CINTP、CINTN和另一对余量电容CRP2、CRN2的电荷分享在采样时钟高电平时间段内完全可以完成，相比于原有的噪声整形SARADC没有额外的转换步骤，缩短了转换周期，并且每一次比较的输入都是当前DAC电压和积分电容电压之和，相比于原有的噪声整形SARADC省去了额外的比较器输入对管，减小了比较器的热噪声和回踢噪声。当采样周期为Ф2相时，CRP1、CRN1电容对的功能和CRP2、CRN2的功能对调，其余步骤不变，该转换周期内最终得到的输出数字码即为该周期采样输入信号的转换结果。
当输入信号的两次采样差值超过32LSB即冗余位权重值时，采用同步逐次逼近逻辑，在Ф1相转换周期内，输入信号电压VINP和VINN差分信号，通过自举开关采样到转换电容阵列的上极板，以及CRP1、CRN1两个余量采样电容上，CRP1、CRN1两个余量采样电容上的电压即为差分输入信号电压。采样阶段，CDIR-1、C0-1～C10-1电容下极板两相开关连接VDD，CDIR-2、C0-2～C10-2电容下极板两相开关连接GND。采样阶段结束后，自举开关关闭，比较器进行一次比较，得出该位数字码结果，如果比较器的输出为1，将C10-1的下极板电压由原来的VDD改为GND，同时将C10-2的下极板电压不变；如果比较器的输出为0，将将C10-2的下极板电压由原来的VDD改为GND，同时将C10-1的下极板电压不变。此时比较器再根据正负输入端大小进行比较，同步逐次逼近逻辑根据比较器的输出对C9-1、C9-2下极板进行同样的操作，得到下一位输出码。如上操作直至C0-1、C0-2电容对下极板也按照同步逐次逼近逻辑切换后，得出所有11位数字码结果。上述整个过程中CRP1、CRN1最终采集到输入信号电压和输出数字码DA转换电压的差，即余量电压值，而积分电容CINTP、CINTN和另一对余量电容CRP2、CRN2的电荷分享在采样时钟高电平时间段内完全可以完成，在Ф2相转换周期中，CRP1、CRN1电容对的功能和CRP2、CRN2的功能对调，其余步骤不变，该转换周期内最终得到的输出数字码即为该周期采样输入信号的转换结果。
图7为整体电路仿真后FFT分析得出的功率谱密度图。其中图7(a)为采用低位优先判别逻辑的FFT频谱图，仿真条件为电源电压1V，温度为室温，中芯国际SMIC65nm工艺，输入信号频率为179.6875KHz，摆幅为5mV，共模电压为500mV的正弦波，16倍过采样率，经本发明的ADC转换后数字码进行FFT分析，信噪失真比SNDR为43.93dB，经等效换算得出有效位数为13.65位，电路功耗为51.1μW，相比于使用同步逐次逼近逻辑电路功耗明显降低；图7(b)为采用同步逐次逼近逻辑的FFT频谱图，仿真条件为电源电压1V，温度为室温，中芯国际SMIC65nm工艺，输入信号频率为179.6875KHz，摆幅为891mV，共模电压为500mV的正弦波，16倍过采样率，经本发明的ADC转换后数字码进行FFT分析，电路功耗为57.8μW，信噪失真比SNDR为83.93dB，有效位数为13.65位，相比原10位的SARADC电容阵列多出了3.65位的效果，性能提升非常明显。

Claims (7)

1.一种前馈式无源噪声整形逐次逼近型模数转换器，其特征在于，包括同步逐次逼近逻辑电路、低位优先判别逻辑电路和噪声整形SAR ADC的比较器；
噪声整形SAR ADC的比较器包括两个自举开关、两组结构相同的转换电容阵列和一个比较器，自举开关的一端连接输入端，自举开关的另一端分别连接对应转换电容阵列中的电容上极板以及噪声整形结构中的积分电容CINTP和积分电容CINTN的一端，积分电容CINTP和积分电容CINTN的另一端分别连接到比较器的两个输入端，转换电容阵列中电容的下极板均连接两相选择开关阵列，两相选择开关阵列的两个输出端分别连接VDD和GND，两组转换电容阵列中电容上极板间设置有余量采样电容CRP1和采样电容CRN1，积分电容CINTP和积分电容CINTN上分别并联有采样电容CRP2和采样电容CRN2，采样电容CRP1、采样电容CRN1、采样电容CRP2和采样电容CRN2的两端均设置有两相选择开关，比较器的输出端连接同步逐次逼近逻辑电路和低位优先判别逻辑电路；
同步逐次逼近逻辑电路和低位优先判别逻辑电路的输出端连接噪声整形SAR ADC的转换电容开关阵列控制端以及冗余编码电路输入端。
2.根据权利要求1所述的一种前馈式无源噪声整形逐次逼近型模数转换器，其特征在于，采样电容CRP1、采样电容CRN1、采样电容CRP2和采样电容CRN2均采用乒乓结构时序。
3.根据权利要求2所述的一种前馈式无源噪声整形逐次逼近型模数转换器，其特征在于，当采样周期为Ф1相时，CLKNS1时钟为高，CLKNS2时钟为低，采样电容CRP1和采样电容CRN1两端的两相选择开关连接转换电容阵列的正端上极板和负端上极板，采样电容CRP2和采样电容CRN2两端的两相选择开关连接转换电容阵列的上极板和比较器输入端；
当采样周期为Ф2相时，CLKNS1时钟为低，CLKNS2时钟为高，采样电容CRP2和采样电容CRN2两端的两相选择开关连接转换电容阵列的正端上极板和负端上极板，采样电容CRP1和采样电容CRN1两端的两相选择开关连接转换电容阵列的上极板和比较器输入端。
4.根据权利要求3所述的一种前馈式无源噪声整形逐次逼近型模数转换器，其特征在于，噪声整形时钟CLKNS1和CLKNS2为两相不交叠时钟，时钟周期均为采样周期的两倍，且噪声整形时钟的上升沿均在采样时钟CLKS上升沿之后，下降沿在采样时钟CLKS上升沿之前。
5.根据权利要求1所述的一种前馈式无源噪声整形逐次逼近型模数转换器，其特征在于，两组结构相同的转换电容阵列分别为正端转换电容阵列和负端转换电容阵列；
正端转换电容阵列的电容包括电容CDIR-1、电容C0-1、电容C1-1至电容C10-1，负端转换电容阵列的电容包括电容CDIR-2、电容C0-2、电容C1-2至电容C10-2；
电容CDIR-1、电容CDIR-2电容对与电容C0-1、电容C0-2电容对容值相等；从电容C0-1、电容C0-2电容对至电容C5-1、电容C5-2电容对，后一对电容的容值为前一对电容容值的两倍；电容C6-1、电容C6-2电容对与电容C5-1、电容C5-2电容对容值相等；从电容C6-1、电容C6-2电容对至电容C10-1、电容C10-2电容对，后一对电容的容值为前一对电容容值的两倍，电容CRP1、电容CRN1、电容CRP2、电容CRN2、电容CINTP和电容CINTN的大小相等且为电容CDIR-1和电容CDIR-2的16倍。
6.根据权利要求5所述的一种前馈式无源噪声整形逐次逼近型模数转换器，其特征在于，电容CDIR-1、电容C0-1、电容C1-1至电容C10-1分别对应开关DIR、开关D0、开关D1至开关D10；
当采用低位优先判别逻辑时，开关DIR以及开关D0至开关D10切换控制输入由低位优先判别逻辑电路产生；
当采用同步逐次逼近逻辑时，开关DIR为高电平，开关D0至开关D10切换控制输入由同步逐次逼近逻辑电路产生。
7.根据权利要求5所述的一种前馈式无源噪声整形逐次逼近型模数转换器，其特征在于，电容C5-1和电容C5-2为冗余位。
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