CN106972861A - 一种模数转换器 - Google Patents

Abstract

本发明公开了一种模数转换器，包括数模转换器，用于获取输入信号，输出至比较器；比较器，用于比较输入信号的电压，产生比较结果，将比较结果输出至顺序脉冲产生器和异步逐次逼近寄存器；顺序脉冲产生器，用于根据比较结果生成第一控制信号，进而生成多个第一输出信号，将第一输出信号输出至异步逐次逼近寄存器，将最低位的第一输出信号和第一控制信号输出至比较时钟产生器；异步逐次逼近寄存器，根据比较结果与第一输出信号，产生多个第二输出信号，并将其作为最终结果锁存输出；比较时钟产生器，将采样时钟信号、第一控制信号和最低位第一输出信号进行或运算产生比较时钟信号。本发明能够解决传统的模数转换器转换速度过慢的问题。

Description

一种模数转换器

技术领域

本发明涉及模数转换领域，特别涉及一种射频导航领域的异步逐次逼近型模数转换器。

背景技术

近些年来，数字技术的飞速发展导致了各种系统对模数转换器的转换速度要求也越来越高，而移动设备的广泛使用使得设备要求芯片功耗尽量的降低。其中，逐次逼近型模数转换器因其结构简单、面积小、功耗低而广泛应用于各个领域。

如图1所示，传统的逐次逼近型模数转换器主要包括采样/保持电路，电容或电阻阵列组成的数模转换器、电压比较器以及逐次逼近寄存器。随着输入模拟电压和数模转换器的输出信号相互逐渐逼近，即输入模拟电压和数模转换器的输出信号之间的电压差越来越小，电压比较器的比较时间变长，因此为了保证电压比较器有充足的时间进行比较，需设置电压比较器工作周期高于其最长的一次比较时间，即控制电压比较器工作的外接时钟信号的周期要长，亦即电压比较器的时钟频率要低。然而，当输入模拟电压和数模转换器的输出信号之间的电压差较大时，电压比较器的比较时间不需要消耗太长时间，所以现有的逐次逼近型模数转换器的转换速度还有很大的提升空间。

发明内容

为了解决上述技术问题，本发明提供了一种模数转换器，能够提高转换速度。

为了达到本发明目的，本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种模数转换器，包括：数模转换器、比较器、顺序脉冲产生器、异步逐次逼近寄存器和比较时钟产生器，其中，

数模转换器，用于根据外部输入的采样时钟信号获取输入信号，并将输入信号的电压输出至比较器；

比较器，用于根据比较时钟产生器输出的比较时钟信号，比较输入信号的电压，产生比较结果，并将比较结果输出至顺序脉冲产生器和异步逐次逼近寄存器；

顺序脉冲产生器，用于根据比较器的比较结果生成第一控制信号，根据采样时钟信号和第一控制信号产生N位第一输出信号，N为模数转换器的位数，将N位第一输出信号输出至异步逐次逼近寄存器，将第一控制信号和最低位的第一输出信号输出至比较时钟产生器；

异步逐次逼近寄存器，用于根据比较器的比较结果与顺序脉冲产生器输出的第一输出信号，产生N位第二输出信号，并将其作为最终结果锁存输出；

比较时钟产生器，用于将所述采样时钟信号、第一控制信号和最低位的第一输出信号进行或运算后产生所述的比较时钟信号，并将所述比较时钟信号输出至比较器的时钟输入端。

进一步地，所述输入信号包括取第一输入信号和第二输入信号；所述数模转换器包括第一采样开关、第一电容阵列、第二采样开关和第二电容阵列；

其中，第一电容阵列的上极板连接第一采样开关的一端，第一采样开关的另一端连接第一输入信号；

第二电容阵列的上极板连接第二采样开关的一端，第二采样开关的另一端连接第二输入信号。

进一步地，所述数模转换器还包括第一开关阵列和第二开关阵列；

其中，第一电容阵列包括N位第一电容，第二电容阵列包括N位第二电容，第一开关阵列包括(N-1)个第一开关，第二开关阵列包括(N-1)个第二开关，所述异步逐次逼近寄存器的第二控制信号包括(N-1)个第一开关控制信号和(N-1)个第二开关控制信号；

第一电容阵列的第一位至第(N-1)位第一电容的下极板，分别通过第一开关阵列的(N-1)个第一开关接地或接参考电压，第i个第一开关的控制端分别与异步逐次逼近寄存器的第i个第一开关控制信号相连，i为[1，N-1]中的自然数，第一电容阵列的第N位第一电容的下极板恒接地；

第二电容阵列的第一位至第(N-1)位第二电容的下极板，分别通过第二开关阵列的(N-1)个第二开关接地或接参考电压，第i个第二开关的控制端分别与异步逐次逼近寄存器的第i个第二开关控制信号相连，第二电容阵列的第N位第二电容的下极板恒接地。

进一步地，所述第一电容阵列和所述第二电容阵列的第N个所述第一电容和所述第二电容取值均为C₀，C₀为电容值；

所述第一电容阵列的第i个所述第一电容和所述第二电容阵列的第i个所述第二电容取值均为2^N-i-1C₀，i为1至(N-1)中的自然数。

进一步地，所述比较器包括电压比较器，所述电压比较器的正向输入端接所述第一电容阵列的输出端，电压比较器的负向输入端接第二电容阵列的输出端，电压比较器的时钟输入端接比较时钟产生器的输出端。

进一步地，所述比较器还包括锁存器，锁存器与所述电压比较器的输出端相连。

进一步地，所述顺序脉冲产生器包括一个与非门、一个反相器和N个第一触发器；

其中，所述与非门的两个输入端与比较器的比较结果相连接，与非门的输出端输出所述第一控制信号；

所述第一控制信号连接每个第一触发器的时钟端，采样时钟信号经过所述反相器后接每个第一触发器的复位端；

其中，第一个第一触发器的输入端与电源相连接，每个第一触发器的输出端依次连接下一个第一触发器的输入端，且第一个至第N个第一触发器的输出端依次输出N个第一输出信号。

进一步地，所述比较结果包括第一比较结果和第二比较结果；所述异步逐次逼近寄存器包括2*N个第二触发器、2*(N-1)个与门，其中，

第一个至第N个第二触发器的时钟输入端一一对应连接N个第一输出信号，第一个至第N个第二触发器的输入端连接电压比较器的第一比较结果，第一个至第N个第二触发器的输出端依次对应第一个至第N个第二输出信号，第一个至第(N-1)个与门的一输入端依次连接第一个至第(N-1)个第一输出信号，另一输入端依次连接第一个至第(N-1)个第二输出信号，输出端依次输出(N-1)个第二控制信号；

第(N+1)个至第2*N个第二触发器的时钟输入端一一对应连接N个第一输出信号，第(N+1)个至第2*N个第二触发器的输入端连接电压比较器的第二比较结果，第(N+1)个至第2*N个第二触发器的输出端依次对应第(N+1)个至第2*N个第二输出信号，第N个至第2*(N-1)个与门的一输入端依次连接第一个至第(N-1)个第一输出信号，另一输入端依次连接第(N+1)个至第2(N-1)个第二输出信号，输出端依次输出另(N-1)个第二控制信号。

进一步地，所述异步逐次逼近寄存器还包括2(N-1)个第二延时单元，其中，第一个至第(N-1)个第二延时单元的输入端依次连接第一个至第(N-1)个第一输出信号，输出端依次连接第一个至第(N-1)个与门的一输入端，第N个至第2*(N-1)个第二延时单元的输入端依次连接第一个至第(N-1)个第一输出信号，输出端依次连接第N个至第2*(N-1)个与门的一输入端。

进一步地，所述比较时钟产生器包括一个或门、一个第一延时单元，其中，

所述或门包含第一输入端至第三输入端，所述采样时钟信号连接或门的第一输入端，所述第一控制信号连接或门的第二输入端，最低位的第一输出信号连接或门的第三输入端，或门的输出端连接第一延时单元的输入端，第一延时单元的输出端产生所述比较时钟信号，所述比较时钟信号连接比较器的时钟输入端。

本发明的技术方案，具有如下有益效果：

本发明提供的模数转换器，其数模转换器、比较器、顺序脉冲产生器、异步逐次逼近寄存器、比较时钟产生器构成了一个闭环反馈系统：顺序脉冲产生器将比较器的比较结果转换成第一控制信号，根据采样时钟信号和第一控制信号产生N位第一输出信号；第一输出信号触发异步逐次逼近寄存器产生作为最终结果输出的第二输出信号；比较时钟产生器将采样时钟信号、第一控制信号和最低位的第一输出信号进行或运算后产生比较时钟信号，根据比较时钟信号控制比较器的工作状态。由于比较器所用时钟由比较时钟产生器产生，不需要模数转换器外部电路提供一个恒定周期的外部比较时钟，使得整个模数转换器的工作速度得到了提高；

进一步地，异步逐次逼近寄存器中的第二延时单元延迟了第一输出信号，保证第二触发器输出稳定之后再生成第二控制信号，避免了生成的第二控制信号出现错误的高电平毛刺，进而避免了数模转换器出现不必要的切换而影响数模转换器的输出。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为传统的逐次逼近型模数转换器的结构示意图；

图2为本发明实施例的模数转换器的模块框图；

图3为本发明实施例的模数转换器的连接结构示意图；

图4为本发明实施例的数模转换器的结构示意图；

图5为本发明实施例的比较器的结构示意图；

图6为本发明实施例的顺序脉冲产生器的结构示意图；

图7为本发明实施例的异步逐次逼近寄存器的结构示意图；

图8为本发明实施例的比较时钟产生器的结构示意图；

图9为没有第二延时单元时的第一输出信号、第二输出信号以及第二控制信号的时序示意图；

图10为本发明实施例的第一输出信号、第二输出信号以及第二控制信号的时序示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

参照图2，本发明实施例提供了一种模数转换器，包括数模转换器1、比较器2、顺序脉冲产生器3、异步逐次逼近寄存器4和比较时钟产生器5，其中，

数模转换器1，用于根据采样时钟信号获取输入信号，并将输入信号的电压输出至比较器2；

比较器2，用于根据比较时钟产生器5输出的比较时钟信号，比较输入信号的电压，产生比较结果，并将比较结果输出至顺序脉冲产生器3和异步逐次逼近寄存器4；

顺序脉冲产生器3，用于根据比较器2的比较结果生成第一控制信号，根据采样时钟信号和第一控制信号产生N位第一输出信号，N为模数转换器的位数，将N位第一输出信号输出至异步逐次逼近寄存器4，将第一控制信号和最低位的第一输出信号输出至比较时钟产生器5；

异步逐次逼近寄存器4，用于根据比较器2的比较结果与顺序脉冲产生器3的第一输出信号，产生N位第二输出信号，并将其作为最终结果锁存输出；

比较时钟产生器5，用于将所述采样时钟信号、第一控制信号和最低位的第一输出信号进行或运算后产生比较时钟信号，并将所述比较时钟信号输出至比较器的时钟输入端。

进一步地，所述输入信号包括第一输入信号VINP和第二输入信号VINN；所述比较结果包括第一比较结果VOUTP与第二比较结果VOUTN。

该装置的具体连接结构示意图如图3所示。具体地，参照图3和图4，数模转换器1包括第一采样开关S1、第一电容阵列DAC_P、第二采样开关S2和第二电容阵列DAC_N，第一电容阵列DAC_P的上极板连接第一采样开关S1的一端，第一采样开关S1的另一端连接第一输入信号VINP；第二电容阵列DAC_N的上极板连接第二采样开关S2的一端，第二采样开关S2的另一端连接第二输入信号VINN。数模转换器1根据采样时钟信号CLK导通第一采样开关S1和第二采样开关S2，且当第一采样开关S1和第二采样开关S2导通时，获取第一输入信号VINP和第二输入信号VINN，根据第二控制信号设置第一电容阵列DAC_P和第二电容阵列DAC_N的下极板电压，将第一电容阵列DAC_P和第二电容阵列DAC_N的上极板电压输出至比较器2。

进一步地，第一电容阵列DAC_P包括N位第一电容C₁至C_N，第一电容阵列DAC_P的第一位至第(N-1)位第一电容C₁至C_(N-1)的下极板，分别通过第一开关阵列的(N-1)个第一开关S_1p至S_(N-1)p接地VSS或接参考电压Vref，第i(i为[1，N-1]中的自然数)个第一开关S_(i)p的控制端分别与异步逐次逼近寄存器的第一控制信号DAC_CTRLP<i>相连，第一电容阵列的第N位第一电容C_N的下极板恒接地；第二电容阵列DAC_N包括N位第二电容C′₁至C′_N，第二电容阵列DAC_N的第一位至第(N-1)位第二电容C′₁至C′_(N-1)的下极板，分别通过第二开关阵列的(N-1)个第二开关S_1n至S_(N-1)n接地VSS或接参考电压Vref，第i(i为[1，N-1]中的自然数)个第二开关S_(i)n的控制端分别与异步逐次逼近寄存器的第二控制信号DAC_CTRLN<i>相连，第二电容阵列的第N位第二电容C′_N的下极板恒接地。

具体地，第一开关阵列的(N-1)个第一开关S_1p至S_(N-1)p和第二开关阵列的(N-1)个第二开关S_1n至S_(N-1)n均为反相器。

具体地，第一电容阵列的第i个第一电容和第二电容阵列的第i个第二电容取值均为C_i＝2^N-i-1C₀，C′_i＝2^N-i-1C₀，i为1至(N-1)中的自然数，第一电容阵列和第二电容阵列中的第N个第一电容C_N和第二电容C′_N取值均为C₀。

当采样时钟信号CLK为高电平时，导通第一采样开关S1和第二采样开关S2，数模转换器1采集第一输入信号VINP与第二输入信号VINN的电压，当采样时钟信号CLK为低电平时，断开第一采样开关S1和第二采样开关S2，根据第一输入信号VINP、第二输入信号VINN以及第二控制信号DAC_CTRLP<i>和DAC_CTRLN<i>(i为[1，N-1]中的自然数)，得到第一上极板电压Vp和第二上极板电压Vn，并分别将第一上极板电压Vp和第二上极板电压Vn输出至比较器2的两个输入端V+与V-。

参照图3和图5，比较器2包括电压比较器，电压比较器的正向输入端接第一电容阵列DAC_P的输出端，电压比较器的负向输入端接第二电容阵列DAC_N的输出端，电压比较器的时钟输入端接比较时钟产生器5的输出端。比较器2比较第一电容阵列DAC_P和第二电容阵列DAC_N的上极板电压Vp与Vn，生成相应的第一比较结果VOUTP与第二比较结果VOUTN。当电压比较器的时钟输入端接收的比较时钟信号CLK_comp为高电平时，比较器2处于复位状态，比较器2的第一比较结果VOUTP和第二比较结果VOUTN均为高电平；当电压比较器的时钟输入端接收的比较时钟信号CLK_comp为低电平时，比较器2比较两个输入信号Vp与Vn的电压值大小，生成第一比较结果VOUTP和第二比较结果VOUTN，并将第一比较结果VOUTP和第二比较结果VOUTN输出至顺序脉冲产生器3和异步逐次逼近寄存器4。

进一步地，比较器2还包括锁存器，锁存器与电压比较器的输出端相连，用于锁存电压比较器的第一比较结果VOUTP和第二比较结果VOUTN。

参照图3和图6，顺序脉冲产生器3，包括一个与非门、一个反相器INV和N个第一D触发器DFF1，与非门的两个输入端与比较器2的第一比较结果VOUTP和第二比较结果VOUTN相连接，与非门的输出端输出第一控制信号Valid，第一控制信号Valid连接每个第一D触发器DFF1的时钟端，采样时钟信号CLK经过所述反相器INV后接每个第一D触发器DFF1的复位端；其中，第一个D触发器DFF1的输入端D连接电源VDD，每个第一D触发器DFF1的输出端Q依次连接下一个第一D触发器DFF1的输入端D，且第一个至第N个第一D触发器DFF1的输出端Q依次输出第一输出信号CLK1至CLKN。顺序脉冲产生器3根据比较器2的第一比较结果VOUTP和第二比较结果VOUTN，生成第一控制信号Valid，根据采样时钟信号CLK和第一控制信号Valid产生多个第一输出信号CLK1至CLKN，并控制第一输出信号CLK1至CLKN的电平从高位到低位依次由低电平变为高电平。

当采样时钟信号CLK为高电平时，比较时钟信号CLK_comp也为高电平(原理见比较时钟产生器部分)，比较器2处于复位状态，比较器2的输出值VOUTP与VOUTN均为高电平，通过与非门输出低电平的第一控制信号Valid，此时所有的第一D触发器DFF1被复位，顺序脉冲产生器3的第一输出信号CLK1至CLKN均为低电平；当采样时钟信号CLK为低电平时，比较时钟信号CLK_comp也为低电平(原理见比较时钟产生器)，比较器2比较两个输入信号Vp与Vn的电压值大小，生成第一比较结果VOUTP和第二比较结果VOUTN，由于第一比较结果VOUTP和第二比较结果VOUTN中一个为高电平、一个为低电平，通过与非门运算后输出高电平的第一控制信号Valid，根据第一控制信号Valid为上升沿脉冲信号的触发，第一输出信号CLK1至CLKN从高位到低位(即从左至右)依次触发，使多个第一输出信号CLK1至CLKN依次由低电平变为高电平。

参照图3和图7，异步逐次逼近寄存器4包括2*N个第二D触发器DFF2、2(N-1)个第二延时单元DELAY2、2(N-1)个与门，其中，第一个至第N个第二D触发器DFF2的时钟输入端一一对应连接第一输出信号CLK1至第一输出信号CLKN，电压比较器2的第一比较结果VOUTP连接第一个至第N个第二D触发器DFF2的输入端D，第一个至第N个第二D触发器DFF2的输出端Q依次对应第二输出信号D1至DN，第一个至第(N-1)个第二延时单元DELAY2的输入端依次连接第一输出信号CLK1至第一输出信号CLK(N-1)，第一个至第(N-1)个与门的一输入端依次连接第一个至第(N-1)个第二延时单元DELAY2的输出端，第一个至第(N-1)个与门的另一输入端依次连接第二输出信号D1至D(N-1)，第一个至第(N-1)个与门的输出端依次输出第二控制信号DAC_CTRLP1至DAC_CTRLP(N-1)；所述第二控制信号DAC_CTRLP1至DAC_CTRLP(N-1)为第一开关阵列的(N-1)个第一开关的控制信号；

第(N+1)个至第2*N个第二D触发器DFF2的时钟输入端一一对应连接第一输出信号CLK1至第一输出信号CLKN，电压比较器2的第二比较结果VOUTN连接第(N+1)个至第2*N个第二D触发器DFF2的输入端D，第(N+1)个至第2*N个第二D触发器DFF2的输出端Q依次对应第二输出信号D1b至第二输出信号DNb，第N个至第2*(N-1)个第二延时单元DELAY2的输入端依次连接第一输出信号CLK1至第一输出信号CLK(N-1)，第N个至第2*(N-1)个与门的一输入端依次连接第N个至第2*(N-1)个第二延时单元DELAY2的输出端，第N个至第2*(N-1)个与门的另一输入端依次连接第二输出信号D1b至D(N-1)b，第N个至第2*(N-1)个与门的输出端依次输出第二控制信号DAC_CTRLN1至DAC_CTRLN(N-1)；所述第二控制信号DAC_CTRLN1至DAC_CTRLN(N-1)为第二开关阵列的(N-1)个第二开关控制信号。

当第一控制信号Valid为上升沿脉冲信号时，根据第一比较结果VOUTP、第二比较结果VOUTN与第一输出信号CLK1至CLKN共同触发，异步逐次逼近寄存器4产生多个第二输出信号D1至DN、D1b至DNb以及多个第二控制信号DAC_CTRLP1至DAC_CTRLP(N-1)、DAC_CTRLN1至DAC_CTRLN(N-1)，并根据第一输出信号CLK1至CLKN中的上升沿脉冲依次锁存被触发的第二输出信号D1至DN，将第二控制信号DAC_CTRLP1至DAC_CTRLP(N-1)、DAC_CTRLN1至DAC_CTRLN(N-1)输出到所述数模转换器1，根据第二控制信号DAC_CTRLP1至DAC_CTRLP(N-1)、DAC_CTRLN1至DAC_CTRLN(N-1)调节数模转换器1的两个输出电压大小。

参照图3和图8，比较时钟产生器5包括一个或门、一个第一延时单元DELAY1，其中，或门包含第一输入端至第三输入端，采样时钟信号CLK连接或门的第一输入端，第一控制信号Valid连接或门的第二输入端，最低位的第一输出信号CLKN连接或门的第三输入端，或门的输出端连接第一延时单元DELAY1的输入端，第一延时单元DELAY1的输出端产生比较时钟信号CLK_comp，比较时钟信号CLK_comp连接比较器的时钟输入端。比较时钟产生器5将所述采样时钟信号CLK、第一控制信号Valid和最低位的第一输出信号CLKN进行或运算后产生比较时钟信号CLK_comp，根据比较时钟信号CLK_comp控制比较器2是否处于工作状态。

本发明模数转换器的转换过程如下：

采集阶段：当采样时钟信号CLK为高电平时，第一采样开关S1和第二采样开关S2导通，数模转换器1中第一电容阵列DAC_P的上极板获取第一输入信号VINP，且生成比较器V+输入端电压Vp，即Vp＝VINP，数模转换器1中的第二电容阵列DAC_N的上极板获取第二输入信号VINN，且生成比较器V-输入端电压Vn，即Vn＝VINN，此时，数模转换器1的第一电容阵列和第二电容阵列的下极板都接参考电压Vref。

此时，由于采样时钟信号CLK为高电平，比较时钟产生器输出的比较时钟信号CLK_comp为高电平，比较器2处于复位状态，比较器2的输出值VOUTP与VOUTN均为高电平，因此，比较器的输出值VOUTP与VOUTN经过与非运算后输出的第一控制信号Valid为低电平；且采样时钟信号CLK为高电平时，顺序脉冲产生器3中的N个第一D触发器DFF1被复位，所有第一D触发器DFF1的输出端输出的第一输出信号CLK1至CLKN均为低电平。本发明的第二D触发器DFF2复位端没有输入信号，第二D触发器DFF2一直锁存第二输出信号D1-DN、D1b-DNb，直到下一次模数转换器ADC进行模数转换后刷新数据。

比较阶段：当采样时钟信号CLK为低电平时，第一采样开关S1和第二采样开关S2断开，第一电容阵列DAC_P和第二电容阵列DAC_N保持第一采样开关S1和第二采样开关S2断开前一刻的输入信号VINP和VINN的电压不变，此时第一输出信号CLKN仍然为低电平，第一控制信号Valid也为低电平，因此，采样时钟信号CLK、第一控制信号Valid、第一输出信号CLKN经过或门和延迟电路DELAY1后，使得比较器2的比较时钟信号CLK_comp也变为低电平。此时，比较器2开始第一次比较，比较第一电容阵列DAC_P和第二电容阵列DAC_N上极板上的电压Vp和Vn，并输出第一比较结果VOUTP和第二比较结果VOUTN，第一比较结果VOUTP和第二比较结果VOUTN经过与非门运算后输出第一控制信号Valid，此时第一控制信号Valid由低电平变为高电平，即产生上升沿脉冲信号。

当第一控制信号Valid为上升沿脉冲时，触发顺序脉冲产生器3的第一D触发器DFF1，使得第一输出信号CLK1由低电平变为高电平，即产生上升沿脉冲信号，而第一输出信号CLK2至CLKN仍然保持低电平不变。

当第一输出信号CLK1为上升沿脉冲时，触发异步逐次逼近寄存器4中的第一个和第(N+1)个第二D触发器DFF2，第一个第二D触发器DFF2的输出端输出第二输出信号D1，此时，第二输出信号D1即为比较器2的第一比较结果VOUTP，第(N+1)个第二D触发器DFF2的输出端输出第二输出信号D1b，此时，第二输出信号D1b即为比较器2的第二比较结果VOUTN；同时，上升沿的第一输出信号CLK1经过延迟电路DELAY2后，分别与第二输出信号D1、第二输出信号D1b共同输入到与门，输出第二控制信号DAC_CTRLP1和DAC_CTRLN1，第二控制信号DAC_CTRLP1和DAC_CTRLN1分别输入到数模转换器1的第一电容阵列和第二电容阵列，调节第一电容阵列和第二电容阵列的下极板电压(具体地，高电压端所对应的第一个电容C1(或C′₁)的下极板电压接地，低电压端所对应的第一个电容C1(或C′₁)的下极板电压不变，仍然接Vref)，从而改变数模转换器1中的第一电容阵列和第二电容阵列的上极板电压。

异步逐次逼近寄存器4根据第一输出信号CLK1至CLKN触发第二D触发器DFF2，进而锁存比较器2的第一比较结果VOUTP和第二比较结果VOUTN，从而依次得到第二输出信号D1-DN、D1b-DNb，第二输出信号D1-DN、D1b-DNb保持不变直到下一次模数转换器ADC进行模数转换后刷新数据。由于在每次模数转换器开始模数转换之前，第一电容阵列和第二电容阵列的下极板都接参考电压Vref，因此第二控制信号DAC_CTRLP1至DAC_CTRLP(N-1)和DAC_CTRLN1至DAC_CTRLN(N-1)在每次模数转换器采样时，都需要重置为0，从而为模数转换器的模数转换做好准备；但是第二输出信号D1-DN、D1b-DNb在每次模数转换后不需要复位为0，因此，将CLK<i>和D<i>经过一个与门运算，得到第二控制信号DAC_CTRLP<i>，将CLK<i>和D<i>b经过一个与门运算，得到第二控制信号DAC_CTRLN<i>，当模数转换器ADC开始采样时(也就是采样时钟信号CLK为高电平时)，所有第一D触发器DFF1的输出端输出的第一输出信号CLK1至CLKN均为低电平，所以不论D<i>和D<i>b的值是什么，第二控制信号DAC_CTRLP<i>和DAC_CTRLN<i>的值恒定为0。

参考图9，以第二控制信号DAC_CTRLP1为例，当第一输出信号CLK1为上升沿脉冲时，触发异步逐次逼近寄存器4中的第一个第二D触发器DFF2，使得第一个第二D触发器DFF2的输出端D1输出电平为比较器的第一比较结果VOUTP，假设在第一输出信号CLK1上升沿脉冲到来之前，第一个第二D触发器DFF2锁存的上一次的输出信号D1为高电平，且CLK1上升沿脉冲触发DFF2之后DFF2锁存的此次的输出信号D1为低电平，在实际应用中，由于第二D触发器DFF2自身存在电路延时td1(即从第一输出信号CLK1触发到输出D1的响应时间)，如图9所示，第二输出信号D1的响应滞后于第一输出信号CLK1，从而导致第二控制信号DAC_CTRLP1出现错误的高电平毛刺；本发明通过加入延迟电路DELAY2，对第一输出信号CLK1进行延时td2时间，如图10所示，保证所述第二D触发器DFF2输出稳定之后再驱动与门，避免了第二控制信号DAC_CTRLP1出现错误的高电平毛刺，从而避免数模转换器1的电容阵列下极板电压出现错误的切换。

当第一控制信号Valid为上升沿脉冲时，经过比较时钟产生器5里面的三输入或门和第一延时单元DELAY1之后，比较时钟信号CLK_comp也为高电平，这就会让比较器2进入复位状态，此时比较器2输出第一比较结果VOUTP和第二比较结果VOUTN均为高电平，促使第一控制信号Valid由高电平变为低电平，由于比较时钟产生器5中的第一延时单元DELAY1的延时作用，比较器2不会直接进入比较状态，避免了在数模转换器1中的电容阵列的上极板上的电压还没有根据第二控制信号DAC_CTRLP<i>和DAC_CTRLN<i>调整完毕，比较器2就开始比较的情形。由于此时采样时钟信号CLK为低电平、最低位的第一输出信号CLKN也为低电平，延迟模块DELAY1的输出也为低电平，即比较时钟信号CLK_comp为低电平，比较器就进入了下一次比较，依次循环，直到最低位比较完输出。

在第k(k为1至N-1之间的自然数)次比较后，第一电容阵列和第二电容阵列的上极板电压Vp和Vn分成以下两种情况：

如果Vp>Vn，输出D<k>为1，开关切换后Vp和Vn的电压分别为

V_n[k+1]＝V_n[k]

如果Vp<Vn，输出D<k>为0，开关切换后Vp和Vn的电压分别为

V_p[k+1]＝V_p[k]

直到最低位的第一输出信号CLKN为上升沿脉冲时，此时高电平的CLKN经过比较时钟产生器5的或门和第一延时单元DELAY1，产生高电平的比较时钟信号CLK_comp，使得比较器进入复位状态，且一直保持复位状态直到下一次采样周期开始，即采样信号CLK由低电平变为高电平，这时第一输出信号CLK1至CLKN被复位为低电平。

本发明提供的模数转换器，其数模转换器、比较器、顺序脉冲产生器、异步逐次逼近寄存器、比较时钟产生器构成了一个闭环反馈系统，比较器所用时钟由比较时钟产生器产生，不需要模数转换器外部电路提供一个恒定周期的外部比较时钟。当比较器开始第一次比较时，顺序脉冲产生器将比较器的比较结果转换成第一控制信号，根据上升沿的第一控制信号触发第一D触发器DFF1的第一输出信号由低电平变成高电平，上升沿的第一输出信号触发异步逐次逼近寄存器中的第二D触发器DFF2，根据第二D触发器DFF2的输入端D在其输出端Q输出比较器的比较结果并锁存；当比较器复位后，脉冲产生器和异步逐次逼近寄存器的输出值保持不变，直到比较器开始下一次比较，再次产生上升沿脉冲的第一控制信号，依次循环。本发明的闭环反馈系统使得比较器、异步逐次逼近寄存器以及数模转换器的调整不需要外部固定的时钟信号来驱动，使得整个模数转换器的工作速度得到了提高；

进一步地，异步逐次逼近寄存器中的第二延时单元DELAY2延迟了第一输出信号，保证第二D触发器DFF2输出稳定之后再生成第二控制信号，避免了生成的第二控制信号出现错误的高电平毛刺，进而避免数模转换器出现不必要的切换而影响数模转换器的输出。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现，相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种模数转换器，其特征在于，包括数模转换器、比较器、顺序脉冲产生器、异步逐次逼近寄存器和比较时钟产生器，其中，

数模转换器，用于根据外部输入的采样时钟信号获取输入信号，并将输入信号的电压输出至比较器；

比较器，用于根据比较时钟产生器输出的比较时钟信号，比较输入信号的电压，产生比较结果，并将比较结果输出至顺序脉冲产生器和异步逐次逼近寄存器；

顺序脉冲产生器，用于根据比较器的比较结果生成第一控制信号，根据采样时钟信号和第一控制信号产生N位第一输出信号，N为模数转换器的位数，将N位第一输出信号输出至异步逐次逼近寄存器，将第一控制信号和最低位的第一输出信号输出至比较时钟产生器；

异步逐次逼近寄存器，用于根据比较器的比较结果与顺序脉冲产生器输出的第一输出信号，产生N位第二输出信号，并将其作为最终结果锁存输出；

比较时钟产生器，用于将所述采样时钟信号、第一控制信号和最低位的第一输出信号进行或运算后产生所述的比较时钟信号，并将所述比较时钟信号输出至比较器的时钟输入端。

2.根据权利要求1所述的模数转换器，其特征在于，所述输入信号包括取第一输入信号和第二输入信号；所述数模转换器包括第一采样开关、第一电容阵列、第二采样开关和第二电容阵列；

其中，第一电容阵列的上极板连接第一采样开关的一端，第一采样开关的另一端连接第一输入信号；

第二电容阵列的上极板连接第二采样开关的一端，第二采样开关的另一端连接第二输入信号。

3.根据权利要求2所述的模数转换器，其特征在于，所述数模转换器还包括第一开关阵列和第二开关阵列；

其中，第一电容阵列包括N位第一电容，第二电容阵列包括N位第二电容，第一开关阵列包括(N-1)个第一开关，第二开关阵列包括(N-1)个第二开关，所述异步逐次逼近寄存器的第二控制信号包括(N-1)个第一开关控制信号和(N-1)个第二开关控制信号；

第一电容阵列的第一位至第(N-1)位第一电容的下极板，分别通过第一开关阵列的(N-1)个第一开关接地或接参考电压，第i个第一开关的控制端分别与异步逐次逼近寄存器的第i个第一开关控制信号相连，i为[1，N-1]中的自然数，第一电容阵列的第N位第一电容的下极板恒接地；

第二电容阵列的第一位至第(N-1)位第二电容的下极板，分别通过第二开关阵列的(N-1)个第二开关接地或接参考电压，第i个第二开关的控制端分别与异步逐次逼近寄存器的第i个第二开关控制信号相连，第二电容阵列的第N位第二电容的下极板恒接地。

4.根据权利要求3所述的模数转换器，其特征在于，所述第一电容阵列和所述第二电容阵列的第N个所述第一电容和所述第二电容取值均为C₀，C₀为电容值；

所述第一电容阵列的第i个所述第一电容和所述第二电容阵列的第i个所述第二电容取值均为2^N-i-1C₀，i为1至(N-1)中的自然数。

5.根据权利要求2所述的模数转换器，其特征在于，所述比较器包括电压比较器，所述电压比较器的正向输入端接所述第一电容阵列的输出端，电压比较器的负向输入端接第二电容阵列的输出端，电压比较器的时钟输入端接比较时钟产生器的输出端。

6.根据权利要求5所述的模数转换器，其特征在于，所述比较器还包括锁存器，锁存器与所述电压比较器的输出端相连。

7.根据权利要求2所述的模数转换器，其特征在于，所述顺序脉冲产生器包括一个与非门、一个反相器和N个第一触发器；

其中，所述与非门的两个输入端与比较器的比较结果相连接，与非门的输出端输出所述第一控制信号；

所述第一控制信号连接每个第一触发器的时钟端，采样时钟信号经过所述反相器后接每个第一触发器的复位端；

其中，第一个第一触发器的输入端与电源相连接，每个第一触发器的输出端依次连接下一个第一触发器的输入端，且第一个至第N个第一触发器的输出端依次输出N个第一输出信号。

8.根据权利要求7所述的模数转换器，其特征在于，所述比较结果包括第一比较结果和第二比较结果；所述异步逐次逼近寄存器包括2*N个第二触发器、2*(N-1)个与门，其中，

第一个至第N个第二触发器的时钟输入端一一对应连接N个第一输出信号，第一个至第N个第二触发器的输入端连接电压比较器的第一比较结果，第一个至第N个第二触发器的输出端依次对应第一个至第N个第二输出信号，第一个至第(N-1)个与门的一输入端依次连接第一个至第(N-1)个第一输出信号，另一输入端依次连接第一个至第(N-1)个第二输出信号，输出端依次输出(N-1)个第二控制信号；

第(N+1)个至第2*N个第二触发器的时钟输入端一一对应连接N个第一输出信号，第(N+1)个至第2*N个第二触发器的输入端连接电压比较器的第二比较结果，第(N+1)个至第2*N个第二触发器的输出端依次对应第(N+1)个至第2*N个第二输出信号，第N个至第2*(N-1)个与门的一输入端依次连接第一个至第(N-1)个第一输出信号，另一输入端依次连接第(N+1)个至第2(N-1)个第二输出信号，输出端依次输出另(N-1)个第二控制信号。

9.根据权利要求8所述的模数转换器，其特征在于，所述异步逐次逼近寄存器还包括2(N-1)个第二延时单元，其中，第一个至第(N-1)个第二延时单元的输入端依次连接第一个至第(N-1)个第一输出信号，输出端依次连接第一个至第(N-1)个与门的一输入端，第N个至第2*(N-1)个第二延时单元的输入端依次连接第一个至第(N-1)个第一输出信号，输出端依次连接第N个至第2*(N-1)个与门的一输入端。

10.根据权利要求1所述的模数转换器，其特征在于，所述比较时钟产生器包括一个或门、一个第一延时单元，其中，

所述或门包含第一输入端至第三输入端，所述采样时钟信号连接或门的第一输入端，所述第一控制信号连接或门的第二输入端，最低位的第一输出信号连接或门的第三输入端，或门的输出端连接第一延时单元的输入端，第一延时单元的输出端产生所述比较时钟信号，所述比较时钟信号连接比较器的时钟输入端。