CN105049043B

CN105049043B - 一种带有失调校正功能的高速比较器

Info

Publication number: CN105049043B
Application number: CN201510373585.6A
Authority: CN
Inventors: 赵元富; 王宗民; 张铁良; 杨松; 文治平; 曹沛; 李国峰
Original assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Current assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Priority date: 2015-06-30
Filing date: 2015-06-30
Publication date: 2018-05-08
Anticipated expiration: 2035-06-30
Also published as: CN105049043A

Abstract

本发明提供一种带有失调校正功能的高速比较器，包括比较模块、失调校正模块和时钟模块；其中，比较模块用于完成输入信号的比较功能；校正模块以注入电流的方式消除高速比较器的失调电压；失调校正模块在高速比较器正常转换前进行校正；校正开始后，逐次逼近逻辑控制电流源阵列根据比较器的输出结果，向预放大锁存级注入电流，降低比较器的失调；校正完成后，高速比较器进入正常工作模式；时钟模块分为比较模块时钟电路和校正模块时钟电路，前者用于生成控制比较模块各级的时钟信号，后者用于生成控制校正模块的时钟信号。本发明只需要两相时钟，降低了时序复杂度，能达到更高的工作频率，在同等工作频率下具有更低的功耗。

Description

一种带有失调校正功能的高速比较器

技术领域

本发明涉及集成电路模数转换器设计领域，特别是一种带有失调校正功能的高速比较器。

背景技术

比较器是一个将两个模拟信号进行比较的器件，根据两个模拟信号的相对大小产生相应的二进制输出。模拟信号是在任何给定的时刻幅值都连续变化的信号，理想的二进制信号是指在任何给定的时刻只能取两个给定值中的一个的信号，实际的二进制信号除了上述两个给定值之外，还存在一个过渡区间，比较器的输出在由一个值跳变到另一个值的时候，能够以较快的速度通过这个区间。

当比较器的正向输入端的幅值大于反相输入端的幅值，即V_p>V_n时，比较器输出为逻辑“1”，通常为电源电压(VDD)，当比较器的正向输入端的幅值小于反相输入端的幅值，即V_p<V_n时，比较器的输出为逻辑“0”，通常为地电位(GND)。对于实际的比较器，V_p与V_n的差值会影响判别结果是否正确，V_p与V_n的差值过小时，有可能出现判别错误，只有当两者的差值超过一定的幅度时，比较器才能输出正确的结果，这个幅度称为比较器的精度。不考虑精度影响的前提下，对于理想的比较器，输入电压之差的极性发生变化时，输出会发生跳变，但对于实际的比较器，由于器件失配等因素的影响，输入电压之差的极性发生变化时，输出并不会发生变化，直到输入之差达到某个V_OS值时，输出才有变化，这个差值被定义为比较器的失调电压，它的极性和幅值是随机的，并且对数据转换器的性能有很大影响。因此比较器需要相应的校正技术来降低失调电压，称为失调校正功能。

比较器按结构可以分为两大类，一种是放大器结构，另一种是锁存器结构。放大器结构的比较器具有正指数响应特性，比较器的增益可以表示为：

A_v(s)＝A_v(0)/(1+s/ω_c)＝A_v(0)/(1+sτ)；

其中，A_v(0)是比较器的直流增益，ω_c＝1/τ是比较器频率响应的-3dB频率，其中τ为时间常数，s是信号与系统里的基础元素。

锁存器结构比较器又称可再生比较器或者双稳态电路，锁存器的响应时间可以表示为：

其中为τ_L时间常数，V_i为初始信号值，t表示时间，e为自然对数。

通常，高速比较器会采用预放大器加锁存器的混合结构(常见的比较器结构如图1所示)。

该比较器由预放大锁存级101，二次锁存级102和D触发器103三级组成，其数字输出结果由模拟输入决定。

预放大锁存级原理图如图2所示，由一对差分时钟V_ck(201)和V_ckb(202)控制预放大器和锁存器交替工作。V_ip(203)和V_in(204)为差分输入端，V_op(205)和V_on(206)为差分输出端，R(207)为负载电阻。当V_ck是高时，预放大锁存级工作在跟踪相位，当V_ckb为高时，预放大锁存级工作在锁存相位。

在跟踪相位，预放大器工作，锁存器停止工作，其输出为:

V_op-V_on＝A_T*(V_ip-V_in)*[1-exp(-t/τ_t)]+V_r*exp(-t/τ_t)

其中，A_T是预放大器的增益，V_γ是上一个锁存相位结束时的输出电压，t表示时间，τ_t是预放大锁存级跟踪相位的时间常数，τ_t＝RC,C是输出节点的寄生电容。

在锁存相位，锁存器工作，预放大器停止工作，预放大锁存级的输出为:

V_op-V_on＝V_T*exp(t/τ_t)

其中，V_T是上一个跟踪相位结束时的输出电压，τ_γ为预放大锁存级锁存相位的时间常数。

二次锁存级原理图如图3所示，V_ip(302)和V_in(303)为差分输入端，V_op(304)和V_on(305)为差分输出端，由单相时钟V_ck(301)控制，当V_ck为高时，二次锁存级工作在复位/跟踪相位，当V_ck为低时，二次锁存级工作在锁存相位。在复位/跟踪相位，二次锁存级的差分输出端之间的阻抗很小，上一个锁存相位的输出状态被迅速复位，同时，二次锁存级的输入驱动其输出产生一个差值，在锁存相位，这个差值将作为初态被锁存至较大摆幅。

D触发器原理图如图4所示，由两级级联的锁存器组成，两级锁存器由差分时钟V_ck(401)和V_ckb(402)控制，当其中一个锁存器工作在跟踪相位时，另一个工作在锁存相位。DFF的输出为轨至轨的差分信号。

在高速比较器设计中，往往采用先进的工艺，器件尺寸的缩小会导致器件失配增大，因此高速比较器往往存在失调电压过大的问题。MOS管的失配与器件尺寸的关系如下所示:

为了减小比较器的失调，从电路设计的角度，可以通过增大比较器电路中器件的尺寸，以降低不匹配带来的失调。但是，器件尺寸的增大不仅增大了芯片面积，而且增大了寄生电容，不适合于高速设计。高速比较器中，通常采用其它的电路技术，以降低比较器的失调进而改善整个模数转换器的性能，这些技术可以粗略分为两大类：一类是失调平均技术，这种技术针对于比较器阵列(通常是比较器阵列中的预放大器阵列)，通过电阻平均网络，使得每个比较器的失调电压往它们平均值的方向移动。另一类是失调校正技术，通过附加的电路来减小比较器的失调。失调校正技术又分为前台失调校正和后台失调校正两类，前台失调校正在比较器正常处理信号前进行校正，校正完成后比较器开始转换信号。后台失调校正在比较器正常工作过程中进行校正，往往需要复杂的数字逻辑，占用过多的芯片面积和功耗。并且，后台校正由于数字逻辑的复杂性，工作速度较低，限制了比较器的性能。

图5为电阻串平均技术结构示意图。该电路由预放大器阵列501、502、503以及电阻串平均网络(由R₁组成)组成。输入V_IN与参考电压V_REF经过预放大器阵列初步放大后输送到锁存器阵列，预放大器阵列的输出节点如504～509所示。电阻串平均网络将相邻的预放大器输出端节点对应端相连，如在电路图中将504、506、508依次相连，将505、507、509依次相连。通过这种连接方式，各个预放大器的输出节点产生相互作用，每个输出节点所表现出来的失调电压不再仅仅与对应的预放大器有关，同时也会和其他预放大器的失调进行平均，从而降低了预放大器阵列的失调。假设N个预放大器的线性范围重叠且假设它们的失调不相关，则输出信号的过零点精度可以提高倍。但是，上述技术有以下缺点，首先，只有预放大器的个数很大时，平均技术对预放大器失调的抑制效果才明显。其次，电阻串平均网络会降低预放大器的输出阻抗，进而降低其增益。再次，对于阵列边缘的预放大器，平均效果会显著降低，因此往往需要加入一些dummy预放大器，这会导致功耗以及跟踪保持电路(T/H)负载电容的增加。最后，根据已有文献的理论分析和流片测试结果，电阻串平均技术对失调的抑制程度是有限的，效果不如失调校正技术。

电流修正技术是一种广泛应用于比较器失调校正领域的技术，该技术的结构示意图如图6所示。比较器由预放大器601，锁存器602，校正控制逻辑603和修正电流源及开关604组成。V_ip611和V_in612是比较器的输入，V_op613和V_on614是比较器的输出。在进入校正模式后，比较器的正负输入端短接，这样比较器输出的极性由其自身失调决定。校正开始时，将校正控制逻辑进行复位，使得修正电流全部注入到预放大器输出的某一端，例如V_op端，那么此时的预放大器输出为：

V_op-V_on＝A*[(V_ip-V_in)+V_OS]-I_total*R

其中A为预放大器的增益，I_total为修正电流之和，V_OS等效输入失调，如果|I_total*R|>A*|V_OS|，则V_op-V_on<0，此后，校正逻辑控制开关依次翻转，每个修正电流的注入点依次由V_op变为V_on，每有一个开关翻转，则V_op-V_on会增加2I₀*R，其中I₀为每个修正电流的大小，R为预放大器的负载电阻。随着翻转开关数量的增加，V_op-V_on会逐渐增大，当V_op-V_on>0后，比较器的输出极性发生变化，控制校正逻辑停止工作，这样比较器的等效失调得以降低至2I₀*R/A以内。

该技术适合于高速工作，但是也有一定的局限性。因为如果要保证比较器能够校正成功，需满足两个条件：1.|I_total*R|>A*|V_OS|；2. 2I₀*R/A<V_LSB/2。这往往需要数十个修正电流源，而每个控制开关都需要对应的D触发器(D Flip-Flop,简称DFF)控制，造成校正逻辑规模过大，占用大量芯片面积，导致应用此比较器的模数转换器面积增加。在高速设计中，面积增加意味着信号线寄生效应带来的影响显著增大，对高速转换器的性能造成很大影响。

发明内容

本发明要解决的技术问题为：提供一种带有失调校正功能的高速比较器，克服现有的电流修正存在的校正逻辑规模过大，占用大量芯片面积的问题。

本发明的技术方案为：一种带有失调校正功能的高速比较器，包括比较模块、失调校正模块和时钟模块；其中，比较模块用于完成输入信号的比较功能，包括依次级联的预放大锁存级，二次锁存级和RS锁存级；校正模块采用前台校准，以注入电流的方式消除高速比较器的失调电压，注入电流的大小由逐次逼近逻辑根据校正过程中高速比较器的输出结果决定；失调校正模块在高速比较器正常转换前进行校正，逐次逼近逻辑中包含触发器，用于记忆失调电压的极性以决定注入电流的极性；校正开始后，逐次逼近逻辑控制电流源阵列，根据比较器的输出结果，向预放大锁存级注入电流，降低比较器的失调；校正完成后，高速比较器进入正常工作模式，高速比较器的输入信号作用于预放大锁存级，预放大锁存级由预放大子模块和一次锁存子模块组成，预放大子模块和一次锁存子模块由反相时钟控制交替工作，预放大子模块完成对信号的初步放大、一次锁存子模块完成初步锁存的功能；预放大锁存级的输出信号作用于二次锁存级，二次锁存级对预放大锁存级进行初步锁存的输出信号进行二次锁存，使信号摆幅达到轨对轨水平；二次锁存级的输出信号有效脉冲宽度低于半个时钟周期；RS锁存级对二次锁存级的输出信号进行再次锁存，延长信号脉冲的有效宽度，使其接近一个时钟周期，RS锁存级的输出结果作为比较器的最终输出，同时作为比较器失调校正模块的输入；时钟模块分为比较模块时钟电路和校正模块时钟电路，前者用于生成控制比较模块各级的时钟信号，后者用于生成控制校正模块的时钟信号。

进一步地，逐次逼近逻辑模块内包含移位寄存器和存储单元，存储单元的值作为电流源阵列的控制信号，且逐次逼近逻辑模块通过如下步骤运行：S1、初始化逐次逼近逻辑模块，rst信号为高电平，包括：(a)逐次逼近逻辑模块中的移位寄存器的各个输出均置为零，每个存储单元的输出也被置为零；(b)逐次逼近逻辑模块输出的各个控制信号均被置为零；(c)电流源阵列中的控制开关均关断，没有任何电流注入到比较模块；S2、rst信号由高变低，时钟模块中的校正模块时钟电路产生一个校正起始信号，校正起始信号为脉冲宽度小于32ns的高电平，该信号被送至移位寄存器，此后将有一个逻辑高电平在移位寄存器中传输；从而控制相应的存储单元的输出依次置逻辑高电平，有效脉冲宽度为32ns；S3、rst信号由高变低，将控制逐次逼近逻辑模块中的初态存储D触发器完成锁存，从而记录比较器自身失调的极性，D触发器的输出结果将决定校正电流的注入位置；S4、rst变为低电平后，移位寄存器初始位的输出首先置逻辑高电平，并维持，此时将有一个电流注入至预放大锁存级的正向输出端或负向输出端，从而在该端产生压降，若比较器的结果发生变化，则在逻辑高电平传递至移位寄存器第二位时撤掉该电流，若比较器结果不发生变化，则在逻辑高电平传递至移位寄存器第二位时保留该电流；S5、当逻辑高电平传递至移位寄存器的第二位时，将有电流注入至预放大锁存级的正向输出端或负向输出端，后续过程与S4相同；S6、当逻辑高电平在移位寄存器中的传递完成后，将一组特定的电流组合注入至预放大锁存级的正向输出端或负向输出端，比较器的失调被校正至很小数值，比较器开始正常工作。

本发明与现有技术相比的优点在于：

(1)之前的比较器所需时钟信号较多，时序复杂，在高速应用中，会需要更加复杂的时序电路，不仅限制了电路的最高工作速度，同时导致了功耗过高。而本发明只需要两相时钟，降低了时序复杂度，能达到更高的工作频率，在同等工作频率下具有更低的功耗。

(2)传统的电流修正校正技术如果要保证比较器能够校正成功，往往需要数十个修正电流源，而每个控制开关都需要对应的D触发器控制，造成校正逻辑规模过大，占用大量芯片面积，导致应用此比较器的模数转换器面积增加。在高速设计中，面积增加意味着信号线寄生效应带来的影响显著增大，对高速转换器的性能造成很大影响。而本发明采用的SAR校正逻辑将大大降低校正逻辑规模，解决以上问题。

附图说明

图1为现有的一种高速比较器的电路示意图；

图2为现有的一种预放大锁存级的电路示意图；

图3为现有的一种二次锁存级的电路示意图；

图4为现有的一种D触发器的电路示意图；

图5为电阻串失调平均技术的原理示意图；

图6为现有的一种高速比较器电流修正失调校正技术的原理示意图；

图7为本发明的比较器整体原理示意图；

图8为本发明中的二次锁存级电路示意图；

图9为本发明中的SR锁存级电路示意图；

图10为本发明中的校正模块时钟电路示意图；

图11为本发明中的校正模块时钟电路输出信号的时序图；

图12为本发明中的高速比较器电流修正失调校正技术原理示意图；

图13为本发明中的SAR逻辑原理示意图；

图14本发明中的校正模块中电流源阵列电路示意图；

图15本发明的逐次逼近逻辑中Memory的电路示意图；

图16本发明的校正过程的工作流程图；

图17本发明的校正过程中，预放大锁存级的输出示意图。

具体实施方式

本发明的一种带有失调校正功能的高速比较器电路，其结构原理图如图7所示，由比较模块、失调校正模块和时钟模块三大部分组成。

比较模块用来完成输入信号的比较功能，包含预放大锁存级，二次锁存级和SR锁存级，校正模块用来消除比较器的失调电压，包含逐次逼近逻辑(SAR)和电流源阵列。比较器的输入信号首先作用于预放大锁存级，该预放大锁存级由预放大子模块和一次锁存子模块组成，两者由反相时钟控制交替工作。分别完成对信号的初步放大和初步锁存的功能。二次锁存级进一步完成信号幅度的放大，将信号锁存至轨对轨电平，二次锁存级的输出信号为半个周期有效半个周期复位模式。SR锁存级对该信号进行再次锁存，延长信号脉冲的有效宽度。失调校正模块在比较器正常转换前进行校正，进行校正时，比较器模拟输入差值为零，逐次逼近逻辑控制电流源阵列开关，通过注入电流的方式减小比较器的输入失调电压。除上述两部分外，比较器还包含时钟电路为比较器各级生成相应的控制时钟。

失调校正模块由SAR逻辑，电流源阵列组成，由校正模块时钟电路产生的时序对其进行控制，具体工作过程如下：

(1)初始化SAR逻辑模块，此时复位信号为1，由校正模块时钟电路产生的标志位为0，同时比较器输入的差分信号为0：

(a)SAR逻辑模块内DFF输出置0；

(b)SAR逻辑模块内Memory模块输出置0；

(c)SAR逻辑模块的输出均置0，电流源阵列向预放大锁存级中注入的电流为0。

(2)复位信号由1变为0，校正启动。

(3)标志位信号将进入SAR逻辑中，在DFF组成的级联结构中传递；同时，SAR逻辑将存储比较器的自身失调极性信息，以此判断注入电流的节点。

(4)当标志位信息传递至第i个DFF时，则将第i个修正电流注入到预放大锁存级的输出节点，具体注入节点由上述(3)决定。当标志位信息传递至低i+1和DFF时，判断此时比较器的输出是否跳变，若跳变，则撤销第i个电流，若不跳变，则保留第i个修正电流。之后将第i+1个修正电流注入到预放大锁存级的输出节点。

(5)上述(4)的过程重复进行5次，最终决定5个电流源是否注入电流，之后校正结束。

本发明提供了一种带有失调校正功能的高速比较器电路，由比较模块701、失调校正模块702和时钟模块703三大部分组成；

比较模块用来完成输入信号的比较功能，包含预放大锁存级711，二次锁存级712和RS锁存级713。

预放大锁存级采用现有的结构，完成对输入信号的放大和第一次锁存功能，其输出信号由于经过锁存，具有一定的摆幅，它被送至二次锁存级，再次进行锁存。本设计二次锁存级的电路示意图如图8所示，该级由单相时钟V_ck801控制，当V_ck为高电平时，二次锁存级工作在复位相位，V_op1804和V_on1805被复位为低电平，二次锁存级的输出V_op806和V_on807均为高电平。当V_ck变为低电平时，二次锁存级进入锁存相位，V_op0-V_on0的极性由V_ip-V_in的极性决定，V_op0和V_on0的摆幅达不到GND～VDD，经过反相器后，V_op和V_on最终实现轨至轨摆幅。

RS锁存级的电路示意图如图9所示，二次锁存级的输出连接该级的输入V_ip901和V_in902。当二次锁存级工作在锁存相位时：如果V_ip为高，V_in为低，Mpl906和Mnr909关断，Mpr907和Mnl908开启，V_op0和V_on0分别被赋值为逻辑1和逻辑0；如果V_ip为低，V_in为高，Mpr和Mnl关断，Mpl和Mnr开启，V_op0和V_on0分别被赋值为逻辑0和逻辑1。之后，二次锁存级进入复位相位，RS锁存级的输入V_ip和V_in均变为高电平，Mpl和Mpr均关断，Mnl和Mnr均开启，V_op0和V_on0将保持原来的值并锁定。二次锁存级输出为半个时钟周期有效，半个时钟周期复位的数字码，该码通过SR锁存器后，有效脉冲宽度变为一个时钟周期。

校正模块时钟电路示意图如图10所示，该模块用于产生SAR校正逻辑所需的时序。clk 1001为输入时钟，经过Divider 1003后产生频率为原频率1/32的低频时钟clkD 1004，clkD经过相应buffer后生成clkD1 1009输出。rst 1002为输入的复位信号，起始电平为高电平，经历一段时间后跳变为低电平。rst信号(输入的复位信号)经过相应buffer后生成rst1 1011输出。同时，clkD0 1005和rst0 1006经过D触发器1007生成一个高电平脉冲Flag1008，该脉冲当rst的下降沿到来之后由0变为1，在下一个clk上升沿到来之后由1变为0，并经过相应buffer生成Flag1 1010输出，该信号将作为SAR校正逻辑的标志位信号。校正模块时钟电路输出信号的时序图如图11所示。

校正模块用来消除比较器的失调电压，包含逐次逼近逻辑(SAR)721和电流源阵列722。

本发明所采用的电流修正校正技术原理示意图如图12所示。比较器的输出V_o1215作为SAR逻辑1203的输入，SAR逻辑的输出控制校正电流源1204，校正电流源在预放大锁存级的输出点V_op11213或V_on11214注入电流。

本发明所采用的校正技术属于前台校正方式，在校正时，比较器的输入V_ip1211和V_in1212相同，即差值V_ip-V_in为0。此时，比较器的输出V_o由其自身失调决定。时钟模块产生相应的时序，控制整个校正过程。SAR逻辑的原理示意图如图13所示，在校正过程中，其具体工作过程如下：

(1)初始化SAR逻辑模块，此时，由校正模块时钟电路产生的标志位信号Flag11312为0，复位信号rst1 1314为1，比较器输入的V_ip-V_in为0：

(a)SAR逻辑内DFF 1301和1302输出置0；

(b)SAR逻辑内Memory模块1303输出置0；

(c)SAR逻辑的输出SP5,SN5,…,SN1均置0，此时图14中的开关1401全部关断，电流源阵列向预放大锁存级中注入的电流为0。

(2)rst1由1变为0，校正启动，经过一定的延迟后，Flag由0变为1；

(3)上述(2)之后，当clkD1 1313第一次上升沿到来时，Flag1由1变为0；Flag1由0变为1的上升沿，DFF0 1301触发，将此时D端输入Com 1311存入DFF0。

(4)若DFF0的输出Q端为1，Q-端为0；则Com经过异或门1304后逻辑值不变，输入到Memory模块的D端，Flag信号会被DFF1 1321采样，DFF1的Q端会维持高电平直至下一个clkD1的上升沿完成后变为低电平，此时Memory1 1331的Q端输出置1，与门1315的输出SP5输出为1，电流源1415向预放大锁存级输出V_op1注入大小为16*I₀的电流，使得V_op1端电压下降16*I₀*R，当V_ck的上升沿再次到来时，DFF1的Q端输出归零，此时Memory1端将锁存Com的结果，若Com仍为1，则16*I₀的注入电流维持不变，若Com变为0，则16*I₀的注入电流撤销。之后，一个V_ck脉冲宽度的高电平信号经过DFF2 1322，它将控制对应的Memory2 1132和与门1317完成与之前类似的操作。

若DFF0的输出Q端为0，Q-端为1；则Com经过异或门1304后逻辑值取反，输入到Memory模块的D端，Flag信号会被DFF1 1321采样，DFF1的Q端会维持高电平直至下一个clkD1的上升沿完成后变为低电平，此时Memory1 1331的Q端输出置1，与门1316的输出SN5输出为1，电流源1415向预放大锁存级输出V_on1注入大小为16*I₀的电流，使得V_on1端电压下降16*I₀*R，当V_ck的上升沿再次到来时，DFF1的Q端输出归零，此时Memory1端将锁存Com的结果的逻辑取反值，若Com仍为0，则16*I₀的注入电流维持不变，若Com变为1，则16*I₀的注入电流撤销。之后，一个V_ck脉冲宽度的高电平信号经过DFF2 1322，它将控制对应的Memory21332和与门1318完成与之前类似的操作。

(5)(4)的过程重复进行5次，最终决定1411～1415共5个电流源是否注入电流，及注入电流的位置，之后校正结束。

上述过程中所提到的Memory的电路示意图如图15所示。当R 1510为1，且F 1506为0，FB 1507为1时，M9 1503关断，M11 1505开启，Re 1511为0，此时Q为0。当R为0时，且F为1，FB为0时，M9开启，M10 1504开启，M11关断。Q为1

(a)若此时D 1508为1，则DB 1509为0，M7 1501截至，M8 1502导通，Re为1。当F由1变为0时，FB由0变为1，Q保持为1。

(b)若此时D为0，则DB为1，M7导通，M8截至，Re为0。当F由0变为1时，FB由1变为0，Q由1跳变为0。

本发明校正过程的工作流程图如图16所示。

本发明校正过程中，预放大锁存级的输出示意图如图17所示。

Claims

1.一种带有失调校正功能的高速比较器，其特征在于，包括比较模块、失调校正模块和时钟模块；

其中，比较模块用于完成输入信号的比较功能，包括依次级联的预放大锁存级，二次锁存级和RS锁存级；校正模块采用前台校准，以注入电流的方式消除高速比较器的失调电压，注入电流的大小由逐次逼近逻辑根据校正过程中高速比较器的输出结果决定；

失调校正模块在高速比较器正常转换前进行校正，逐次逼近逻辑中包含触发器，用于记忆失调电压的极性以决定注入电流的极性；校正开始后，逐次逼近逻辑控制电流源阵列根据比较器的输出结果，向预放大锁存级注入电流，降低比较器的失调；校正完成后，高速比较器进入正常工作模式，高速比较器的输入信号作用于预放大锁存级，预放大锁存级由预放大子模块和一次锁存子模块组成，预放大子模块和一次锁存子模块由反相时钟控制交替工作，预放大子模块完成对信号的初步放大、一次锁存子模块完成初步锁存的功能；预放大锁存级的输出信号作用于二次锁存级，二次锁存级对预放大锁存级进行初步锁存的输出信号进行二次锁存，使信号摆幅达到轨对轨水平；二次锁存级的输出信号有效脉冲宽度低于半个时钟周期；RS锁存级对二次锁存级的输出信号进行再次锁存，延长信号脉冲的有效宽度，使其为一个时钟周期，RS锁存级的输出结果作为比较器的最终输出，同时作为比较器失调校正模块的输入；

时钟模块分为比较模块时钟电路和校正模块时钟电路，前者用于生成控制比较模块各级的时钟信号，后者用于生成控制校正模块的时钟信号。

2.根据权利要求1所述的带有失调校正功能的高速比较器，其特征在于，所述逐次逼近逻辑模块内包含移位寄存器和存储单元，存储单元的值作为电流源阵列的控制信号，且逐次逼近逻辑模块通过如下步骤运行：

S1、初始化逐次逼近逻辑模块，rst复位信号为高电平，包括：

(a)逐次逼近逻辑模块中的移位寄存器的各个输出均置为零，每个存储单元的输出也被置为零；

(b)逐次逼近逻辑模块输出的各个控制信号均被置为零；

(c)电流源阵列中的控制开关均关断，没有任何电流注入到比较模块；

S2、rst复位信号由高变低，时钟模块中的校正模块时钟电路产生一个校正起始信号，校正起始信号为脉冲宽度小于32ns的高电平，该信号被送至移位寄存器，此后将有一个逻辑高电平在移位寄存器中传输；从而控制相应的存储单元的输出依次置逻辑高电平，有效脉冲宽度为32ns；

S3、rst复位信号由高变低，将控制逐次逼近逻辑模块中的初态存储D触发器完成锁存，从而记录比较器自身失调的极性，D触发器的输出结果将决定校正电流的注入位置；

S4、rst复位信号变为低电平后，移位寄存器初始位的输出首先置逻辑高电平，并维持，此时将有一个电流注入至预放大锁存级的正向输出端或负向输出端，从而在该端产生压降，若比较器的结果发生变化，则在逻辑高电平传递至移位寄存器第二位时撤掉该电流，若比较器结果不发生变化，则在逻辑高电平传递至移位寄存器第二位时保留该电流；

S5、当逻辑高电平传递至移位寄存器的第二位时，将有电流注入至预放大锁存级的正向输出端或负向输出端，后续过程与S4相同；

S6、当逻辑高电平在移位寄存器中的传递完成后，向预放大锁存级的正向输出端或负向输出端注入电流，校正比较器的失调，比较器开始正常工作。