CN111899776B - 一种降低静态随机存储器中灵敏放大器失调电压的电路结构 - Google Patents

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Abstract

本发明公开了一种降低静态随机存储器中灵敏放大器失调电压的电路结构，该电路结构可以估量灵敏放大器自身失调电压产生的延迟，并把它转换为校准信号的长度。校准信号给灵敏放大器的输入放电，降低输入电压，从而可以有效降低灵敏放大器的失调电压，进而有效的降低了数据读取的故障率。

Description

一种降低静态随机存储器中灵敏放大器失调电压的电路结构
技术领域
本发明涉及集成电路的设计领域，尤其涉及一种降低静态随机存储器中灵敏放大器失调电压的电路结构。
背景技术
近些年来集成电路行业的高速发展，静态随机存储器(Static Random AccessMemory，缩写为SRAM)高速低功耗的特性在电路设计中扮演越来越重要的角色，SRAM的读操作相对于写操作需要更多时间，为了提升SRAM的性能，在数据读出路径中通常采用灵敏放大器(Sense Amplifier，缩写为SA)，在理想条件下，只需要输入微小的电压差，灵敏放大器就能反馈出逻辑上的“0”和“1”。但是，由于工艺参数的波动，使得如跨导、阈值电压等器件参数产生失配，对于SA而言，将会产生失调电压，进而引起小摆幅输入信号被灵敏放大器的错误放大。传统电压锁存型SA电路的结构如图1所示；为了减小SA的失调电压，现存在以下几种技术：
(1)M.Khayatzadeh和F.Frustaci于2015年提出的一种Reconfigurable SenseAmplifier型电路，该设计方案是将传统电压型灵敏放大器拆分成两个并联的灵敏放大器组，同时保持芯片面积与传统电压型SA一致。相比于传统电压型SA，该结构有四种不同的组合，在选择最佳组合的条件下该结构具有更好的抗失调电压能力，但是该电路的最佳组合的逻辑判断较为复杂。
(2)T.Song和S.M.Lee在2010年设计出的Robust Latch-Type型SA电路，该设计用于减小漏流和失调电压的影响，提升了SA的读取数据的精准性，但是该电路设计在失调电压方面减少效果甚微，同时延长了SA的工作时间，降低了SA的速度。
(3)M.E.Sinangil和J.W.Poulton等在2015年提出的一种偏置补偿灵敏放大器(OCSA)，分析了SA的失调电压是由下拉NMOS的阈值电压差引起的，该方案在交叉耦合结构下端引入了两个电容，通过存储不同量的电荷实现下拉NMOS源极电压的差异。在SA工作阶段，两个下拉NMOS管的源极电压不同，会影响他们的放电速度，抑制由于阈值电压不同导致的放电速度差异，从而减小失调电压；虽然，OCSA可以通过电容改变NMOS源极电压来抑制阈值不匹配，但是寄生电容和电荷释放等因素会严重影响校准效果，失调电压改善效果有限，同时缓冲器和反相器的存在会影响灵敏放大器的工作延时。
发明内容
本发明的目的是提供一种降低静态随机存储器中灵敏放大器失调电压的电路结构，可以有效降低灵敏放大器失调电压，进而有效的降低数据读取的故障率。
本发明的目的是通过以下技术方案实现的：
一种降低静态随机存储器中灵敏放大器失调电压的电路结构，包括：灵敏放大器、校准使能产生模块，以及校准电压产生模块；其中：
所述校准使能产生模块包括：两个二输入与门，记为AND1和AND2；所述校准电压产生模块包括：两个NMOS管，记为SE1和SE2；
二输入与门AND1的两个输入端各自连接控制信号Q与灵敏放大器中第一反相器的输出节点OUT，二输入与门AND1的输出端连接NMOS管SE1的栅极；二输入与门AND2的两个输入端各自连接控制信号Q与灵敏放大器中第二反相器的输出节点OUTB，二输入与门AND2的输出端连接NMOS管SE2的栅极；
NMOS管SE1的漏极与灵敏放大器的第二输入电压V2连接，源极与GND连接；NMOS管SE2的漏极与灵敏放大器的第一输入电压V1连接，源极与GND连接。
由上述本发明提供的技术方案可以看出，利用简化的电路结构实现了SA失调电压校准补偿，能够有效的降低SA的失调电压，改善了SRAM的读操作速度和功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为背景技术提供的传统电压锁存型SA电路的结构示意图；
图2为本发明实施例提供的一种降低静态随机存储器中灵敏放大器失调电压的电路结构的示意图；
图3为本发明实施例所提供的操作时序图；
图4为本发明实施例所提供的仿真波形图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种降低静态随机存储器中灵敏放大器失调电压的电路结构，如图2所示，其主要包括：灵敏放大器、校准使能产生模块，以及校准电压产生模块；其中：
所述校准使能产生模块包括：两个二输入与门，记为AND1和AND2；所述校准电压产生模块包括：两个NMOS管，记为SE1和SE2；
二输入与门AND1的两个输入端各自连接控制信号Q与灵敏放大器中第一反相器的输出节点OUT，二输入与门AND1的输出端连接NMOS管SE1的栅极；二输入与门AND2的两个输入端各自连接控制信号Q与灵敏放大器中第二反相器的输出节点OUTB，二输入与门AND2的输出端连接NMOS管SE2的栅极；
NMOS管SE1的漏极与灵敏放大器的第二输入电压V2连接，源极与GND连接；NMOS管SE2的漏极与灵敏放大器的第一输入电压V1连接，源极与GND连接。
所述灵敏放大器可以采用目前已有的结构实现，图2中以图1所示的灵敏放大器为例进行说明，灵敏放大器主要包括：五个NMOS晶体管和四个PMOS晶体管，五个NMOS晶体管依次记为N1～N5，四个PMOS晶体管依次记为P1～P4；
NMOS晶体管N3和PMOS晶体管P3构成第一反相器，NMOS晶体管N4和PMOS晶体管P4构成第二反相器，两个反相器形成交叉耦合结构；交叉耦合结构通过NMOS晶体管N1、NMOS晶体管N2对应的将灵敏放大器与第一输入电压V1、第二输入电压V2隔离，通过PMOS晶体管P1与PMOS晶体管P2将灵敏放大器与VDD隔离开，通过NMOS晶体管N5将灵敏放大器与GND隔离开。主要的结构关系如下：
第一输入电压V1与NMOS晶体管N1的栅极连接；第二输入电压V2与NMOS晶体管N2的栅极连接；灵敏放大器使能信号SAE与NMOS晶体管N5的栅极连接；NMOS晶体管N1的源极与NMOS晶体管N5的漏极连接，NMOS晶体管N1的漏极与NMOS晶体管N3的源极连接；NMOS晶体管N2的源极与NMOS晶体管N5的漏极、NMOS晶体管N2的漏极与NMOS晶体管N4的源极连接；
预充信号PRE与PMOS晶体管P1的栅极以及PMOS晶体管P2的栅极连接；PMOS晶体管P1的漏极与PMOS晶体管P3的漏极以及NMOS晶体管N3的漏极连接；PMOS晶体管P2的漏极与PMOS晶体管P4的漏极以及NMOS晶体管N4的漏极连接；
PMOS晶体管P3的漏极与NMOS晶体管N3的漏极以及第一输出节点OUT连接，P3的栅极与NMOS晶体管N3的栅极以及第二输出节点OUTB连接；PMOS晶体管P4的漏极与NMOS晶体管N4的漏极以及第二输出节点OUTB连接，PMOS晶体管P4的栅极与NMOS晶体管N4的栅极以及第一输出节点OUT连接；NMOS晶体管N3的漏极与PMOS晶体管P3的漏极以及第一输出节点OUT连接，NMOS晶体管N3的栅极与PMOS晶体管P3的栅极以及第二输出节点OUTB连接；NMOS晶体管N4的漏极与PMOS晶体管P4的漏极以及第二输出节点OUTB连接，NMOS晶体管N4的栅极与PMOS晶体管P4的栅极以及第一输出节点OUT连接；
VDD与PMOS晶体管P1、P2、P3、P4的源极连接；GND与NMOS晶体管N5的源极连接。
本发明实例所提供的基于延迟和失调关系降低灵敏放大器失调电压电路结构读操作的具体操作步骤如图3、图4所示。
下面结合图3、图4对降低灵敏放大器失调电压的原理进行介绍，图4中共6条曲线，分别为：灵敏放大器第一反相器输出节点OUT的电压曲线，灵敏放大器第二反相器输出节点OUTB的电压曲线，校准电压产生模块的NMOS管SE1的电压曲线，校准电压产生模块的另一NMOS管SE2的电压曲线，第二输入电压V2的电压曲线，第一输入电压V1的电压曲线。
整个读操作分为四个阶段：1)第一次预充阶段，2)校准阶段，3)第二次预充阶段，4)读操作阶段。
第一次预充阶段，预充信号PRE为低电平，将灵敏放大器的第一输出节点OUT和第二输出节点OUTB充到VDD；之后，灵敏放大器的使能信号SAE为高电平，灵敏放大器开始工作，由于MOS管的失配，使得即使是在SA两端输入电压一样大的情况下，第一输出节点OUT到达VDD，第二输出节点节点OUTB降到0，根据锁存型灵敏放大器的工作原理，将这种情况等效为V1<V2。
校准阶段时，控制信号Q为1，由于第一输出节点OUT为到达VDD，即第一输出节点OUT也为1，校准电压产生模块开始工作，NMOS管SE1开启，第二输入电压V2通过NMOS管SE1形成一条放电通路；根据推导公式得出灵敏放大器延迟时间和失调电压成反比的关系，即，失调电压越大，灵敏放大器延迟时间越短；延迟时间加上校准时间也即SE1或SE2开启时间，等于控制信号Q的开启时间，其中控制信号Q的时间可以由几乎不存在失配情况的灵敏放大器的延迟时间设定。当灵敏放大器不存在输入电压差的时候，失配越严重，失调电压越大，灵敏放大器延迟时间越短，则校准使能信号越早产生；而校准使能信号越早产生，校准的时间就越长，从而可以达到一个很好的补偿效果。
校准阶段结束之后进入第二次预充阶段，预充信号PRE为低电平，将灵敏放大器的第一输出节点OUT和第二输出节点OUTB再次充到VDD；第二次预冲之后，灵敏放大器的使能信号SAE为高电平，进行灵敏放大器的正常读操作。
综上所述，本发明提供的一种基于延迟和失调关系降低SA失调电压电路结构，该电路结构简单，它可以有效降低灵敏放大器的失调电压，进而有效的降低数据读取的故障率。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种降低静态随机存储器中灵敏放大器失调电压的电路结构，其特征在于，包括：灵敏放大器、校准使能产生模块，以及校准电压产生模块；其中：
所述校准使能产生模块包括：两个二输入与门，记为AND1和AND2；所述校准电压产生模块包括：两个NMOS管，记为SE1和SE2；
二输入与门AND1的两个输入端各自连接控制信号Q与灵敏放大器中第一反相器的输出节点OUT，二输入与门AND1的输出端连接NMOS管SE1的栅极；二输入与门AND2的两个输入端各自连接控制信号Q与灵敏放大器中第二反相器的输出节点OUTB，二输入与门AND2的输出端连接NMOS管SE2的栅极；
NMOS管SE1的漏极与灵敏放大器的第二输入电压V2连接，源极与GND连接；NMOS管SE2的漏极与灵敏放大器的第一输入电压V1连接，源极与GND连接。
2.根据权利要求1所述的一种降低静态随机存储器中灵敏放大器失调电压的电路结构，其特征在于，所述灵敏放大器包括：五个NMOS晶体管和四个PMOS晶体管，五个NMOS晶体管依次记为N1～N5，四个PMOS晶体管依次记为P1～P4；
NMOS晶体管N3和PMOS晶体管P3构成第一反相器，NMOS晶体管N4和PMOS晶体管P4构成第二反相器，两个反相器形成交叉耦合结构；交叉耦合结构通过NMOS晶体管N1、NMOS晶体管N2对应的将灵敏放大器与第一输入电压V1、第二输入电压V2隔离，通过PMOS晶体管P1与PMOS晶体管P2将灵敏放大器与VDD隔离开，通过NMOS晶体管N5将灵敏放大器与GND隔离开。
3.根据权利要求1所述的一种降低静态随机存储器中灵敏放大器失调电压的电路结构，其特征在于，第一输入电压V1与NMOS晶体管N1的栅极连接；第二输入电压V2与NMOS晶体管N2的栅极连接；灵敏放大器使能信号SAE与NMOS晶体管N5的栅极连接；NMOS晶体管N1的源极与NMOS晶体管N5的漏极连接，NMOS晶体管N1的漏极与NMOS晶体管N3的源极连接；NMOS晶体管N2的源极与NMOS晶体管N5的漏极、NMOS晶体管N2的漏极与NMOS晶体管N4的源极连接；
预充信号PRE与PMOS晶体管P1的栅极以及PMOS晶体管P2的栅极连接；PMOS晶体管P1的漏极与PMOS晶体管P3的漏极以及NMOS晶体管N3的漏极连接；PMOS晶体管P2的漏极与PMOS晶体管P4的漏极以及NMOS晶体管N4的漏极连接；
PMOS晶体管P3的漏极与NMOS晶体管N3的漏极以及第一输出节点OUT连接，P3的栅极与NMOS晶体管N3的栅极以及第二输出节点OUTB连接；PMOS晶体管P4的漏极与NMOS晶体管N4的漏极以及第二输出节点OUTB连接，PMOS晶体管P4的栅极与NMOS晶体管N4的栅极以及第一输出节点OUT连接；NMOS晶体管N3的漏极与PMOS晶体管P3的漏极以及第一输出节点OUT连接，NMOS晶体管N3的栅极与PMOS晶体管P3的栅极以及第二输出节点OUTB连接；NMOS晶体管N4的漏极与PMOS晶体管P4的漏极以及第二输出节点OUTB连接，NMOS晶体管N4的栅极与PMOS晶体管P4的栅极以及第一输出节点OUT连接；
VDD与PMOS晶体管P1、P2、P3、P4的源极连接；GND与NMOS晶体管N5的源极连接。
4.根据权利要求1-3任一项所述的一种降低静态随机存储器中灵敏放大器失调电压的电路结构，其特征在于，电路的整个读操作分为四个阶段：第一次预充阶段、校准阶段、第二次预充阶段、以及读操作阶段；
第一次预充阶段，预充信号PRE为低电平，将灵敏放大器的第一输出节点OUT和第二输出节点OUTB充到VDD；之后，灵敏放大器的使能信号SAE为高电平，灵敏放大器开始工作，第一输出节点OUT到达VDD，第二输出节点节点OUTB降到0，根据锁存型灵敏放大器的工作原理，等效为V1<V2；
校准阶段时，控制信号Q为1，由于第一输出节点OUT为到达VDD，即第一输出节点OUT也为1，校准电压产生模块开始工作，NMOS管SE1开启，第二输入电压V2通过NMOS管SE1形成一条放电通路；灵敏放大器延迟时间和失调电压成反比的关系，即，失调电压越大，灵敏放大器延迟时间越短；延迟时间加上校准时间也即SE1或SE2开启时间，等于控制信号Q的开启时间；当灵敏放大器不存在输入电压差的时候，失配越严重，失调电压越大，灵敏放大器延迟时间越短，则校准使能信号越早产生；
校准阶段结束之后进入第二次预充阶段，预充信号PRE为低电平，将灵敏放大器的第一输出节点OUT和第二输出节点OUTB再次充到VDD；第二次预冲之后，灵敏放大器的使能信号SAE为高电平，进行灵敏放大器的正常读操作。
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