CN104112466A - 一种应用于mtp存储器的灵敏放大器 - Google Patents

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Abstract

本发明公开了一种应用于MTP存储器的灵敏放大器，包括预充电电路、检测电路、输出电路、BL0位线和BL1位线，所述预充电电路用来平衡BL0位线和BL1位线之间的电压差，在读取数据前先进行预充电，使BL0位线和BL1位线的电位相同；所述检测电路用来检测BL0位线和BL1位线之间的电流差，通过正反馈的方式将位线上的电流差转换为检测电路的两条输出线上的电压差，并使电压差加大，然后将加大的电压差信号输送给输出电路；所述输出电路，由第一缓冲器和第二缓冲器组成，接收检测电路传送来的加大的电位差信号，输出电源电压和参考电压GND。与现有技术相比，本发明的放大器结构简单、占用面积小、读取速度快、功耗低、静态功耗几乎为零、性能稳定。

Description

一种应用于MTP存储器的灵敏放大器
技术领域
本发明属于非易失存储器领域，具体涉及一种应用于MTP存储器中的非易失存储的灵敏放大器。
背景技术
MTP(multiple-time-programmable)存储器是当前新兴的非易失存储器。除了对存储单元的编程和擦除外，对存储单元的数据的正确读出也是整个存储器关键操作，完成这一关键操作的最核心的电路是灵敏放大器。随着应用需求的增加，低电源电压低功耗已经成为非易失存储器的设计和发展方向。由于位线上的各种寄生电容并未随着工作电压的降低和工作电流的下降而有所减小。在低电源电压低功耗的MTP存储器中，在读取数据时，芯片的主要功耗来自于灵敏放大器。因此在低功耗的应用中，应尽可能的降低灵敏放大器的功耗，从而达到降低整个存储的读取功耗。
同时在低电源电压MTP存储器中，位线上的充电速度大大低于在高电压下工作的MTP存储器，MTP存储器的读取速度也会受到很大影响，这也会制约MTP存储器的适用范围
发明内容
本发明的目的是提供一种应用于MTP存储器的灵敏放大器，该电路结构简单、占用面积小、读取速度快、功耗低、静态功耗几乎为零、性能稳定。
一种应用于MTP存储器的灵敏放大器，包括预充电电路、检测电路、输出电路、BL0位线和BL1位线，其中，
所述预充电电路，由第一NMOS管、第四NMOS管和第五NMOS管组成，用来平衡BL0位线和BL1位线之间的电压差，在读取数据前先进行预充电，使BL0位线和BL1位线的电位相同；
所述检测电路，由第三PMOS管、第四PMOS管、第二NMOS管和第三NMOS管组成，用来检测BL0位线和BL1位线之间的电流差，通过正反馈的方式将位线上的电流差转换为检测电路的两条输出线上的电压差，并使电压差加大，然后将加大的电压差信号输送给输出电路；
所述输出电路，由第一缓冲器和第二缓冲器组成，接收检测电路传送来的加大的电位差信号，输出电源电压和参考电压GND。
进一步的，还包括提供基准电压的第一PMOS管和第二PMOS管。
优选的，所述预充电电路、检测电路、输出电路、BL0位线和BL1位线中各元件的连接关系为：第一PMOS管和第二PMOS管的源极和衬底均连接至电源电压接收端SOURCE，第一PMOS管和第二PMOS管的栅极连接至开关使能信号的接收端SENSE，第一PMOS管和第二PMOS管的漏极分别是位线BL0和位线BL1的输入端；第一NMOS管的源极连接至第二PMOS管的漏极，第一NMOS管的漏极连接至第一PMOS管的漏极，第一NMOS管的衬底连接至参考电压GND；第三PMOS管的源极连接至第一PMOS管的漏极，第三PMOS管的漏极连接至第二NMOS管的漏极，第三PMOS管的栅极连接至第二NMOS管的栅极，第三PMOS管的衬底连接至电源电压，第四PMOS管的源极连接至第二PMOS管的漏极，第四PMOS管的漏极连接至第三NMOS管的漏极，第四PMOS管的栅极连接至第三NMOS管的栅极，第四PMOS管的衬底连接至电源电压，其中第三PMOS管和第二NMOS管组成一个反相器，第四PMOS管和第三NMOS管组成另一个反相器；第三PMOS管和第二NMOS管的漏极连接至第四PMOS管和第三NMOS管的栅极，第四PMOS管和第三NMOS管的漏极均连接至第三PMOS管和第二NMOS管的栅极，第四NMOS管的漏极连接至第三PMOS管和第二NMOS管的漏极，第五NMOS管的漏极连接至第四PMOS管和第三NMOS管的漏极，第四NMOS管和第五NMOS管的源极以及衬底均连接到参考电压GND，第一缓冲器的输入端连接至第四NMOS管的漏极，第二缓冲器连接至第五NMOS管的漏极。
与现有技术相比，本发明的有益效果是：
本发明的放大器结构简单、占用面积小、读取速度快、功耗低、静态功耗几乎为零、性能稳定。
附图说明
图1为本发明的放大器的具体电路原理图。
图2为本发明的放大器实施的电路工作时序图。
图中标号说明：1：第一PMOS管；2、第二PMOS管；3、第一NMOS管；4、第三PMOS管；5、第四PMOS管；6、第二NMOS管；7、第三NMOS管；8、第四NMOS管；9、第五NMOS管；101、第一缓冲器；102、第二缓冲器。
具体实施方式
下面结合说明书附图和具体实施例对本发明作进一步详细的说明。
如图1所示，本实施例的应用于MTP存储器的灵敏放大器，包括预充电电路、检测电路、输出电路、BL0位线和BL1位线，其中，预充电电路，由第一NMOS管3、第四NMOS管8和第五NMOS管9组成，用来平衡BL0位线和BL1位线之间的电压差，在读取数据前先进行预充电，使BL0位线和BL1位线的电位相同，从而保证读取数据的正确性；
检测电路，由第三PMOS管4、第四PMOS管5、第二NMOS管6和第三NMOS管7组成，用来检测BL0位线和BL1位线之间的电位差，用正反馈的方式将BL0位线和BL1位线上的电位差加大，并且将加大的电位差信号输送给输出电路；
输出电路，由第一缓冲器101和第二缓冲器102组成，接收检测电路传送来的加大的电位差信号，输出电源电压和参考电压GND，其中大电容C1和C2，此处是示意电容，C1和C2电容是由NMOS晶体管实现的，第四NMOS管8或第五NMOS管9的源极、漏极和衬底连接在一起作为电容的一极，栅极作为电容的另一极，能够防止电路抖动。
另外，还包括提供基准电压的第一PMOS管1和第二PMOS管2。
本实施例中，预充电电路、检测电路、输出电路、BL0位线和BL1位线中各元件的连接关系为：第一PMOS管1和第二PMOS管2的源极和衬底均连接至电源电压接收端SOURCE，第一PMOS管1和第二PMOS管2的栅极连接至开关使能信号的接收端SENSE，第一PMOS管1和第二PMOS管2的漏极分别是位线BL0和位线BL1的输入端；第一NMOS管3的源极连接至第二PMOS管2的漏极，第一NMOS管3的漏极连接至第一PMOS管1的漏极，第一NMOS管3的衬底连接至参考电压GND；第三PMOS管4的源极连接至第一PMOS管1的漏极，第三PMOS管4的漏极连接至第二NMOS管6的漏极，第三PMOS管4的栅极连接至第二NMOS管6的栅极，第三PMOS管4的衬底连接至电源电压，第四PMOS管5的源极连接至第二PMOS管2的漏极，第四PMOS管5的漏极连接至第三NMOS管7的漏极，第四PMOS管5的栅极连接至第三NMOS管7的栅极，第四PMOS管5的衬底连接至电源电压，其中第三PMOS管4和第二NMOS管6组成一个反相器，第四PMOS管5和第三NMOS管7组成另一个反相器；第三PMOS管4和第二NMOS管6的漏极连接至第四PMOS管5和第三NMOS管7的栅极，第四PMOS管5和第三NMOS管7的漏极均连接至第三PMOS管4和第二NMOS管6的栅极，第四NMOS管8的漏极连接至第三PMOS管4和第二NMOS管6的漏极，第五NMOS管9的漏极连接至第四PMOS管5和第三NMOS管7的漏极，第四NMOS管8和第五NMOS管9的源极以及衬底均连接到参考电压GND，第一缓冲器101的输入端连接至第四NMOS管8的漏极，第二缓冲器102连接至第五NMOS管9的漏极；第一NMOS管3、第四NMOS管8和第五NMOS管9的栅极连接至预充电平衡信号EQU。
工作原理：当MTP存储器接收到读取信号READ时，灵敏放大器先进性预充电，此时预充电接收信号EQU置为电源电压，通过第一NMOS管3使两条位线的输入端BL0和BL1被拉至同一电位，同时通过第四NMOS管8和第五NMOS管9(第四NMOS管8和第五NMOS管9是一样的晶体管)将两个第一缓冲器101和第二缓冲器102的输入端拉直到同一电位。然后，电源电压接收端口SOURCE有效。经过一定短时间延迟，第一PMOS管1和第二PMOS管2的开关信号SENSE连接至参考电压GND，使第一PMOS管1和第二PMOS管2打开，电源电压通过第一PMOS管1和第二PMOS管2提供灵敏放大器的工作电压。预充电和工作电压准备好后，当两条位线上的电流信号输送到BL0和BL1上时，通过检测电路，由于正反馈的作用使第一缓冲器101和第二缓冲器102的输入端会产生不同的数字信号，其中有一个是电源电压，另一个是参考电压GND，从而读出正确数据。
图2显示的是灵敏放大器电路的工作时序图。当MTP存储器接收到读取存储单元的读信号READ信号后，预充电信号接收端口EQU高电平(电源电压)有效，延时大约T1(图中未示出)，电源电压的接收端口SOURCE高电平有效。经过一定短时间延迟，第一PMOS管1和第二PMOS管2的开关信号SENSE连接至参考电压GND，使第一PMOS管1和第二PMOS管2打开，电源电压通过第一PMOS管1和第二PMOS管2提供灵敏放大器的工作电压。预充电和工作电压准备好后，灵敏放大器开始工作，根据存储单元的数据读出相应的正确的数据。

Claims (3)

1.一种应用于MTP存储器的灵敏放大器，其特征在于，包括预充电电路、检测电路、输出电路、BL0位线和BL1位线，其中，
所述预充电电路，由第一NMOS管(3)、第四NMOS管(8)和第五NMOS管(9)组成，用来平衡BL0位线和BL1位线之间的电压差，在读取数据前先进行预充电，使BL0位线和BL1位线的电位相同；
所述检测电路，由第三PMOS管(4)、第四PMOS管(5)、第二NMOS管(6)和第三NMOS管(7)组成，用来检测BL0位线和BL1位线之间的电流差，通过正反馈的方式将位线上的电流差转换为检测电路的两条输出线上的电压差，并使电压差加大，然后将加大的电压差信号输送给输出电路；
所述输出电路，由第一缓冲器(101)和第二缓冲器(102)组成，接收检测电路传送来的加大的电位差信号，输出电源电压和参考电压GND。
2.根据权利要求1所述的应用于MTP存储器的灵敏放大器，其特征在于，还包括提供基准电压的第一PMOS管(1)和第二PMOS管(2)。
3.根据权利要求2所述的应用于MTP存储器的灵敏放大器，其特征在于，所述预充电电路、检测电路、输出电路、BL0位线和BL1位线中各元件的连接关系为：第一PMOS管(1)和第二PMOS管(2)的源极和衬底均连接至电源电压接收端SOURCE，第一PMOS管(1)和第二PMOS管(2)的栅极连接至开关使能信号的接收端SENSE，第一PMOS管(1)和第二PMOS管(2)的漏极分别是位线BL0和位线BL1的输入端；第一NMOS管(3)的源极连接至第二PMOS管(2)的漏极，第一NMOS管(3)的漏极连接至第一PMOS管(1)的漏极，第一NMOS管(3)的衬底连接至参考电压GND；第三PMOS管(4)的源极连接至第一PMOS管(1)的漏极，第三PMOS管(4)的漏极连接至第二NMOS管(6)的漏极，第三PMOS管(4)的栅极连接至第二NMOS管(6)的栅极，第三PMOS管(4)的衬底连接至电源电压，第四PMOS管(5)的源极连接至第二PMOS管(2)的漏极，第四PMOS管(5)的漏极连接至第三NMOS管(7)的漏极，第四PMOS管(5)的栅极连接至第三NMOS管(7)的栅极，第四PMOS管(5)的衬底连接至电源电压，其中第三PMOS管(4)和第二NMOS管(6)组成一个反相器，第四PMOS管(5)和第三NMOS管(7)组成另一个反相器；第三PMOS管(4)和第二NMOS管(6)的漏极连接至第四PMOS管(5)和第三NMOS管(7)的栅极，第四PMOS管(5)和第三NMOS管(7)的漏极均连接至第三PMOS管(4)和第二NMOS管(6)的栅极，第四NMOS管(8)的漏极连接至第三PMOS管(4)和第二NMOS管(6)的漏极，第五NMOS管(9)的漏极连接至第四PMOS管(5)和第三NMOS管(7)的漏极，第四NMOS管(8)和第五NMOS管(9)的源极以及衬底均连接到参考电压GND，第一缓冲器(101)的输入端连接至第四NMOS管(8)的漏极，第二缓冲器(102)连接至第五NMOS管(9)的漏极。
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