CN101635168A - 一种亚阈值存储单元阵列容量和密度的增强电路 - Google Patents
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Abstract
一种亚阈值存储单元阵列容量和密度的增强电路，由第一、第二增强晶体管、第一、第二屏蔽传输门，以及第一、第二逻辑存储电容组成，第一增强晶体管的源端与第二增强晶体管的源端连接并接电源电压，第一增强晶体管的漏端与第一屏蔽传输门的输入/输出端连接并作为位线端，第二增强晶体管的漏端与第二屏蔽传输门的输入/输出端连接并作为位线的非端，第一增强晶体管的体端与栅端相连，第一增强晶体管的栅端与第一逻辑存储电容的一端连接并与第一屏蔽传输门的输出/输入端连接，另一端接地，增强晶体管的体端与栅端相连，第二增强晶体管的栅端与第二逻辑存储电容的一端连接并与第二屏蔽传输门的输出/输入端连接，第二逻辑存储电容的另一端接地。
Description
技术领域
本发明主要用于增加亚阈值存储单元阵列列线上可以串联的存储单元数，从而增强存储单元阵列容量和密度。它主要工作在亚阈值区域(电源电压小于晶体管的阈值电压)，通过屏蔽逻辑，屏蔽未选中存储单元的匹配管漏电流对位线逻辑的影响，使得位线逻辑仅受选中存储单元开启电流的影响，从而增强选中存储单元开启电流对位线摆幅的影响，使得较大规模存储单元阵列成为可能。
背景技术
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压(Vdd)进入电路的亚阈值区域——Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。但是在具体的实现过程中该设计也引入了一系列问题：1)开启、关断电流比(Ion/Ioff)较小——正常的设计中开启、关断电流比(Ion/Ioff)大致为107，而在亚阈值设计中该值仅为103-104；2)同一位线串联的存储单元数受限，以致存储单元阵列的容量受限，面积损耗大；3)读周期中位线摆幅较小，敏感放大器的检测容限较小；4)性能易受工艺偏差的影响等。问题的关键点是由于亚阈值区域内位线上未被选中逻辑单元匹配管的漏电流对存储单元阵列的影响远远大于相应条件下它在超阈值区域的影响，而且该影响会在工艺偏差的影响下进一步恶化。如果没有留有足够的冗余度(位线上串联存储单元数大于一定限度)，被选中单元的开启电流可能会被累积的未被选中存储单元的漏电流干扰，以致后续电路无法识别正确的逻辑，造成存储单元的读写失效(图1)。考虑到工艺偏差及后续敏感放大器的偏置电压，单个位线上存储单元数会被进一步限制。目前的亚阈值区域的存储单元阵列设计倾向于两种设计方式：1)仔细计算各种工艺角内晶体管开启电流和关断电流的比例关系，严格控制同一位线上串联的存储单元的数目；2)在存储单元内部加上漏电流补偿逻辑。但是存储单元阵列是大容量逻辑部件，对设计密度有着较高的要求，上面两种方法都不能有效的解决存储单元阵列芯片面积消耗过大的问题。
发明内容
本发明根据亚阈值区域内电路具有的特性，针对亚阈值存储电路面临的关键问题，提供了一种减小位线漏电流，提高存储单元上拉能力的亚阈值存储单元阵列容量和密度的增强电路。
本发明采用如下技术方案：
一种亚阈值存储单元阵列容量和密度的增强电路，由第一增强晶体管、第二增强晶体管、第一屏蔽传输门、第二屏蔽传输门，以及第一逻辑存储电容、第二逻辑存储电容组成，第一增强晶体管的源端与第二增强晶体管的源端连接并接电源电压，第一增强晶体管的漏端与第一屏蔽传输门的输入/输出端连接并作为存储单元阵列的位线端，第二增强晶体管的漏端与第二屏蔽传输门的输入/输出端连接并作为存储单元阵列的位线的非端，第一增强晶体管的体端与栅端相连，第一增强晶体管的栅端与第一逻辑存储电容的一端连接并与第一屏蔽传输门的输出/输入端连接，所述第一逻辑存储电容的另一端接地，第二增强晶体管的体端与栅端相连，第二增强晶体管的栅端与第二逻辑存储电容的一端连接并与第二屏蔽传输门的输出/输入端连接，所述第二逻辑存储电容的另一端接地，所述第一屏蔽传输门及第二屏蔽传输门的控制端用于增强控制信号的输入，所述第一屏蔽传输门及第二屏蔽传输门的互补控制端用于增强控制信号的非输入。
本发明工作在亚阈值区域能够通过自动屏蔽位线漏电流对位线逻辑的影响，把存储单元阵列的容量和密度提高几倍，特别适用于有大容量、高密度需求的亚阈值超低功耗存储单元阵列。
优点效果：
(1)记录初始状态下互补位线上的逻辑电压值，并将其分别存储在第一逻辑存储电容、第二逻辑存储电容中，在具体的读写操作时，将第一逻辑存储电容、第二逻辑存储电容存储的互补位线上的逻辑电压值作为第一增强晶体管、第二增强晶体管的开关控制信号，动态控制电源电压Vdd向互补位线对上充电的大小，减小亚阈值区域内位线上未选中存储单元的漏电流对位线逻辑的影响。
(2)处于亚阈值区域的存储单元上拉能力普遍较弱，该电路可以根据存储单元阵列上存储的实际信息自动调节相应的上拉驱动。即使在无外接敏感放大器的情况下依然能够正确识别位线高逻辑电平。
(3)晶体管的体端直接与晶体管栅端相连。针对亚阈值区域特有的连接方式，使得：1)开启状态时，晶体管阈值电压较小，开启电流大；2)关断状态时，阈值电压与常规连接方式连接晶体管的阈值电压相同，从而导致关断电流等电气性能均相同。在这种设计模式下，本发明的开启、关断电流比(Ion/Ioff)增强，从一个方面削弱了处于亚阈值区域电路的漏电流对电路性能的影响。
(4)本发明面积消耗小。
(5)时序控制信号简单，避免了处于亚阈值区电路的延时偏差较大引入的错误。
(5)应用于亚阈值区电路设计，具有功耗低的显著特点。
(6)本发明的工艺容忍度优势较为明显。蒙特卡罗分析表明采用本发明可以稳定减小位线存储单元漏电流。
附图说明
图1是一列亚阈值存储阵列的逻辑框图，及最差情况下位线漏电流的影响示意图
图2是本发明亚阈值存储单元阵列容量和密度的增强电路结构图，其中，图2(a)是本发明第一屏蔽传输门电路结构图，图2(b)是本发明第二屏蔽传输门电路结构图。
图3是预充/平衡电路结构。本发明的增强电路时序需要与预充/平衡电路的时序配合
图4是已配合的增强电路与预充/平衡电路控制时序及波形图。
图5是采用增强电路的互补位线波形图以及未采用增强电路的互补位线波形图的比较以及他们的控制信号。
图6是采用本发明和未采用本发明时读“1”操作时，位线上的电压信号。
具体技术方式
一种亚阈值存储单元阵列容量和密度的增强电路，参照图2，由第一增强晶体管P1、第二增强晶体管P2、第一屏蔽传输门T1、第二屏蔽传输门T2，以及第一逻辑存储电容CAP1、第二逻辑存储电容CAP2组成，第一增强晶体管P1的源端与第二增强晶体管P2的源端连接并接电源电压，第一增强晶体管P1的漏端与第一屏蔽传输门T1的输入/输出端连接并作为存储单元阵列的位线端，第二增强晶体管P2的漏端与第二屏蔽传输门T2的输入/输出端连接并作为存储单元阵列的位线的非端，第一增强晶体管P1的体端与栅端相连，第一增强晶体管P1的栅端与第一逻辑存储电容CAP1的一端连接并与第一屏蔽传输门T1的输出/输入端连接，所述第一逻辑存储电容CAP1的另一端接地，第二增强晶体管P2的体端与栅端相连，第二增强晶体管P2的栅端与第二逻辑存储电容CAP2的一端连接并与第二屏蔽传输门T2的输出/输入端连接，所述第二逻辑存储电容CAP2的另一端接地，所述第一屏蔽传输门T1及第二屏蔽传输门T2的控制端comp用于增强控制信号的输入，所述第一屏蔽传输门T1及第二屏蔽传输门T2的互补控制端comp用于增强控制信号的非输入。
所述的第一屏蔽传输门T1由第一PMOS管TP1及第一NMOS管TN1组成，第一PMOS管TP1的体端与栅端相连并作为第一屏蔽传输门T1的控制端comp，第一NMOS管TN1的体端与栅端相连并作为第一屏蔽传输门T1的互补控制端comp，第一PMOS管TP1的源端与第一NMOS管TN1的漏端相连并作为第一屏蔽传输门T1的输入/输出端或输出/输入端，第一PMOS管TP1的漏端与第一NMOS管TN1的源端相连并作为第一屏蔽传输门T1的输出/输入端或输入/输出端。
所述的第二屏蔽传输门T2由第二PMOS管TP2及第二NMOS管TN2组成，第二PMOS管TP2的体端与栅端相连并作为第二屏蔽传输门T2的控制端comp，第二NMOS管TN2的体端与栅端相连并作为第二屏蔽传输门T2的互补控制端comp，第二PMOS管TP2的源端与第二NMOS管TN2的漏端相连并作为第二屏蔽传输门T2的输入/输出端或输出/输入端，第二PMOS管TP2的漏端与第二NMOS管TN2的源端相连并作为第二屏蔽传输门T2的输出/输入端或输入/输出端。
本发明由增强管PMOS晶体管P1、P2，屏蔽传输门T1、T2，以及逻辑存储电容CAP1、CAP2组成。增强晶体管P1、P2的源端直接连接电源电压，漏端与互补位线对相连接。存储电容直接连接在增强晶体管P1、P2的栅极，并于屏蔽传输门T1、T2的一端连在一起。屏蔽传输门T1、T2的另一端分别与互补的位线对连接。整个增强逻辑的时序应与常规的存储单元阵列预充逻辑(图3)的预充平衡信号eq配合使用。图4是增强电路控制信号及与预充电逻辑相配合的时序关系。在TA周期，增强控制信号comp使能，传输门T1/T2开启。这样互补位线对上初始状态的逻辑信息存储到电容CAP1和CAP2上。在这个周期，由于位线上存储单元存储信息的不同，互补位线对上的电压信息也会不同且为处于电源电压Vdd和地gnd中间的某个值。在TB周期增强控制信号comp失效，系统进入预充和平衡周期，互补的位线对都被预充到电源电压Vdd，且由于该时间周期较短，屏蔽传输门T1、T2处于关断状态，位线上的逻辑电压的变化对电容存储信息的变化不大。需要注意的是，虽然从理论的角度，当系统从TA周期向TB周期转化时，comp的上升沿，电容对位线逻辑信息的存储结束可以直接紧跟eq的下降沿同时提升互补位线对上的逻辑信息，使能存储单元阵列进入预充周期。但是在实际设计中，考虑到工艺容忍度的需求，本设计的时序电路在comp的上升沿和eq的下降沿之间留有一定的余度。eq的上升沿意味着TC周期的开始。在TC周期，存储单元阵列进入读/写周期，此时增强电路可以根据电容上充电电位的大小调整由电源电压Vdd向互补位线对上充电的大小。
读操作时，选中存储单元的匹配管开启(该存储单元的字线为“1”，WL＝1)，存储单元内部存储的信息传导互补的位线对上，理论上位线上应为完全的零电位，而位线的非上应为完全的电源电压值Vdd。但是由于位线上的电容和累积的未选中存储单元(该存储单元的字线为“1”，WL＝0)的漏电流的存在，使得：位线BL上的电压值大于0电位，而位线的非BL上得电压值小于Vdd(图1)。图5模拟了在400mV下一列上串联256个存储单元的最差情况(被选中存储单元内存储的信号为“1”，其余未被选中单元的存储信号为“0”，即：位线漏电流最大的情况)下，位线漏电流对位线摆幅的影响。从图上可以看出，未采用增强电路的互补位线对上的位线差受存在漏电流影响而变小，仅为18.4mV。采用增强电路后，互补位线对上的位线差由原来的18.4mV上升至151.2mV。这样后续的敏感放大器具有足够的检测容限，检测到正确的读出数据。测试结果表明，一列上串联512个存储单元的最差情况下采用本发明的亚阈值存储单元阵列仍可以正常工作。即采用本发明的存储单元阵列可以支持更多的存储单元，采用本发明的亚阈值存储单元阵列的容量和密度可以得到增强。
事实上当电源电压进一步降低时，P型晶体管的驱动性能明显不如N型晶体管(P型晶体管漏电流的最小值大约是N型晶体管的22％|Vds|＝|Vgs|＝200mV，0.13um工艺)。为了充分验证本发明的上拉能力，图6在200mV下同一位线上串联64个存储单元的最差情况下对比了本发明和未采用本发明的亚阈值存储单元阵列读“1”操作位线上读出的电位信息：采用本发明的亚阈值存储单元阵列的读“1”操作时位线上读出的电位信息为117.1mV，而未采用本发明的亚阈值存储单元阵列的读“1”操作时位线上读出的电位信息为63.19mV。由于本发明的上拉作用使得读“1”操作时读位线上的电压损耗从68.4％减少到41.45％，显著降低了读操作过程中由于P型晶体管的驱动能力较弱引起的良率问题，从另一方面解决了同一位线上连接的存储单元的数目限制，增强亚阈值存储单元阵列的容量和密度。
采用这种方式设计的本发明无需大尺寸晶体管，单元密度较小，由于同一位线能够支撑较多的存储单元，所以采用本发明的存储单元阵列可以获得较大的容量以及在整体密度上获得性能的提升。
Claims (3)
1.一种亚阈值存储单元阵列容量和密度的增强电路，其特征在于：
由第一增强晶体管(P1)、第二增强晶体管(P2)、第一屏蔽传输门(T1)、第二屏蔽传输门(T2)，以及第一逻辑存储电容(CAP1)、第二逻辑存储电容(CAP2)组成，第一增强晶体管(P1)的源端与第二增强晶体管(P2)的源端连接并接电源电压，第一增强晶体管(P1)的漏端与第一屏蔽传输门(T1)的输入/输出端连接并作为存储单元阵列的位线端，第二增强晶体管(P2)的漏端与第二屏蔽传输门(T2)的输入/输出端连接并作为存储单元阵列的位线的非端，第一增强晶体管(P1)的体端与栅端相连，第一增强晶体管(P1)的栅端与第一逻辑存储电容(CAP1)的一端连接并与第一屏蔽传输门(T1)的输出/输入端连接，所述第一逻辑存储电容(CAP1)的另一端接地，第二增强晶体管(P2)的体端与栅端相连，第二增强晶体管(P2)的栅端与第二逻辑存储电容(CAP2)的一端连接并与第二屏蔽传输门(T2)的输出/输入端连接，所述第二逻辑存储电容(CAP2)的另一端接地，所述第一屏蔽传输门(T1)及第二屏蔽传输门(T2)的控制端(comp)用于增强控制信号的输入，所述第一屏蔽传输门(T1)及第二屏蔽传输门(T2)的互补控制端(comp)用于增强控制信号的非输入。
2.根据权利要求1所述的亚阈值存储单元阵列容量和密度的增强电路，其特征在于：
第一屏蔽传输门(T1)由第一PMOS管(TP1)及第一NMOS管(TN1)组成，第一PMOS管(TP1)的体端与栅端相连并作为第一屏蔽传输门(T1)的控制端(comp)，第一NMOS管(TN1)的体端与栅端相连并作为第一屏蔽传输门(T1)的互补控制端(comp)，第一PMOS管(TP1)的源端与第一NMOS管(TN1)的漏端相连并作为第一屏蔽传输门(T1)的输入/输出端或输出/输入端，第一PMOS管(TP1)的漏端与第一NMOS管(TN1)的源端相连并作为第一屏蔽传输门(T1)的输出/输入端或输入/输出端。
3.根据权利要求1所述的亚阈值存储单元阵列容量和密度的增强电路，其特征在于：
第二屏蔽传输门(T2)由第二PMOS管(TP2)及第二NMOS管(TN2)组成，第二PMOS管(TP2)的体端与栅端相连并作为第二屏蔽传输门(T2)的控制端(comp)，第二NMOS管(TN2)的体端与栅端相连并作为第二屏蔽传输门(T2)的互补控制端(comp)，第二PMOS管(TP2)的源端与第二NMOS管(TN2)的漏端相连并作为第二屏蔽传输门(T2)的输入/输出端或输出/输入端，第二PMOS管(TP2)的漏端与第二NMOS管(TN2)的源端相连并作为第二屏蔽传输门(T2)的输出/输入端或输入/输出端。
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