CN102087875B - 静态随机存取存储器 - Google Patents

Abstract

一种静态随机存取存储器包含有：一闩锁电路，具有一第一存取端和一第二存取端；一第一开关电路，其具有一第一位传送端耦接于该第一存取端，和一第二位传送端；一第二开关电路，其具有一第三位传送端耦接于该第二存取端，和一第四位传送端耦接于该第二位传送端；一第三开关电路，其具有一第五位传送端耦接于该第四位传送端，和一第六位传送端耦接于一位线；以及一感测放大器耦接于该位线，用以判断通过该位线所传递的位值；其中于一数据写入模式时，该第一开关电路以及该第二开关电路不同时导通。

Description

静态随机存取存储器

技术领域

本发明是关于一种静态随机存取存储器，尤指一种具有广泛操作电压范围，可于低电压操作的高密度和高速存取的静态随机存取存储器。

背景技术

请参考图1。图1所示是传统的静态随机存取存储器单元(Static RandomAccess Memory Cell)10的示意图。静态随机存取存储器包含静态随机存取存储器单元10及感测放大器(Sense Amplifier，第一图未绘出)，传统的静态随机存取存储器单元有六个场效应晶体管，亦即所谓的6-T静态随机存取存储器，当读取静态随机存取存储器单元10的逻辑值(待读取位)时，第一位线12以及第二位线16上的电压电平均会被充电至高电压电平。接者，字线14的电压电平会被提升至高电压电平以导通场效应晶体管Me、Mf。接着，静态随机存取存储器的感测放大器就会依据第一位线12以及第二位线16上的电压电平来判断储存于闩锁电路11内的逻辑值，其中闩锁电路11是由两个反相器11a、11b所构成。

另一方面，当逻辑值(待写入位)被写入静态随机存取存储器单元10时，字线14的电压电平会被提升至一高电压电平以导通场效应晶体管Me、Mf。接着，第一位线12上的电压电平会被充电至高电压电平以及第二位线16上的电压电平会被放电至低电压电平(若待写入位为逻辑1)，或第一位线12上的电压电平会被放电至低电压电平以及第二位线16上的电压电平会被充电至高电压电平(若待写入位为逻辑0)。如此，逻辑值(待写入位)就通过出现在第一位线12以及第二位线16上互补的电压电平而被写入闩锁电路11内。

但在读取的过程中，由于对应于闩锁电路11的0逻辑值端的位线会被储存于闩锁电路11内的0逻辑值放电至低电位，因此此位线上的电荷就会灌进该闩锁电路的0逻辑值端，且因开关晶体管(Me或Mf)和闩锁电路11内N-型场效应晶体管的分压效应，在闩锁电路11内的0逻辑值端形成一干扰电位(Dirturb Voltage)。如干扰电位过大，则可能改变储存在该闩锁电路内的逻辑值。如此一来，该控制单元就可能读取到一错误的逻辑值，亦即所谓的读取干扰现象(Read-Select-Disturb)。

另外，在读取或写入的过程中，当字线14的电压电平被提升至高电压电平时，耦接于字线14上的每一个静态随机存取存储器内的开关晶体管均会被导通，因此就会造成字线14上未耦接于第一位线12以及第二位线16的该静态随机存取存储器出现相当于读取干扰的干扰现象而可能改变储存于其闩锁电路内的逻辑值，亦即所谓的半选干扰现象(Half-Select-Disturb)。此半选干扰现象在读取或写入时均会产生，分别称为读取半选干扰现象(ReadHalf-Select-Disturb)及写入半选干扰现象(Write Half-Select-Disturb)。

此外，由于传统静态随机存取存储器的数据写入和数据读取均是通过同样的开关晶体管(如图1场效应晶体管Me、Mf)，因此一般传统的静态随机存取存储器必须在数据储存的稳定度与数据写入的速度两者之中牺牲其中一个特性，而无法两者兼具。而且，随着制程的演进，静态随机存取存储器的电源电压也会越来越低。当存取使用低压制程的静态随机存取存储器时，场效应晶体管的临界电压(Threshold Voltage，V_T)的偏移亦会影响内部闩锁电路所储存的逻辑值的稳定度。因此，如何同时增加静态随机存取存储器的数据写入速度并提高其数据储存的稳定度已成为存储器领域急需解决的问题。

发明内容

因此，本发明的一目的在于提供一种具有广泛操作电压范围，可于低电压操作的高密度和高速存取的静态随机存取存储器。

依据本发明的一第一实施例，其提供一种静态随机存取存储器，其包含有一闩锁电路、一第一开关电路、一第二开关电路、一第三开关电路以及一感测放大器。该闩锁电路具有一第一存取端和一第二存取端。该第一开关电路具有一第一位传送端耦接于该第一存取端，一第一控制端耦接于一第一写入字线，和一第二位传送端。该第二开关电路具有一第三位传送端耦接于该第二存取端，一第二控制端耦接于一第二写入字线，和一第四位传送端耦接于该第二位传送端。该第三开关电路具有一第五位传送端耦接于该第四位传送端，一第三控制端点耦接于一字线，和一第六位传送端耦接于一位线。该感测放大器耦接于该位线，用以判断通过该位线所传递的位值，其中该第一开关的该第一控制端上的一第一控制信号及该第二开关的该第二控制端上的一第二控制信号是以栏为基准，该第一控制信号以及该第二控制信号用以分别控制沿着该位线的第一开关及第二开关，该第三开关的该第三控制端上的一第三控制信号是以列为基准，该第三控制信号用以控制沿着该字线的该第三开关，以及当该静态随机存取存储器处于一数据写入模式时，该第一控制信号以及该第二控制信号分别控制该第一开关电路以及该第二开关电路不同时导通。

依据本发明的一第二实施例，其提供一种静态随机存取存储器，其包含一闩锁电路、一第一开关电路、一第二开关电路、一第三开关电路以及一第四开关电路。该闩锁电路具有一第一存取端和一第二存取端。该第一开关电路具有一第一位传送端耦接于该闩锁电路的该第一存取端，一第一控制端耦接于一第一写入字线，和一第二位传送端。该第二开关电路具有一第三位传送端耦接于该闩锁电路的该第二存取端，一第二控制端耦接于一第二写入字线，和一第四位传送端耦接于该第二位传送端。该第三开关电路具有一第五位传送端耦接于该第四位传送端，一第三控制端点耦接于一字线，和一第六位传送端耦接于一位线。该第四开关电路具有一控制端点耦接于该第一开关电路的该第一位传送端，一第一端点耦接于该第三开关电路的该第五位传送端，以及一第二端点耦接于一参考电位；其中该第一开关的该第一控制端上的一第一控制信号及该第二开关的该第二控制端上的一第二控制信号是以栏为基准，该第一控制信号以及该第二控制信号用以分别控制沿着该位线的第一开关及第二开关，该其第三开关的该第三控制端上的一第三控制信号是以列为基准，该第三控制信号用以控制沿着该字线的该第三开关，以及当该静态随机存取存储器处于一数据读出模式时，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

依据本发明的一第三实施例，其提供一种静态随机存取存储器，其包含一闩锁电路、一第一开关电路、一第二开关电路、一第三开关电路以及一第四开关电路。该闩锁电路具有一第一存取端和一第二存取端。该第一开关电路具有一第一位传送端耦接于该闩锁电路的该第一存取端，一第一控制端耦接于一第一写入字线，和一第二位传送端。该第二开关电路具有一第三位传送耦接于该闩锁电路的该第二存取端，一第二控制端耦接于一第二写入字线，和一第四位传送端耦接于该第二位传送端。该第三开关电路具有一第五位传送端耦接于该第四位传送端，一第三控制端点耦接于一字线，和一第六位传送端耦接于一位线。该第四开关电路具有一控制端点耦接于该第一开关电路的该第一位传送端，一第一端点耦接于该第三开关电路的该第五位传送端，以及一第二端点耦接于一参考电位；其中该第一开关的该第一控制端上的一第一控制信号及该第二开关的该第二控制端上的一第二控制信号是以栏为基准，该第一控制信号以及该第二控制信号用以分别控制沿着该位线的第一开关及第二开关，该第三开关的该第三控制端上的一第三控制信号是以列为基准，该第三控制信号用以控制沿着该字线的该第三开关，以及当该静态随机存取存储器处于一待机模式时，该位线与该参考电位是处于同一逻辑电平，该字线不导通该第三开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

附图说明

图1是一传统的静态随机存取存储器的一示意图。

图2是本发明一静态随机存取存储器的一实施例示意图。

图3是本发明实施例该静态随机存取存储器处于一数据读出模式时的一示意图。

图4是本发明实施例该静态随机存取存储器于一数据写入模式时将逻辑0写入一闩锁电路的一示意图。

图5是本发明实施例该静态随机存取存储器于该数据写入模式时将逻辑1写入该闩锁电路的一示意图。

图6是本发明实施例该静态随机存取存储器于一待机模式时的一示意图。

图7是本发明该静态随机存取存储器的一第二实施例示意图。

图8是本发明该第二实施例的该静态随机存取存储器于该待机模式时的一示意图。

图9是本发明一第三实施例的该静态随机存取存储器处于该数据读出模式时的一示意图。

[主要元件标号说明]

10  静态随机存取存储器单元

11、102、202  闩锁电路

11a、11b  反相器

12、16、112、214  位线

14、114、216  字线

100、200、900  静态随机存取存储器

104、106、108、110、204、206、208、210、212  开关电路

具体实施方式

在说明书及上述的申请专利范围当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及上述的申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及上述的请求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此是包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其它装置或连接手段间接地电气连接至该第二装置。

请参考图2。图2所示是本发明一静态随机存取存储器100的一实施例示意图。静态随机存取存储器100包含有一闩锁电路102、一第一开关电路104、一第二开关电路106、一第三开关电路108、一第四开关电路110以及一感测放大器(未绘示于图2中)。闩锁电路102用来储存一位数据(亦即逻辑1或逻辑0)。在本实施例中，闩锁电路102包含有四个场效应晶体管M1-M4，其中场效应晶体管M1、M3构成一第一反相器，场效应晶体管M2、M4构成一第二反相器，该第一反相器与该第二反相器是以一正反馈的方式连接以构成一闩锁电路(Latch)，亦即该第一反相器的一输出端N1(亦即该闩锁电路的一第一存取端)耦接于该第二反相器的一输入端，该第二反相器的一输出端N2(亦即该闩锁电路的一第二存取端)耦接于该第一反相器的一输入端。此外，闩锁电路102操作于一电源电压VCS和一接地电压VSS之间。第一开关电路104具有一第一端点(亦即第一开关电路104的一位传送端)耦接于闩锁电路102的输出端N1，一第二端点N3(亦即第一开关电路104的另一位传送端)，以及一控制端点N4用以接收一第一控制信号WWLB。第二开关电路106具有一第一端点(亦即第二开关电路106的一位传送端)耦接于闩锁电路102的输出端N2，一第二端点(亦即第二开关电路106的另一位传送端)耦接于第一开关电路104的第二端点N3，以及一控制端点N5耦接于一第二控制信号WWL。第三开关电路108具有一第一端点(亦即第三开关电路108的一位传送端)耦接于第一开关电路的第二端点N3，一第二端点N6(亦即第三开关电路108的另一位传送端)耦接于一位线112，以及一控制端点N7耦接于一字线114。第四开关电路110具有一控制端点耦接于闩锁电路102的输出端N1，一第一端点耦接于第三开关电路108的该第一端点N3，以及一第二端点N8耦接于一参考电位VVSS，其中第一开关电路104的第一控制信号WWLB及第二开关电路106的第二控制信号WWL是以栏为基准(Column Based)，用以控制沿着位线112的第一开关电路104及第二开关电路106；以及第三开关电路108的控制端点N7(耦接于字线114)是以列为基准(Row Based)，用以控制沿着字线114的第三开关电路108。此外，该感测放大器耦接于位线112，用以判断通过位线112所传递的位值。

依据本发明的实施例静态随机存取存储器100，第一开关电路104、第二开关电路106、第三开关电路108以及第四开关电路110均是以N型场效应晶体管来加以实作，其耦接关系已绘示于图2中，在此不另加赘述。由于静态随机存取存储器100包含有八个场效应晶体管，因此静态随机存取存储器100可以是一8-T静态随机存取存储器单元。此外，当静态随机存取存储器100处于一数据写入模式时，第一控制信号WWLB以及第二控制信号WWL分别控制第一开关电路104以及第二开关电路106不同时导通。更进一步来说，当静态随机存取存储器100处于该数据写入模式时，第一控制信号WWLB以及第二控制信号WWL依据待写入闩锁电路102的一位数据来分别控制第一开关电路104以及第二开关电路106的导通与否。也就是说，当待写入闩锁电路102的该位数据是对应一第一逻辑电平时，位线112是处于异于该第一逻辑电平的一第二逻辑电平，字线114导通第三开关电路108，第一控制信号WWLB不导通第一开关电路104以及第二控制信号WWL导通第二开关电路106；以及当待写入闩锁电路102的该位数据是对应该第二逻辑电平时，位线112系处于该第二逻辑电平，字线114导通第三开关电路108，第一控制信号WWLB导通第一开关电路104以及第二控制信号WWL不导通第二开关电路106。

另一方面，当静态随机存取存储器100处于一数据读出模式时，位线112是处于该第一逻辑电平，参考电位VVSS是处于异于该第一逻辑电平的该第二逻辑电平，字线114导通第三开关电路108，第一控制信号WWLB不导通第一开关电路104以及第二控制信号WWL不导通第二开关电路106。当静态随机存取存储器100处于一待机模式时，位线112与参考电位VVSS是对应同一逻辑电平，字线112不导通第三开关电路108，第一控制信号WWLB不导通第一开关电路104以及第二控制信号WWL不导通第二开关电路106。

请参考图3。图3是本发明实施例静态随机存取存储器100处于该数据读出模式时的一示意图。当静态随机存取存储器100处于该数据读出模式时，第一控制信号WWLB以及第二控制信号WWL的电压电平均会是一低电压电平VL以分别将第一开关电路104以及第二开关电路106关闭。接着，位线112上的电压电平会先被充电至一高电压电平VH，亦即该第一逻辑电平是高电压电平VH，以及参考电位VVSS是低电压电平VL。接着，字线114上的电压电平会被充电至高电压电平VH以导通第三开关电路108。当第三开关电路108被导通时，位线112上的电压电平就会依据闩锁电路102内所储存的位数据而被放电至大致上接近参考电位VVSS，亦即低电压电平VL，或大致上维持在高电压电平VH。更进一步来说，在本实施例中，当闩锁电路102内所储存的位数据是逻辑0时，则输出端N1上的电压电平会是高电压电平VH，因此第四开关电路110就会被高电压电平VH所导通。如此一来，位线112上的电荷就会通过第三开关电路108以及第四开关电路110而被放电至第四开关电路110的第二端点N8，进而使得位线112上的电压电平降为低电压电平VL。反之，当闩锁电路102内所储存的位数据是逻辑1时，则输出端N1上的电压电平会是低电压电平VL，因此第四开关电路110就不会被导通。如此一来，位线112上的电荷就不会被放电至第四开关电路110的第二端点N8，进而使得位线112上的电压电平能大致上维持在高电压电平VH。因此，当静态随机存取存储器100处于该数据读出模式时，静态随机存取存储器100的一感测单元(例如本实施例的该感测放大器)就可以依据位线112上的电压电平来判断储存在闩锁电路102内的位数据。

请注意，当静态随机存取存储器100处于该数据读出模式时，由于第一开关电路104以及第二开关电路106均是处于不导通的状态，因此位线112上的电荷并不会影响到储存在闩锁电路102内的位数据。换句话说，本发明实施例克服了传统静态随机存取存储器10所面临的读取干扰现象(Read-Select-Disturb)。同理，当静态随机存取存储器100处于该数据读出模式时，对于耦接于同一条字线114上的一特定静态随机存取存储器而言，其对应的第三开关电路亦会同时被导通。然而，由于该特定静态随机存取存储器内对应的该第一开关电路以及该第二开关电路是处于不导通的状态，因此该特定静态随机存取存储器的一特定位线上的电荷不会影响到该特定静态随机存取存储器内的一特定闩锁电路所储存的位数据。换句话说，本发明实施例亦克服了传统静态随机存取存储器10所面临的读取半选干扰现象(ReadHalf-Select-Disturb)。

请参考图4。图4是本发明实施例静态随机存取存储器100于该数据写入模式时将逻辑0写入闩锁电路102的一示意图。在本实施例中，当静态随机存取存储器100要将该数据位为逻辑0写入闩锁电路102时，静态随机存取存储器100的一控制单元会将位线112上的电压电平先充电至高电压电平VH，以及将参考电位VVSS设定为低电压电平VL。接着，该控制单元会将第一控制信号WWLB的电压电平设定为低电压电平VL以关闭第一开关电路104，以及将第二控制信号WWL的电压电平设定为高电压电平VH以导通第二开关电路106。同时，字线114上的电压电平会被充电至高电压电平VH以导通第三开关电路108。接着，静态随机存取存储器100的位线112上的电压电平就会被放电至低电压电平VL。此时，由于第二开关电路106以及第三开关电路108是处于导通的状态，因此闩锁电路102的输出端N2上的电荷就会被放电至位线112的低电压电平VL，而使得输出端N2上的电压电平为低电压电平VL(亦即该闩锁电路的数据Q)，而闩锁电路102的输出端N1上的电压电平则会是对应的高电压电平VH(亦即该闩锁电路的数据QB)。如此一来，逻辑0就被写入闩锁电路102内了。

反之，图5则是本发明实施例静态随机存取存储器100于该数据写入模式时将逻辑1写入闩锁电路102的一示意图。在本实施例中，当静态随机存取存储器100要将该数据位为逻辑1写入闩锁电路102时，静态随机存取存储器100的该控制单元亦会将位线112上的电压电平先充电至高电压电平VH，以及将参考电位VVSS设定为低电压电平VL。接着，该控制单元会将第一控制信号WWLB的电压电平设定为高电压电平VH以导通第一开关电路104，以及将第二控制信号WWL的电压电平设定为低电压电平VL以关闭第二开关电路106。同时，字线114上的电压电平会被充电至高电压电平VH以导通第三开关电路108。接着，静态随机存取存储器100的位线112上的电压电平就会被放电至低电压电平VL。此时，由于第一开关电路104以及第三开关电路108是处于导通的状态，因此闩锁电路102的输出端N1上的电荷就会被放电至位线112而使得输出端N1上的电压电平为低电压电平VL(亦即该闩锁电路的数据QB)，而闩锁电路102的输出端N2上的电压电平则会是对应的高电压电平VH(亦即该闩锁电路的数据Q)。如此一来，逻辑1就被写入闩锁电路102内了。

从图4以及图5可以得知，为了将该数据位的逻辑值正确地写入闩锁电路102，该控制单元会依据该数据位的逻辑值来决定导通第一开关电路104以及第二开关电路106中的一个开关电路，并关闭第一开关电路104以及第二开关电路106中的另一个开关电路。此外，无论待写入闩锁电路102的该数据位是逻辑0或逻辑1，在将该数据位写入闩锁电路102时，静态随机存取存储器100的位线112上的电压电平都会处于低电压电平VL，以经过N-型开关晶体管(Pass Transistor)对闩锁电路102内的电荷进行放电的操作。因此，静态随机存取存储器100的闩锁电路102在写入逻辑0以及逻辑1时都会具有相同的高效率。换句话说，静态随机存取存储器100可以提高将该数据位写入闩锁电路102的速率。此外，由于静态随机存取存储器100在写入逻辑1时并不是对闩锁电路102进行充电来改变闩锁电路102所储存的逻辑值，因此静态随机存取存储器100可操作在较低的位线电压。另一方面，相较于传统的静态随机存取存储器10，本实施例静态随机存取存储器100仅利用一个外部的开关电路(亦即第三开关电路108)来连接两个内部的开关电路(亦即第一开关电路104以及第二开关电路106)，以及仅利用一条位线112来写入/读取闩锁电路102内的该数据位的逻辑值，因此静态随机存取存储器100所占用的面积会大幅地减小，以使得由静态随机存取存储器100所组成的一静态随机存取存储器具有高密度的特性。

请注意并参考图4及图5，当静态随机存取存储器100处于该数据写入模式时，由于第一开关电路104以及第二开关电路106的控制信号(WWLB、WWL)均是以栏为基准(Column Based)，而第三开关电路108的控制端点N7(耦接于字线114)是以列为基准(Row Based)。因此只有被选取的闩锁电路(位于被选取的列和被选取的栏的交会点)，其第三开关电路108被导通以及第一开关电路104与第二开关电路106其中之一被导通来进行写入的操作。对于耦接于同一条字线114上的其它半选闩锁电路(Half-Select Cell)，其对应的第一开关电路及第二开关电路皆不导通。对于耦接于同一条位线112上的其它半选闩锁电路(Half-Select Cell)，其对应的第三开关电路不导通。因此该特定静态随机存取存储器的一特定位线上的电荷不会影响到该特定静态随机存取存储器内半选闩锁电路的一特定闩锁电路所储存的位数据。换句话说，本发明实施例亦克服了传统静态随机存取存储器10所面临的写入半选干扰现象(Write Half-Select-Disturb)。

请参考图6。图6是本发明实施例静态随机存取存储器100于该待机模式时的一示意图。在本实施例中，当静态随机存取存储器100处于该待机模式时，静态随机存取存储器100的该控制单元会将位线112上的电压电平充电至高电压电平VH，将字线114上的电压电平放电至低电压电平VL以关闭第三开关电路108，以及将第一控制信号WWLB以及第二控制信号WWL的电压电平设定为低电压电平VL以分别关闭第一开关电路104以及第二开关电路106。此外，为了减少位线112上的电荷的漏电现象，该控制单元会提升参考电位VVSS的电压电平。举例来说，当静态随机存取存储器100处于该待机模式时，该控制单元会将参考电位VVSS的电压电平设定为高电压电平VH。如此一来，由于位线112和第四开关电路110的第二端点N8之间会被一个开关电路(亦即第三开关电路108)所断开，且位线112上的电压电平是大致上相等于第四开关电路110的第二端点N8的电压电平，因此位线112上的电荷就不会通过第四开关电路110而漏电至第四开关电路110的第二端点N8。

此外，为了更进一步改善静态随机存取存储器100处于该待机模式时的漏电现象，在本发明的另一实施例静态随机存取存储器200中还包含有一第五开关电路，如图7所示。图7是本发明一静态随机存取存储器200的一第二实施例示意图。静态随机存取存储器200包含有一闩锁电路202、一第一开关电路204、一第二开关电路206、一第三开关电路208、一第四开关电路210以及一第五开关电路212。闩锁电路202用来储存一位数据(亦即逻辑1或逻辑0)。相似于该第一实施例存储器将置100，闩锁电路202包含有四个场效应晶体管M1’-M4’，其是以一正反馈的方式连接以构成一闩锁电路(Latch)。此外，闩锁电路202是操作于一电源电压VCS’和一接地电压VSS’之间。第一开关电路204具有一第一端点耦接于闩锁电路202的输出端N1’，一第二端点N3’，以及一控制端点N4’用以接收一第一控制信号WWLB’。第二开关电路206具有一第一端点耦接于闩锁电路202的输出端N2’，一第二端点耦接于第一开关电路204的第二端点N3’，以及一控制端点N5’耦接于一第二控制信号WWL’。第三开关电路208具有一第一端点耦接于第一开关电路的第二端点N3’，一第二端点N6’耦接于一位线214，以及一控制端点N7’耦接于一字线216。第四开关电路210具有一控制端点耦接于闩锁电路202的输出端N1’，一第一端点N8’，以及一第二端点N9’耦接于一参考电位VVSS’。第五开关电路212具有一第一端点耦接于第四开关电路210的第一端点N8’，一第二端点耦接于第三开关电路208的第一端点以及一控制端点耦接于字线216(亦即N7’)，其中第一开关电路204的第一控制信号WWLB’及第二开关电路206的第二控制信号WWL’是以栏为基准(Column Based)，用以控制沿着位线214的第一开关电路204及第二开关电路206；以及第三开关电路208的控制端点N7’(耦接于字线216)是以列为基准(Row Based)，用以控制沿着字线216的第三开关电路208。

依据本发明的实施例静态随机存取存储器200，第一开关电路204、第二开关电路206、第三开关电路208、第四开关电路210以及第五开关电路212均是以N型场效应晶体管来加以实作，其耦接关系已绘示于图7中，在此不另加赘述。由于静态随机存取存储器200包含有九个场效应晶体管，因此静态随机存取存储器200可以是一9-T静态随机存取存储器单元。相似于静态随机存取存储器100，当静态随机存取存储器200处于一数据写入模式时，第一控制信号WWLB’以及第二控制信号WWL’分别控制第一开关电路204以及第二开关电路206不同时导通。更进一步来说，当静态随机存取存储器200处于该数据写入模式时，第一控制信号WWLB’以及第二控制信号WWL’依据待写入闩锁电路202的一位数据来分别控制第一开关电路204以及第二开关电路206的导通与否。也就是说，当待写入闩锁电路202的该位数据是对应一第一逻辑电平时，位线214是处于异于该第一逻辑电平的一第二逻辑电平，字线216导通第三开关电路208，第一控制信号WWLB’不导通第一开关电路204以及第二控制信号WWL’导通第二开关电路206；以及当待写入闩锁电路202的该位数据是对应该第二逻辑电平时，位线214是处于该第二逻辑电平，字线216导通第三开关电路208，第一控制信号WWLB’导通第一开关电路204以及第二控制信号WWL’不导通第二开关电路206。

另一方面，当静态随机存取存储器200处于一数据读出模式时，位线214是处于该第一逻辑电平，参考电位VVSS’是处于异于该第一逻辑电平的该第二逻辑电平，字线216导通第三开关电路208及第五开关电路212，第一控制信号WWLB’不导通第一开关电路204以及第二控制信号WWL’不导通第二开关电路206。当静态随机存取存储器200处于一待机模式时，位线214与参考电位VVSS’是对应同一逻辑电平(第一逻辑电平)，字线214不导通第三开关电路208以及第五开关电路212，第一控制信号WWLB’不导通第一开关电路204以及第二控制信号WWL’不导通第二开关电路206。

请注意，静态随机存取存储器200和静态随机存取存储器100具有相似的该数据读出模式、该数据写入模式以及该待机模式。换句话说，上述用来控制静态随机存取存储器100以进行该数据位读出、该数据位写入以及该待机的操作方法均适用于静态随机存取存储器200，因此在此不另加赘述。本段仅针对第五开关电路212的操作做进一步地描述。请参考图8。图8是本发明实施例静态随机存取存储器200于该待机模式时的一示意图。当静态随机存取存储器200处于该待机模式时，静态随机存取存储器200的一控制单元会将位线214上的电压电平充电至一高电压电平VH’，将字线216上的电压电平放电至一低电压电平VL’以关闭第三开关电路208以及第五开关电路212，以及将第一控制信号WWLB’以及第二控制信号WWL’的电压电平设定为低电压电平VL’以分别关闭第一开关电路204以及第二开关电路206。同时，该控制单元会提升参考电位VVSS’的电压电平。举例来说，当静态随机存取存储器200处于该待机模式时，该控制单元会将参考电位VVSS’的电压电平设定为高电压电平VH’。如此一来，由于位线214和第四开关电路210的第二端点N9’之间会被两个开关电路(亦即第三开关电路208和第五开关电路212)所断开，且位线214上的电压电平是大致上相等于第四开关电路210的第二端点N9’的电压电平，因此位线214上的电荷就不会通过第四开关电路210而漏电至第四开关电路210的第二端点N9’。

另一方面，本发明所揭露的实施例静态随机存取存储器100以及静态随机存取存储器200并不受限于操作于上述所揭露的该数据写入模式、该数据读出模式以及该待机模式。本领域技术人员应可了解静态随机存取存储器100以及静态随机存取存储器200亦可以只执行上述所揭露的该数据写入模式、该数据读出模式以及该待机模式中的一个或两个模式，此亦为本发明的范畴所在。

此外，请再次参考图3以及图9。图9是本发明另一实施例静态随机存取存储器900处于该数据读出模式时的一示意图。相较于图3所示的实施例静态随机存取存储器100，静态随机存取存储器900是省略了静态随机存取存储器100的第四开关电路110。为了方便起见，静态随机存取存储器900内的元件和信号的标号均相似于静态随机存取存储器100内的元件和信号的标号，然而本领域技术人员应可了解静态随机存取存储器900内的元件和信号的电气特性并不受限于静态随机存取存储器900内的元件和信号的电气特性。更进一步来说，静态随机存取存储器100的第四开关电路110对静态随机存取存储器100来说是非必须的(optional)。换句话说，静态随机存取存储器900亦可以包含有第四开关电路110，其操作相似于静态随机存取存储器100的第四开关电路110。同理，静态随机存取存储器900亦可以包含有第四开关电路210以及第五开关电路212，其操作相似于静态随机存取存储器200的第四开关电路210以及第五开关电路212。

静态随机存取存储器900处于该数据读出模式时，第一控制信号WWLB的电压电平会是一低电压电平VL以将第一开关电路104关闭，而第二控制信号WWL的电压电平会是一高电压电平VH以导通第二开关电路106。接着，位线112上的电压电平会先被充电至高电压电平VH，亦即该第一逻辑电平是高电压电平VH。接着，字线114上的电压电平会被充电至高电压电平VH以导通第三开关电路108。当第三开关电路108被导通时，位线112上的电压电平就会依据闩锁电路102内所储存的位数据而被放电至大致上接近参考电位VVSS，亦即低电压电平VL，或大致上维持在高电压电平VH。更进一步来说，在本实施例中，当闩锁电路102内所储存的位数据是逻辑0时，则输出端N2上的电压电平会是低电压电平VL。如此一来，位线112上的电荷就会通过第二开关电路106以及第三开关电路108而被放电至输出端N2，进而使得位线112上的电压电平降为低电压电平VL。反之，当闩锁电路102内所储存的位数据是逻辑1时，则输出端N2上的电压电平会是高电压电平VH。如此一来，位线112上的电荷就不会被放电，进而使得位线112上的电压电平能大致上维持在高电压电平VH。因此，当静态随机存取存储器900处于该数据读出模式时，静态随机存取存储器900的一感测单元(例如本实施例的该感测放大器)就可以依据位线112上的电压电平来判断储存在闩锁电路102内的位数据。请注意，由于静态随机存取存储器900处于该数据写入模式和该待机模式时的操作是大致上相似于静态随机存取存储器100的该数据写入模式和该待机模式，故在此不另赘述。请注意静态随机存取存储器900克服了传统静态随机存取存储器10所面临的读取半选干扰和写入半选干扰现象。但由于数据读出模式类似传统静态随机存取存储器10的读出模式，故仍有读取干扰现象。惟由于静态随机存取存储器900是经由第二开关电路106以及第三开关电路108两层开关来读取，故其读取干扰会较传统静态随机存取存储器10为小。

综上所述，本发明所揭露的实施例静态随机存取存储器100、静态随机存取存储器200以及静态随机存取存储器900可操作在较低的电源电压VCS’，且克服了传统静态随机存取存储器10所面临的读取干扰现象以及读取半选干扰和写入半选干扰现象。此外，由于静态随机存取存储器100、静态随机存取存储器200以及静态随机存取存储器900仅使用一个外部开关电路以及一条位线，因此静态随机存取存储器100、静态随机存取存储器200以及静态随机存取存储器900所占用的面积会大幅地减小。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (16)

1.一种静态随机存取存储器，包含有：

一闩锁电路，具有一第一存取端和一第二存取端；

一第一开关电路，具有一第一位传送端耦接于该第一存取端，一第一控制端耦接于一第一写入字线，和一第二位传送端；

一第二开关电路，具有一第三位传送端耦接于该第二存取端，一第二控制端耦接于一第二写入字线，和一第四位传送端耦接于该第二位传送端；

一第三开关电路，具有一第五位传送端耦接于该第四位传送端，一第三控制端点耦接于一字线，和一第六位传送端耦接于一位线；以及

一感测放大器，耦接于该位线，用以判断通过该位线所传递的位值。

2.根据权利要求1所述的静态随机存取存储器，其中该第一开关的该第一控制端上的一第一控制信号及该第二开关的该第二控制端上的一第二控制信号是以栏为基准，该第一控制信号以及该第二控制信号用以分别控制沿着该位线的第一开关及第二开关，该第三开关的该第三控制端上的一第三控制信号是以列为基准，该第三控制信号用以控制沿着该字线的该第三开关，以及当该静态随机存取存储器处于一数据写入模式时，该第一控制信号以及该第二控制信号分别控制该第一开关电路以及该第二开关电路不同时导通。

3.根据权利要求2所述的静态随机存取存储器，其中当该静态随机存取存储器处于该数据写入模式时，该第一控制信号以及该第二控制信号依据待写入该闩锁电路的一位数据来分别控制该第一开关电路以及该第二开关电路的导通与否。

4.根据权利要求3所述的静态随机存取存储器，其中当待写入该闩锁电路的该位数据是对应一第一逻辑电平时，该位线是处于异于该第一逻辑电平的一第二逻辑电平，该字线导通该第三开关电路，该第一控制信号导通该第一开关电路以及该第二控制信号不导通该第二开关电路；以及当待写入该闩锁电路的该位数据是对应该第二逻辑电平时，该位线是处于该第二逻辑电平，该字线导通该第三开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号导通该第二开关电路。

5.根据权利要求2所述的静态随机存取存储器，其中当该静态随机存取存储器处于一数据读出模式时，该字线导通该第三开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号导通该第二开关电路。

6.根据权利要求2所述的静态随机存取存储器，还包含有：

一第四开关电路，具有一控制端点耦接于该第一开关电路的该第一位传送端，一第一端点耦接于该第三开关电路的该第五位传送端，以及一第二端点耦接于一参考电位。

7.根据权利要求6所述的静态随机存取存储器，其中当该静态随机存取存储器处于一数据读出模式时，该位线是处于一第一逻辑电平，该参考电位是处于异于该第一逻辑电平的一第二逻辑电平，该字线导通该第三开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

8.根据权利要求6所述的静态随机存取存储器，其中当该静态随机存取存储器处于一待机模式时，该位线与该参考电位是对应同一逻辑电平，该字线不导通该第三开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

9.根据权利要求6所述的静态随机存取存储器，还包含：

一第五开关电路，具有一第一端点耦接于该第四开关电路的该第一端点，一第二端点耦接于该第三开关电路的该第五位传送端以及一控制端点耦接于该字线。

10.根据权利要求9所述的静态随机存取存储器，其中当该静态随机存取存储器处于一数据读出模式时，该位线是处于一第一逻辑电平，该参考电位是对应异于该第一逻辑电平的一第二逻辑电平，该字线导通该第三开关电路以及该第五开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

11.根据权利要求9所述的静态随机存取存储器，其中当该静态随机存取存储器处于一待机模式时，该位线与该参考电位是处于同一逻辑电平，该字线不导通该第三开关电路以及该第五开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

12.一种静态随机存取存储器，包含有：

一闩锁电路，具有一第一存取端和一第二存取端；

一第一开关电路，具有一第一位传送端耦接于该闩锁电路的该第一存取端，一第一控制端耦接于一第一写入字线，和一第二位传送端；

一第二开关电路，具有一第三位传送端耦接于该闩锁电路的该第二存取端，一第二控制端耦接于一第二写入字线，和一第四位传送端耦接于该第二位传送端；

一第三开关电路，具有一第五位传送端耦接于该第四位传送端，一第三控制端点耦接于一字线，和一第六位传送端耦接于一位线；以及

一第四开关电路，具有一控制端点耦接于该第一开关电路的该第一位传送端，一第一端点耦接于该第三开关电路的该第五位传送端，以及一第二端点耦接于一参考电位；

其中该第一开关的该第一控制端上的一第一控制信号及该第二开关的该第二控制端上的一第二控制信号是以栏为基准，该第一控制信号以及该第二控制信号用以分别控制沿着该位线的第一开关及第二开关，该其第三开关的该第三控制端上的一第三控制信号是以列为基准，该第三控制信号用以控制沿着该字线的该第三开关，以及当该静态随机存取存储器处于一数据读出模式时，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

13.根据权利要求12所述的静态随机存取存储器，其中当该静态随机存取存储器处于该数据读出模式时，该位线是处于一第一逻辑电平，该参考电位是处于异于该第一逻辑电平的一第二逻辑电平，以及该字线导通该第三开关电路。

14.根据权利要求12所述的静态随机存取存储器，其中当该静态随机存取存储器处于一待机模式时，该位线与该参考电位是对应同一逻辑电平，该字线不导通该第三开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

15.一种静态随机存取存储器，包含有：

一闩锁电路，具有一第一存取端和一第二存取端；

一第一开关电路，具有一第一位传送端耦接于该闩锁电路的该第一存取端，一第一控制端耦接于一第一写入字线，和一第二位传送端；

一第二开关电路，具有一第三位传送耦接于该闩锁电路的该第二存取端，一第二控制端耦接于一第二写入字线，和一第四位传送端耦接于该第二位传送端；

一第三开关电路，具有一第五位传送端耦接于该第四位传送端，一第三控制端点耦接于一字线，和一第六位传送端耦接于一位线；以及

一第四开关电路，具有一控制端点耦接于该第一开关电路的该第一位传送端，一第一端点耦接于该第三开关电路的该第五位传送端，以及一第二端点耦接于一参考电位；

其中该第一开关的该第一控制端上的一第一控制信号及该第二开关的该第二控制端上的一第二控制信号是以栏为基准，该第一控制信号以及该第二控制信号用以分别控制沿着该位线的第一开关及第二开关，该第三开关的该第三控制端上的一第三控制信号是以列为基准，该第三控制信号用以控制沿着该字线的该第三开关，以及当该静态随机存取存储器处于一待机模式时，该位线与该参考电位是处于同一逻辑电平，该字线不导通该第三开关电路，该第一控制信号不导通该第一开关电路以及该第二控制信号不导通该第二开关电路。

16.根据权利要求15所述的静态随机存取存储器，还包含：

一第五开关电路，具有一第一端点耦接于该第四开关电路的该第一端点，一第二端点耦接于该第三开关电路的该第五位传送端以及一控制端点耦接于该字线；

其中当该静态随机存取存储器处于该待机模式时，该字线不导通该第五开关电路。

Images