CN102867534B - 存储电路与字线控制电路 - Google Patents

存储电路与字线控制电路 Download PDF

Info

Publication number
CN102867534B
CN102867534B CN201210228950.0A CN201210228950A CN102867534B CN 102867534 B CN102867534 B CN 102867534B CN 201210228950 A CN201210228950 A CN 201210228950A CN 102867534 B CN102867534 B CN 102867534B
Authority
CN
China
Prior art keywords
coupled
pmos transistor
node
nmos pass
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210228950.0A
Other languages
English (en)
Other versions
CN102867534A (zh
Inventor
黄世煌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Priority to CN201510007862.1A priority Critical patent/CN104575580B/zh
Publication of CN102867534A publication Critical patent/CN102867534A/zh
Application granted granted Critical
Publication of CN102867534B publication Critical patent/CN102867534B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供一种存储电路与字线控制电路，其中存储电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、以及存储单元阵列。第一PMOS晶体管耦接于第一电压端与第一节点之间。第二PMOS晶体管耦接于第一电压端与第二节点之间。第一NMOS晶体管耦接于第三节点与第二电压端之间。第二NMOS晶体管耦接于第四节点与第二电压端之间。存储单元阵列包括多个存储单元，其中存储单元至少一个包含第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一节点，第一反相器的负电源端耦接至第三节点，第二反相器的正电源端耦接至第二节点，且第二反相器的负电源端耦接至第四节点。本发明于节能模式切换至启动模式时的充电耗能及苏醒时间可有效地被减低。

Description

存储电路与字线控制电路
技术领域
本发明有关于内存，特别是有关于存储电路。
背景技术
存储电路包括多个存储单元以储存数据。存储电路可运作于三种模式，包括启动(active)模式、睡眠(sleep)模式、以及节能(power down)模式。当存储电路运作于启动模式中，数据可被正常地写入存储电路或由存储电路读出，但存储电路的耗电量较高。当存储电路运作于睡眠模式，存储电路的耗电量减低，而之前写入的数据仍旧可被保留于存储电路中，但存储电路无法接受新数据的写入，也无法由存储电路读出数据。当存储电路运作于节能模式，存储电路的耗电量减到最低，且存储电路无法保留之前写入的数据。
图1A为第一现有存储电路100的方框图。现有存储电路100包括两个PMOS晶体管101、102以及存储单元阵列110。存储单元阵列110包括多个存储单元供数据储存。PMOS晶体管101的面积较PMOS晶体管102的面积为大。PMOS晶体管101耦接于第一电压端VDD与节点103之间，而PMOS晶体管102耦接于第一电压端VDD与节点103之间，且存储单元阵列110耦接于节点103与地电位GND之间。当存储电路100于启动模式中运作，启动信号启动PMOS晶体管101，而睡眠信号关闭PMOS晶体管102。当存储电路100于睡眠模式中运作，启动信号关闭PMOS晶体管101，而睡眠信号启动PMOS晶体管102。当存储电路100于节能模式中运作，启动信号关闭PMOS晶体管101，而睡眠信号关闭PMOS晶体管102，以切断存储单元阵列100的供电。
因为第一现有存储电路100的存储单元阵列110于节能模式下的供电被切断，当存储电路100的运作模式由节能模式切换至启动模式时，存储电路100的所有子电路必须在正常运作之前被充电至启动模式下的电位。对子电路的充电需要大量的耗能，因此需要长的充电时间(称之为苏醒时间wakeup time)。当存储电路100的运作模式由节能模式切换至启动模式时，大的充电耗能(rushing power)会使存储电路100的效能降低，而长的苏醒时间亦使存储电路100的效能降低。
为了减少充电耗能，图1B的存储电路170被提供。存储电路170包括多个PMOS晶体管171～17n，以及多个延迟单元182～18(n-1)。PMOS晶体管171～17n耦接于第一电压端VDD与节点VVDD之间，对存储单元阵列供电。当睡眠信号自逻辑高电位切换至逻辑低电位，存储电路的运作模式自睡眠模式切换至启动模式，而睡眠信号被送至第一PMOS晶体管171的栅极以启动第一PMOS晶体管171。延迟的睡眠信号接着被送至第二PMOS晶体管172的栅极以启动第二PMOS晶体管172。PMOS晶体管171、172、…、17n因此依次被启动以降低充电耗能。但存储电路170的苏醒时间却因此而被延长，因而降低了存储电路170的效能。因此，需要一个存储电路，自节能模式切换至启动模式时的充电耗能及苏醒时间可有效地被减少。
发明内容
为了减少存储电路的充电耗能的技术问题，本发明提供一种新的存储电路与字线控制电路。
本发明提供一种存储电路，包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管以及存储单元阵列。第一PMOS晶体管耦接于第一电压端与第一节点之间。第二PMOS晶体管耦接于第一电压端与第二节点之间。第一NMOS晶体管，耦接于第三节点与第二电压端之间。第二NMOS晶体管耦接于第四节点与第二电压端之间。存储单元阵列包括多个存储单元，其中存储单元的至少一个包含第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一节点，第一反相器的负电源端耦接至第三节点，第二反相器的正电源端耦接至第二节点，且第二反相器的负电源端耦接至第四节点。
本发明更提供一种存储电路，包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、以及存储单元阵列。第一PMOS晶体管耦接于第五节点与第一节点之间。第二PMOS晶体管耦接于第五节点与第二节点之间。第三PMOS晶体管耦接于第一电压端及第五节点之间，具有栅极耦接至第五节点。第四PMOS晶体管耦接于第一电压端与第五节点之间。第一NMOS晶体管耦接于第三节点与第六节点之间。第二NMOS晶体管耦接于第四节点与第六节点之间。第三NMOS晶体管耦接于第六节点与第二电压端之间，具有栅极耦接至第六节点。第四NMOS晶体管耦接于第六节点与第二电压端之间。存储单元阵列包括多个存储单元，其中存储单元中的至少一个包括第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一节点，第一反相器的负电源端耦接至的第三节点，第二反相器的正电源端耦接至第二节点，而第二反相器的负电源端耦接至的第四节点。
本发明提供一种存储电路。于一实施方式中，存储电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、以及存储单元阵列。第一PMOS晶体管耦接于第一电压端以及第一节点之间。第二PMOS晶体管耦接于第一电压端与第二节点之间。第三PMOS晶体管耦接于第一电压端与第五节点之间。第四PMOS晶体管耦接于第一节点与第五节点之间，具有栅极耦接至第一节点。第五PMOS晶体管耦接于第二节点与第五节点之间，具有栅极耦接至第二节点。第一NMOS晶体管耦接于第三节点与第二电压端之间。第二NMOS晶体管耦接于第四节点与第二电压端之间。第三NMOS晶体管耦接于第六节点与第二电压端之间。第四NMOS晶体管耦接于第六节点与第三节点之间，具有栅极耦接至第三节点。第五NMOS晶体管耦接于第六节点与第四节点之间，具有栅极耦接至第四节点。存储单元阵列包括多个存储单元，其中存储单元中的至少一个包括第一反相器及第二反相器，其中第一反相器的正电源端耦接至的第一节点，第一反相器的负电源端耦接至第三节点，第二反相器的正电源端耦接至第二节点，而第二反相器的负电源端耦接至第四节点。
本发明提供一种字线控制电路，包括第一PMOS晶体管、第一NMOS晶体管、以及多个字线驱动器。第一PMOS晶体管耦接于第一电压端与第一节点之间，具有栅极耦接至第一选择信号。第一NMOS晶体管耦接于第二节点与第二电压端之间，具有栅极耦接至反相第一选择信号，其中反相第一选择信号是通过反转第一选择信号而得。字线驱动器至少其中之一包括第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一电压端，第一反相器的负电源端耦接至第二节点，第二反相器的正电源端耦接至第一节点，而第二反相器的负电源端耦接至第二电压端。
本发明的存储电路与字线控制电路于节能模式切换至启动模式时的充电耗能及苏醒时间可有效地被减低。
附图说明
图1A为第一现有存储电路的方框图。
图1B为存储电路的电路图。
图2为依据本发明的存储单元阵列的存储单元的方框图。
图3为依据本发明的存储电路的第一实施方式的部分方框图。
图4A显示依据不同模式操作的控制电路产生的栅极电压。
图4B显示第一控制逻辑电路的实施方式。
图4C显示第二控制逻辑电路的实施方式。
图4D显示第三控制逻辑电路的实施方式。
图4E显示第四控制逻辑电路的实施方式。
图5A为依据本发明的存储电路的实施方式的部分电路图。
图5B显示不同操作模式下的图5A的PMOS晶体管以及NMOS晶体管的栅极电压。
图6A为依据本发明的存储电路之实施方式的部分电路图。
图6B显示不同操作模式下的图6A的PMOS晶体管以及NMOS晶体管的栅极电压。
图7A为依据本发明的字线控制电路的方框图。
图7B为依据本发明的字线驱动器的方框图。
图8为依据本发明的字线控制电路被选取及未被选取的电压的示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来称呼特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
图2为依据本发明的存储单元阵列的存储单元200的方框图。本发明的存储单元阵列可包含各种形式的存储单元，而不限于图2中所示。存储单元200包含第一反相器220、第二反相器230、以及两传输栅晶体管212与214。于此实施方式中，第一反相器220的输入端被耦接至第二反相器230的输出端210。第二反相器220的输入端被耦接至第一反相器220的输出端205。换句话说，第一反相器220与第二反相器230交错耦接。第一传输栅晶体管212耦接于位线BL与第一反相器220的输出端205之间。第二传输栅晶体管214耦接于反位线BLB与第二反相器220的输出端210之间。字线WL耦接至传输栅晶体管212与214的栅极以决定是否传输栅晶体管212与214被启动。
于一个实施方式中，第一反相器220包括PMOS晶体管202以及NMOS晶体管204。PMOS晶体管202的栅极耦接至端点210，其漏极耦接至节点205。NMOS晶体管204的栅极耦接至端点210，其漏极耦接至节点205。PMOS晶体管202的源极为第一反相器220的正电源端并被耦接至第一节点NLH。NMOS晶体管204的源极为第一反相器220的负电源端并被耦接至第三节点NLG。于一实施方式中，第二反相器230包括PMOS晶体管206以及NMOS晶体管208。PMOS晶体管206的栅极耦接至节点205，其漏极耦接至节点210。NMOS晶体管208的栅极耦接至节点205，其漏极耦接至节点210。PMOS晶体管206的源极为第二反相器230的正电源端并被耦接至第二节点NRH。NMOS晶体管208的源极为第二反相器230的负电源端并被耦接至第四节点NRG。
图3为依据本发明的存储电路300的第一实施方式的部分方框图。于一实施方式中，存储电路300包括存储单元阵列310、两个PMOS晶体管302、306、两个NMOS晶体管304、308、以及控制电路320。存储单元阵列310包括多个存储单元311～31K。至少一个存储单元311～31K包括两个反相器220及230，如同图2的存储单元200。存储单元311～31K的第一反相器220的正电源端耦接至第一节点NLH。存储单元311～31K的第一反相器220的负电源端耦接至第三节点NLG。存储单元311～31K的第二反相器230的正电源端耦接至第二节点NRH。存储单元311～31K的第二反相器230的负电源端耦接至第四节点NRG。于一实施方式中，每一存储单元311～31K包括两个反相器220及230，如同图2的存储单元200。存储单元311～31K的第一反相器220的正电源端耦接至第一节点NLH。存储单元311～31K的第一反相器220的负电源端耦接至第三节点NLG。存储单元311～31K的第二反相器230的正电源端耦接至第二节点NRH。存储单元311～31K的第二反相器230的负电源端耦接至第四节点NRG。
PMOS晶体管302的源极耦接至第一电压端VDD，其漏极耦接至第一节点NLH。PMOS晶体管306的源极耦接至第一电压端VDD，其漏极耦接至第二节点NRH。NMOS晶体管304的源极耦接至第二电压端GND，其漏极耦接至第三节点NLG。NMOS晶体管308的源极耦接至第二电压端GND，其漏极耦接至第四节点NRG。控制电路320可控制PMOS晶体管302、306的栅极电压VPDL、VPDR并控制NMOS晶体管304、308的栅极电压VNDLB、VNDRB。于一实施方式中，存储电路300可于三个模式下操作，分别为启动模式、睡眠模式、以及节能模式。控制电路320可依据存储电路300的操作模式产生栅极电压VPDL、VPDR、VNDLB、VNDRB，以控制晶体管302、304、306、308。
当存储电路300操作于节能模式时，存储单元阵列310的存储单元311～31K无法保持其中先前储存的数据，但存储单元阵列310的耗能可下降至最低等级。图4A显示依据存储电路300的不同模式操作的控制电路320产生的栅极电压VPDL、VPDR、VNDLB、以及VNDRB。于另一实施方式中，图4A的节能模式的栅极电压VPDL、VPDR、VNDLB、以及VNDRB的电压值可被反转。举例来说，于另一实施方式中，节能模式的栅极电压VPDL、VPDR、VNDLB、以及VNDRB的电压值可为逻辑高电压、逻辑低电压、逻辑高电压、逻辑低电压。当存储电路300操作于节能模式，控制电路320可产生逻辑低电位VPDL于PMOS晶体管302的栅极以启动PMOS晶体管302。同时，控制电路320产生逻辑高电位VPDR于PMOS晶体管306的栅极以关闭PMOS晶体管306。另外，控制电路320可产生逻辑低电位VNDLB于NMOS晶体管304的栅极以关闭NMOS晶体管304。控制电路320亦产生逻辑高电位VNDRB于NMOS晶体管308的栅极以启动NMOS晶体管308。
当PMOS晶体管302被打开时，第一节点NLH的电压被上拉到第一电压端VDD。第一反相器220的输出端的节点205的电压因此被上拉至逻辑高电位。当NMOS晶体管308被打开时，第四节点NRG的电压被下拉到第二电压端GND。第二反相器230的输出端的节点210的电压因此被下拉至逻辑低电位。另外，当NMOS晶体管204因节点210的逻辑低电压被关闭时，耦接到NMOS晶体管204的源极的第三节点NLG的电压稍高于节点210的逻辑低电压。同样，当PMOS晶体管206因节点205的逻辑高电压被关闭时，耦接到PMOS晶体管204的源极的第二节点NRH的电压稍低于节点205的逻辑高电压。
当存储电路300操作于启动模式时，存储单元阵列310的存储单元311～31K中储存的数据可被正常的读取及写入，但存储单元阵列310的耗能上升至最高等级。当存储电路300操作于启动模式，控制电路320可产生逻辑低电位VPDL、VPDR于PMOS晶体管302、306的栅极以启动PMOS晶体管302、306。同时，控制电路320产生逻辑高电位VNDLB、VNDRB于NMOS晶体管304、308的栅极以启动NMOS晶体管304、308。当PMOS晶体管302、306被打开时，第一节点NLH、第二节点NRH的电压被上拉到第一电压端VDD。当NMOS晶体管304、308被打开时，第三节点NLG、第四节点NRG的电压被下拉到第二电压端GND。因此存储单元311～31K被供给充足电源以维持资料存取的运作。
当存储电路300操作于睡眠模式时，存储单元311～31K中先前储存的数据可被保存，但存储单元阵列310的耗能下降至中级。当存储电路300操作于睡眠模式，控制电路320可产生阈值电压(Thresholdvoltage)VPDL、VPDR于PMOS晶体管302、306的栅极以启动PMOS晶体管302、306。同时，控制电路320产生阈值电位VNDLB、VNDRB于NMOS晶体管304、308的栅极以启动NMOS晶体管304、308。因此存储单元311～31K与启动模式相比被供给较低电源。
于一实施方式中，控制电路320包括两个反相器325、326以及四个控制逻辑321、322、323、324。于另一实施方式中，反相器325、326可被省略。当节能信号VPD于逻辑高电位时，存储电路300可于节能模式运作。当睡眠信号VPST于逻辑高电位时，存储电路300可于睡眠模式运作。当节能信号VPD与睡眠信号VPST皆于逻辑低电位时，存储电路300可于启动模式运作。反相器325反转节能信号VPD以得到反转节能信号VPDB。反相器326反转睡眠信号VPST以得到反转睡眠信号VPSB。第一控制逻辑321可依据反转节能信号VPDB与睡眠信号VPST以产生PMOS晶体管302的栅极电压VPDL。图4B显示第一控制逻辑电路321的实施方式。第二控制逻辑322可依据反转节能信号VPDB与睡眠信号VPST以产生PMOS晶体管306的栅极电压VPDR。图4C显示第二控制逻辑电路322的一种实施方式。第三控制逻辑323可依据节能信号VPD与反转睡眠信号VPSB以产生NMOS晶体管304的栅极电压VNDLB。图4D显示第三控制逻辑电路323的一个实施方式。第四控制逻辑324可依据节能信号VPD与反转睡眠信号VPSB以产生NMOS晶体管308的栅极电压VNDRB。图4E显示第四控制逻辑电路324的一种实施方式。
当图1A的现有存储电路100于节能模式运作时，虽然PMOS晶体管101、102被关闭，但仍然有从节点103至地电位GND的漏电路径。由于漏电，节点103的电压于节能模式下逐渐由电压VDD下降至例如0.1 VDD。当存储电路100的运作模式由节能模式切换为启动模式，存储电路100需要大电流以将节点103充电为VDD，因此需要长的苏醒时间。与图1A的现有存储电路100比较，图3的存储电路300于节电模式中具有较少漏电流。当存储电路300由节能模式切换为启动模式时，存储电路300不需大电流充电亦不需要快速充电的能量，因此存储电路300的苏醒时间可减少。
PMOS晶体管302、306及NMOS晶体管304、308可减少漏电流。举例来说，当存储电路300于节能模式操作时，PMOS晶体管306的栅极电压是逻辑高电位以关闭PMOS晶体管306，而NMOS晶体管304的栅极电压逻辑低电位以关闭NMOS晶体管304。节点NRH的电压因此低于PMOS晶体管306的栅极电压VDD，而节点NLG的电压因此高于NMOS晶体管304栅极电压GND。由于PMOS晶体管306的栅极电压于逻辑高电位VDD，节点NRH的电压低于电压VDD，PMOS晶体管306的源极栅极压差VSG因此为负，以降低通过PMOS晶体管206的漏电流。因为NMOS晶体管304的栅极电压于逻辑低电位GND，节点NLG的电压高于电压GND，NMOS晶体管304的源极栅极压差VGS因此为负，以降低通过NMOS晶体管304的漏电流。同样地，通过NMOS晶体管308及PMOS晶体管302的漏电流亦被降低。另外，于节电模式下，假使低于GND的电压施加至NMOS晶体管304、308的栅极，通过NMOS晶体管304、308的漏电流可进一步降低。同理，于节电模式下，假使高于VDD的电压施加至PMOS晶体管302、306的栅极，通过PMOS晶体管302、306的漏电流可进一步降低。当存储电路300由节能模式切换为启动模式，因此图3的存储电路300比图1的现有存储电路100的苏醒时间短及消耗电源更低。存储电路300的效能因此优于存储电路100。
图5A为依据本发明的存储电路600的实施方式的部分电路图。存储电路600可运作于节能模式、启动模式、以及睡眠模式。存储电路600于各模式的运作方式与存储电路300相类似。于一实施方式中，存储电路600包括PMOS晶体管602、604、606、608、NMOS晶体管612、614、616、618、存储单元阵列620、以及控制电路(未显示)。存储单元阵列620包含多个存储单元，于此实施方式中，至少一个存储单元包含两个反相器220、230，如图2所示。存储单元的第一反相器220的正电源端耦接至第一节点NLH。存储单元的第一反相器220的负电源端耦接至第三节点NLG。存储单元的第二反相器230的正电源端耦接至第二节点NRH。存储单元的第二反相器230的负电源端耦接至第四节点NRG。于一实施方式中，每一存储单元包含两个反相器220、230，如图2所示。所有存储单元的第一反相器220的正电源端耦接至第一节点NLH。所有存储单元的第一反相器220的负电源端耦接至第三节点NLG。存储单元的第二反相器230的正电源端耦接至第二节点NRH。存储单元的第二反相器230的负电源端耦接至第四节点NRG。
PMOS晶体管606、608耦接于第一电压端VDD与节点605之间。PMOS晶体管605的栅极耦接至节点605。PMOS晶体管602耦接于第一节点NLH与节点605之间。PMOS晶体管604耦接于第二节点NRH与节点605之间。NMOS晶体管616、618耦接于第二电压端GND与节点615之间。NMOS晶体管616的栅极耦接至节点615。NMOS晶体管612耦接于第三节点NLG与节点615之间。NMOS晶体管614耦接于第四节点NRG与节点615之间。
控制电路可依据存储电路600的操作模式控制PMOS晶体管602、604、608以及NMOS晶体管612、614、618的栅极电压。图5B显示不同操作模式下的PMOS晶体管602、604、608以及NMOS晶体管612、614、618的栅极电压。当存储电路600于节能模式时，控制电路可设定PMOS晶体管608、602以及NMOS晶体管612的栅极电压VPS、VPDL、VNDLB为逻辑低电位，并设定PMOS晶体管604以及NMOS晶体管618、614的栅极电压VPDR、VPSB、VNDRB为逻辑高电位。当存储电路600于启动模式时，控制电路可设定PMOS晶体管608、602、604的栅极电压VPS、VPDL、VPDR为逻辑低电位，并设定NMOS晶体管618、612、614的栅极电压VPSB、VNDLB、VNDRB为逻辑高电位。当存储电路600于睡眠模式时，控制电路可设定PMOS晶体管602、604以及NMOS晶体管618的栅极电压VPSL、VPDR、VPSB为逻辑低电位，并设定PMOS晶体管608以及NMOS晶体管612、614的栅极电压VPS、VNDLB、VNDRB为逻辑高电位。
图6A为依据本发明的存储电路700的实施方式的部分电路图。存储电路700可运作于节能模式、启动模式、以及睡眠模式。存储电路700于各模式的运作方式与存储电路300相类似。于一实施方式中，存储电路700包括PMOS晶体管702、704、706、708、710、NMOS晶体管712、714、716、718、720、存储单元阵列730、以及控制电路(未显示)。存储单元阵列730包含多个存储单元，于此实施方式中，至少一存储单元包含两个反相器220、230，如图2所示。存储单元的第一反相器220的正电源端耦接至第一节点NLH。存储单元的第一反相器220的负电源端耦接至第三节点NLG。存储单元的第二反相器230的正电源端耦接至第二节点NRH。存储单元的第二反相器230的负电源端耦接至第四节点NRG。于一实施方式中，每一存储单元包含两个反相器220、230，如图2所示。存储单元的第一反相器220的正电源端皆耦接至第一节点NLH。存储单元的第一反相器220的负电源端皆耦接至第三节点NLG。存储单元的第二反相器230的正电源端皆耦接至第二节点NRH。存储单元的第二反相器230的负电源端皆耦接至第四节点NRG。
PMOS晶体管702耦接于第一电压端VDD与第一节点NLH之间。PMOS晶体管704耦接于第一电压端VDD与第二节点NRH之间。PMOS晶体管710耦接于第一电压端VDD与节点705之间。PMOS晶体管706耦接于节点705与第一节点NLH之间。PMOS晶体管706的栅极耦接至第一节点NLH。PMOS晶体管708耦接于第二节点NRH与节点705之间。PMOS晶体管708的栅极耦接至第二节点NRH。NMOS晶体管712耦接于第三节点NLG与第二电压端GND之间。NMOS晶体管714耦接于第二电压端GND与第四节点NRG之间。NMOS晶体管720耦接于第二电压端GND与节点715之间。NMOS晶体管716耦接于节点715与第三节点NLG之间。NMOS晶体管716的栅极耦接至第三节点NLG。NMOS晶体管718耦接于第四节点NRG与节点715之间。NMOS晶体管718的栅极耦接至第四节点NRG。
控制电路可依据存储电路700的操作模式控制PMOS晶体管702、704、710以及NMOS晶体管712、714、720的栅极电压。图6B显示不同操作模式下的PMOS晶体管702、704、710以及NMOS晶体管712、714、720的栅极电压。当存储电路700于节能模式时，控制电路可设定PMOS晶体管702以及NMOS晶体管720、712的栅极电压VPDL、VPSB、VNDLB为逻辑低电位，并设定PMOS晶体管710、704以及NMOS晶体管714的栅极电压VPS、VPDR、VNDRB为逻辑高电位。当存储电路700于启动模式时，控制电路可设定PMOS晶体管702、704以及NMOS晶体管720的栅极电压VPDL、VPDR、VPSB为逻辑低电位，并设定PMOS晶体管710、NMOS晶体管712、714的栅极电压VPS、VNDLB、VNDRB为逻辑高电位。当存储电路700于睡眠模式时，控制电路可设定PMOS晶体管710以及NMOS晶体管712、714的栅极电压VPS、VNDLB、VNDRB为逻辑低电位，并设定PMOS晶体管702、704以及NMOS晶体管720的栅极电压VPDL、VPDR、VPSB为逻辑高电位。
图7A为依据本发明的字线控制电路800的方框图。于一实施方式中，字线控制电路800包括NAND门802、反相器804、NMOS晶体管806、PMOS晶体管808、以及多个字线驱动器810。于另一实施方式中，反相器804可被省略。NAND门802可接收三个输入信号XPA、XPB、XPC。NAND门802可对三个输入信号XPA、XPB、XPC进行NAND运算以产生选择信号。选择信号直接耦接至PMOS晶体管808，PMOS晶体管808耦接于第一电压端VDD与第一节点NGWLD之间。反相器804可反转选择信号以得到反相选择信号。反相选择信号直接耦接至NMOS晶体管806，而NMOS晶体管806耦接于第二节点NGWLS与第二电压端GND之间。于一实施方式中，多个字线驱动器810中至少一个有专属选择信号ZSEL与专属字线WL，并包括第一反相器与第二反相器。第一反相器的负电源端耦接至第二节点NGWLS，第二反相器的正电源端耦接至第一节点NGWLD。于一实施方式中，多个字线驱动器810的第一反相器的负电源端皆耦接至第二节点NGWLS，第二反相器的正电源端皆耦接至第一节点NGWLD。
图7B为依据本发明的字线驱动器810的方框图。于一实施方式中，字线驱动器810包括PMOS晶体管812、816、818、NMOS晶体管814、820，其中PMOS晶体管812及NMOS晶体管814形成第一反相器830，而PMOS晶体管818及NMOS晶体管820形成第二反相器840。PMOS晶体管812的源极耦接至第一电压端VDD，其栅极耦接至选择信号ZSEL，其漏极耦接至反字线WLB。NMOS晶体管814的源极耦接至第二节点NGWLS，其栅极耦接至选择信号ZSEL，其漏极耦接至反字线WLB。PMOS晶体管816的源极耦接至第一电压端VDD，其栅极耦接至字线WL，其漏极耦接至反字线WLB。PMOS晶体管818的源极耦接至第一节点NGWLD，其栅极耦接至反字线WLB，其漏极耦接至字线WL。NMOS晶体管820的源极耦接至第二电压端GND，其栅极耦接至反字线WLB，其漏极耦接至字线WL。
当三个输入信号XPA、XPB、XPC的电压是逻辑高电位，字线控制电路800是启动模式，NAND门802可产生逻辑低电压作为选择信号。选择信号的逻辑低电位接着打开PMOS晶体管808，拉升第一节点NGWLD的电压直至第一电源端VDD。反相选择信号的逻辑高电位接着打开NMOS晶体管806，下拉第二节点NGWLS的电压直至第二电源端GND。跨过第一电源端VDD与第二电源端GND的电源接着经由第一节点NGWLD与第二节点NGWLS被送至字线驱动器810。第一反相器830接着反转选择信号ZSEL的电压以得到反字线WLB的电压，而第二反相器840接着反转反字线WLB的电压以得到字线WL的电压。
相对的，当三个输入信号XPA、XPB、XPC的电压是逻辑低电位，字线控制电路800是非启动模式，NAND门802可产生逻辑高电压作为选择信号。选择信号的逻辑高电位接着关闭PMOS晶体管808，使第一节点NGWLD的电压浮动。反相选择信号的逻辑低电位接着关闭NMOS晶体管806，使第二节点NGWLS的电压浮动。反字线WLB的电压接着被拉升至逻辑高电压，而字线WL的电压接着被下拉至逻辑低电压。
内存电路包括512个字线控制电路800，而至少一个字线控制电路800包括4个字线驱动器810。因此，内存电路包括2048个字线。当一个目标字线被选取时，仅有对应于目标字线的字线控制电路800进入启动模式，所有511个其他的字线控制电路800都在非启动模式。由于字线控制电路操作于启动模式时有漏电流，512个字线控制电路中只有一个选取的字线控制电路处于启动模式，因此存储电路的漏电流被减少为1/512，以改进存储电路的效能。
图8为依据本发明的字线控制电路被选取及未被选取的电压的示意图。假设有两个字线控制电路A与B。字线控制电路B的字线被选取了。被选取的字线控制电路B的NMOS晶体管806的栅级电压被拉升至逻辑高电位，而被选取的字线控制电路B的PMOS晶体管808的栅级电压被下拉至逻辑低电位，以使被选取的字线控制电路B进入启动模式。字线控制电路A并无任何字线被选取。未被选取的字线控制电路A的NMOS晶体管806的栅级电压被下拉至逻辑低电位，而未被选取的字线控制电路A的PMOS晶体管808的栅级电压被上拉至逻辑高电位，以使被选取的字线控制电路B进入未启动模式。
本领域中技术人员应能理解，在不脱离本发明的精神和范围的情况下，可对本发明做许多更动与改变。因此，上述本发明的范围具体应以后附的权利要求界定的范围为准。

Claims (15)

1.一种存储电路，包括：
第一PMOS晶体管，耦接于第一电压端与第一节点之间；
第二PMOS晶体管，耦接于所述第一电压端与第二节点之间；
第一NMOS晶体管，耦接于第三节点与第二电压端之间；
第二NMOS晶体管，耦接于第四节点与所述第二电压端之间；存储单元阵列，包括多个存储单元，其中所述多个存储单元中的至少一个包含第一反相器及第二反相器，其中所述第一反相器的正电源端耦接至所述第一节点，所述第一反相器的负电源端耦接至所述第三节点，所述第二反相器的正电源端耦接至所述第二节点，且所述第二反相器的负电源端耦接至所述第四节点；以及
所述存储电路更包括可控制所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管、以及所述第二NMOS晶体管的栅极电压的控制电路，当所述存储电路于节能模式运作时，所述控制电路控制所述多个栅极电压以启动所述第一PMOS晶体管、关闭所述第二PMOS晶体管、关闭所述第一NMOS晶体管、并启动所述第二NMOS晶体管，以将所述第一反相器的输出电压提升至逻辑高电压，并将所述第二反相器的输出电压下拉至逻辑低电压。
2.如权利要求1所述的存储电路，其特征在于，所述第一反相器包括：
第三PMOS晶体管，具有源极耦接至所述第一节点；以及
第三NMOS晶体管，具有源极耦接至所述第三节点，栅极耦接至所述第三PMOS晶体管的栅极，以及漏极耦接至所述第三PMOS晶体管的漏极；
且所述第二反相器包括：
第四PMOS晶体管，具有源极耦接至所述第二节点，栅极耦接至所述第三PMOS晶体管的漏极，以及漏极耦接至所述第三PMOS晶体管的栅极；以及
第四NMOS晶体管，具有源极耦接至所述第四节点，栅极耦接至所述第四PMOS晶体管的栅极，以及漏极耦接至所述第四PMOS晶体管的漏极。
3.如权利要求1所述的存储电路，其特征在于，所述存储单元更包括：
第一传输栅晶体管，耦接于位线以及所述第一反相器的输出端之间，具有栅极耦接至字线；以及
第二传输栅晶体管，耦接于反向位线以及所述第二反相器的输出端之间，具有栅极耦接至所述字线。
4.如权利要求1所述的存储电路，其特征在于，当所述存储电路于启动模式运作时，所述控制电路控制所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管、以及所述第二NMOS晶体管的所述多个栅极电压以启动所述第一PMOS晶体管、启动所述第二PMOS晶体管、启动所述第一NMOS晶体管、并启动所述第二NMOS晶体管，以使所述存储单元储存数据。
5.如权利要求1所述的存储电路，其特征在于，当所述存储电路于睡眠模式运作时，所述控制电路控制所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管、以及所述第二NMOS晶体管的所述多个栅极电压至所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管、以及所述第二NMOS晶体管的阈值电压，以使所述存储单元以较少的功率消耗保存所储存的数据。
6.如权利要求5所述的存储电路，其特征在于，所述控制电路包括：
第一控制逻辑电路，依据反相节能信号以及睡眠信号控制所述第一PMOS晶体管的栅极电压；
第二控制逻辑电路，依据所述反相节能信号以及所述睡眠信号控制所述第二PMOS晶体管的栅极电压；
第三控制逻辑电路，依据节能信号以及反相睡眠信号控制所述第一NMOS晶体管的栅极电压；以及
第四控制逻辑电路，依据所述节能信号以及所述反相睡眠信号控制所述第二NMOS晶体管的栅极电压；
其中所述反相节能信号是通过反转所述节能信号而得，所述节能信号表示是否所述存储电路于所述节能模式中操作，而所述反相睡眠信号是通过反转所述睡眠信号而得，所述睡眠信号表示是否所述存储电路于所述睡眠模式中操作。
7.一存储电路，包括：
第一PMOS晶体管，耦接于第五节点与第一节点之间；
第二PMOS晶体管，耦接于所述第五节点与第二节点之间；
第三PMOS晶体管，耦接于第一电压端及所述第五节点之间，具有栅极耦接至所述第五节点；
第四PMOS晶体管，耦接于所述第一电压端与所述第五节点之间；
第一NMOS晶体管，耦接于第三节点与第六节点之间；
第二NMOS晶体管，耦接于第四节点与所述第六节点之间；
第三NMOS晶体管，耦接于所述第六节点与第二电压端之间，具有栅极耦接至所述第六节点；
第四NMOS晶体管，耦接于所述第六节点与所述第二电压端之间；以及
存储单元阵列，包括多个存储单元，其中所述多个存储单元中的至少一个包括第一反相器及第二反相器，其中所述第一反相器的正电源端耦接至所述第一节点，所述第一反相器的负电源端耦接至所述第三节点，所述第二反相器的正电源端耦接至所述第二节点，而所述第二反相器的负电源端耦接至所述第四节点。
8.如权利要求7所述的存储电路，其特征在于，所述第一反相器包括：
第五PMOS晶体管，具有源极耦接至所述第一节点；
第五NMOS晶体管，具有源极耦接至所述第三节点，栅极耦接至所述第五PMOS晶体管的栅极，以及漏极耦接至所述第五PMOS晶体管的漏极；
且所述第二反相器包括：
第六PMOS晶体管，具有源极耦接至所述第二节点，栅极耦接至所述第五PMOS晶体管的漏极，以及漏极耦接至所述第五PMOS晶体管的栅极；
第六NMOS晶体管，具有源极耦接至所述第四节点，栅极耦接至所述第六PMOS晶体管的栅极，以及漏极耦接至所述第六PMOS晶体管的漏极。
9.如权利要求7所述的存储电路，其特征在于，所述存储电路更包括可控制所述第一PMOS晶体管、所述第二PMOS晶体管、所述第四PMOS晶体管、所述第一NMOS晶体管、所述第二NMOS晶体管、以及所述第四NMOS晶体管的栅极电压的控制电路，当所述存储电路于节能模式运作时，所述控制电路产生逻辑低电压于所述第一PMOS晶体管、所述第四PMOS晶体管、以及所述第一NMOS晶体管的栅极，并产生逻辑高电压于所述第二PMOS晶体管、所述第二NMOS晶体管、以及所述第四NMOS晶体管的栅极，以将所述第一反相器的输出电压提升至所述逻辑高电压，并将所述第二反相器的输出电压下拉至所述逻辑低电压。
10.如权利要求9所述的存储电路，其特征在于，当所述存储电路于启动模式运作时，所述控制电路产生逻辑低电压于所述第一PMOS晶体管、所述第二PMOS晶体管、以及所述第四PMOS晶体管的栅极以开启所述第一PMOS晶体管、所述第二PMOS晶体管、以及所述第四PMOS晶体管；并产生逻辑高电压于所述第一NMOS晶体管、所述第二NMOS晶体管、以及所述第四NMOS晶体管的栅极以开启所述第一NMOS晶体管、所述第二NMOS晶体管、以及所述第四NMOS晶体管，以使所述存储单元储存数据。
11.如权利要求9所述的存储电路，其特征在于，当所述存储电路于睡眠模式运作时，所述控制电路产生逻辑低电压于所述第一PMOS晶体管、所述第二PMOS晶体管、以及所述第四NMOS晶体管的栅极，并产生逻辑高电压于所述第一NMOS晶体管、所述第二NMOS晶体管、以及所述第四PMOS晶体管的栅极，以使所述存储单元以较少的功率消耗保存所储存的数据。
12.一种存储电路，包括：
第一PMOS晶体管，耦接于第一电压端以及第一节点之间；
第二PMOS晶体管，耦接于所述第一电压端与第二节点之间；
第三PMOS晶体管，耦接于所述第一电压端与第五节点之间；
第四PMOS晶体管，耦接于所述第一节点与所述第五节点之间，具有栅极耦接至所述第一节点；
第五PMOS晶体管，耦接于所述第二节点与所述第五节点之间，具有栅极耦接至所述第二节点；
第一NMOS晶体管，耦接于第三节点与第二电压端之间；
第二NMOS晶体管，耦接于第四节点与所述第二电压端之间；
第三NMOS晶体管，耦接于第六节点与所述第二电压端之间；
第四NMOS晶体管，耦接于所述第六节点与所述第三节点之间，具有栅极耦接至所述第三节点；
第五NMOS晶体管，耦接于所述第六节点与所述第四节点之间，具有栅极耦接至所述第四节点；以及
存储单元阵列，包括多个存储单元，其中所述多个存储单元中的至少一个包括第一反相器及第二反相器，其中所述第一反相器的正电源端耦接至所述第一节点，所述第一反相器的负电源端耦接至所述第三节点，所述第二反相器的正电源端耦接至所述第二节点，而所述第二反相器的负电源端耦接至所述第四节点。
13.如权利要求12所述的存储电路，其特征在于，所述存储电路更包括可控制所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、所述第一NMOS晶体管、所述第二NMOS晶体管、以及所述第三NMOS晶体管的栅极电压的控制电路，当所述存储电路于节能模式运作时，所述控制电路产生逻辑低电压于所述第一PMOS晶体管、所述第一NMOS晶体管、以及所述第三NMOS晶体管的栅极，并产生逻辑高电压于所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第二NMOS晶体管的栅极，以将所述第一反相器的一输出电压提升至所述逻辑高电压，并将所述第二反相器的输出电压下拉至所述逻辑低电压。
14.如权利要求13所述的存储电路，其特征在于，当所述存储电路于启动模式运作时，所述控制电路产生逻辑低电压于所述第一PMOS晶体管、所述第二PMOS晶体管、以及所述第三NMOS晶体管的栅极以开启第一PMOS晶体管与所述第二PMOS晶体管，并产生逻辑高电压于所述第一NMOS晶体管、所述第二NMOS晶体管、以及所述第三PMOS晶体管的栅极以开启所述第一NMOS晶体管与所述第二NMOS晶体管，以使所述存储单元储存数据。
15.如权利要求13所述的存储电路，其特征在于，当所述存储电路于睡眠模式运作时，所述控制电路产生逻辑高电压于所述第一PMOS晶体管、所述第二PMOS晶体管、以及所述第三NMOS晶体管的栅极，并产生逻辑低电压于所述第一NMOS晶体管、所述第二NMOS晶体管、以及所述第三PMOS晶体管的栅极，以使所述存储单元以较少的功率消耗保存所储存的数据。
CN201210228950.0A 2011-07-06 2012-07-03 存储电路与字线控制电路 Active CN102867534B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510007862.1A CN104575580B (zh) 2011-07-06 2012-07-03 字线控制电路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/176,852 US8559212B2 (en) 2011-07-06 2011-07-06 Memory circuit and word line control circuit
US13/176,852 2011-07-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201510007862.1A Division CN104575580B (zh) 2011-07-06 2012-07-03 字线控制电路

Publications (2)

Publication Number Publication Date
CN102867534A CN102867534A (zh) 2013-01-09
CN102867534B true CN102867534B (zh) 2015-02-11

Family

ID=47438589

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510007862.1A Active CN104575580B (zh) 2011-07-06 2012-07-03 字线控制电路
CN201210228950.0A Active CN102867534B (zh) 2011-07-06 2012-07-03 存储电路与字线控制电路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201510007862.1A Active CN104575580B (zh) 2011-07-06 2012-07-03 字线控制电路

Country Status (3)

Country Link
US (2) US8559212B2 (zh)
CN (2) CN104575580B (zh)
TW (1) TWI486968B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056817A1 (en) 2014-08-20 2016-02-25 Navitas Semiconductor Inc. Power transistor with distributed diodes
EP3096325B1 (en) * 2015-05-22 2019-11-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Static random access memory
KR102392665B1 (ko) * 2017-11-29 2022-04-29 삼성전자주식회사 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법
CN110875072B (zh) * 2018-08-29 2021-09-07 中芯国际集成电路制造(北京)有限公司 一种存取存储器的字线驱动电路和静态随机存取存储器
CN110504953A (zh) * 2019-08-19 2019-11-26 上海华力微电子有限公司 一种低功耗选择器
US11790978B2 (en) * 2019-09-23 2023-10-17 Intel Corporation Register file with write pre-charge
US11610612B2 (en) * 2020-07-20 2023-03-21 Stmicroelectronics International N.V. High speed SRAM using enhance wordline/global buffer drive
US11309000B2 (en) * 2020-08-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for controlling power management operations in a memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928266A (en) * 1988-05-26 1990-05-22 Visic, Inc. Static ram with high speed, low power reset
US5708599A (en) * 1996-04-11 1998-01-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reducing power consumption
CN1235423A (zh) * 1998-04-06 1999-11-17 日本电气株式会社 具有休眠功能以及低功耗和小面积的半导体集成电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
US7262631B2 (en) * 2005-04-11 2007-08-28 Arm Limited Method and apparatus for controlling a voltage level
JP2007193928A (ja) * 2005-12-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007317316A (ja) * 2006-05-26 2007-12-06 Toshiba Corp 半導体記憶装置
JP2008071462A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 半導体記憶装置
US7921388B2 (en) * 2006-09-18 2011-04-05 International Business Machines Corporation Wordline booster design structure and method of operating a wordine booster circuit
US7440347B1 (en) * 2007-05-04 2008-10-21 Qimonda North America Corp. Circuit and method to find wordline-bitline shorts in a DRAM
US7570537B2 (en) * 2007-07-12 2009-08-04 Sun Microsystems, Inc. Memory cells with power switch circuit for improved low voltage operation
KR101488166B1 (ko) * 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
US7852661B2 (en) * 2008-10-22 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Write-assist SRAM cell
TWI431624B (zh) * 2010-08-19 2014-03-21 Faraday Tech Corp 依據資料動態供電之隨機存取記憶體

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928266A (en) * 1988-05-26 1990-05-22 Visic, Inc. Static ram with high speed, low power reset
US5708599A (en) * 1996-04-11 1998-01-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reducing power consumption
CN1235423A (zh) * 1998-04-06 1999-11-17 日本电气株式会社 具有休眠功能以及低功耗和小面积的半导体集成电路

Also Published As

Publication number Publication date
US20130010531A1 (en) 2013-01-10
CN104575580B (zh) 2017-06-16
CN104575580A (zh) 2015-04-29
US8879304B2 (en) 2014-11-04
TW201303889A (zh) 2013-01-16
US8559212B2 (en) 2013-10-15
CN102867534A (zh) 2013-01-09
TWI486968B (zh) 2015-06-01
US20140010002A1 (en) 2014-01-09

Similar Documents

Publication Publication Date Title
CN102867534B (zh) 存储电路与字线控制电路
US10468095B2 (en) Method and circuit to enable wide supply voltage difference in multi-supply memory
CN102047339B (zh) 采用下降电压的存储器单元
US7379347B1 (en) Memory device and method for performing write operations in such a memory device
CN101174455B (zh) 静态随机存取存储单元
KR102238255B1 (ko) 전력 절감 모드를 갖는 메모리
CN102834869B (zh) 半导体存储装置
US8391097B2 (en) Memory word-line driver having reduced power consumption
CN102074268A (zh) 当存取存储器中的储存单元时控制施加于存取装置的电压电平
US20080137465A1 (en) Semiconductor memory device
KR20060082978A (ko) 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법
US20110158021A1 (en) Reducing peak currents required for precharging data lines in memory devices
US6172901B1 (en) Low power static random access memory and method for writing to same
CN101999147A (zh) 半导体存储装置
US20130290753A1 (en) Memory column drowsy control
US7791977B2 (en) Design structure for low overhead switched header power savings apparatus
CN103562999A (zh) 包含启用电路的装置及系统
US6909660B2 (en) Random access memory having driver for reduced leakage current
US7362647B2 (en) Power control circuit
KR19990088406A (ko) 반도체기억장치및그동작방법
JPH10289574A (ja) 電圧発生回路を有した半導体装置
US7499357B2 (en) Semiconductor memory device
CN108962311B (zh) 一种顺序进入和退出低功耗状态的sram控制电路及方法
US20060023487A1 (en) Method of operating dynamic random access memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant