CN102834869B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN102834869B
CN102834869B CN201180017622.XA CN201180017622A CN102834869B CN 102834869 B CN102834869 B CN 102834869B CN 201180017622 A CN201180017622 A CN 201180017622A CN 102834869 B CN102834869 B CN 102834869B
Authority
CN
China
Prior art keywords
mentioned
write
bit line
transistor
global bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180017622.XA
Other languages
English (en)
Other versions
CN102834869A (zh
Inventor
小池刚
中井洋次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of CN102834869A publication Critical patent/CN102834869A/zh
Application granted granted Critical
Publication of CN102834869B publication Critical patent/CN102834869B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供一种半导体存储装置。晶体管(TP0)具有与电源节点连接的源极、与局部位线(104)连接的漏极、以及与写入全局位线(107)连接的栅极。晶体管(TP1)具有与电源节点连接的源极、与局部位线(105)连接的漏极、以及与写入全局位线(106)连接的栅极。晶体管(TN0)具有与写入全局位线(106)连接的源极、与局部位线(104)连接的漏极、以及被提供控制信号(PASS<0>)的栅极。晶体管(TN1)具有与写入全局位线(107)连接的源极、与局部位线(105)连接的漏极、以及被提供控制信号(PASS<0>)的栅极。读出电路(112)与局部位线(104、105)和读出全局位线(108、109)连接。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及位线经由晶体管被分层化的半导体存储装置。
背景技术
近年来，搭载于SOC(SystemOnChip)的存储器倾向于大容量化和高速化。伴随存储器容量的大容量化，与位线连接的存储器单元的数目也增加。由此，位线的负载电容(loadcapacitance)增加，会妨碍高速化。因此，为了削减位线电容，已知如下分层位线(hierarchicalbitline)技术，即，将位线分割为多个组(bank)，将组内的存储器单元与局部位线(localbitline)连接，将局部位线经由晶体管与全局位线(globalbitline)连接(例如，专利文献1)。
如专利文献1的图3所示，在专利文献1的半导体存储装置中，位线由用于连接多个存储器单元的一对第一以及第二局部位线、和用于将输入输出数据传送至一对第一以及第二局部位线的一对第一以及第二全局位线按照分层的方式构成。
将第一以及第二全局位线与用于执行读出动作以及写入动作的读出放大器(senseamplifier)连接。通过第一传送晶体管来连接第一局部位线和第一全局位线，并通过第二传送晶体管来连接第二局部位线和第二全局位线。
进一步地，在专利文献1的半导体存储装置中设置有第一以及第二写入晶体管。第一写入晶体管具有：被提供写入控制信号的源极、与第一局部位线连接的漏极、以及与第二全局位线连接的栅极。第二写入晶体管具有：被提供写入控制信号的源极、与第二局部位线连接的漏极、以及与第一全局位线连接的栅极。
[写入动作]
接着，说明专利文献1的半导体存储装置的写入动作。在写入动作的情况下，写入数据通过读出放大器而传递至第一以及第二全局位线。由此，第一以及第二全局位线中的任意一方的电压电平从高电平变化为低电平。响应于全局位线的电压变化，第一以及第二写入晶体管中的任意一方从导通状态切换为截止状态。之后，写入控制信号从高电平变化为低电平，通过第一以及第二写入晶体管中被切换为导通状态的写入晶体管，第一以及第二局部位线中的任意一方的电压电平从高电平变化为低电平。在第一以及第二局部位线中出现写入数据的定时的前后，字线控制信号从低电平变化为高电平，按照第一以及第二局部位线的电压电平而将数据写入存储器单元中。
[读出动作]
接着，说明专利文献1的半导体存储装置的读出动作。在读出动作的情况下，字线控制信号从低电平变化为高电平。由此，从存储器单元中读出数据，第一以及第二局部位线中的任意一方的电压电平从高电平变化为低电平。接着，第一以及第二传送晶体管从截止状态成为导通状态，第一以及第二局部位线的电压电平分别传播至第一以及第二全局位线。在第一以及第二全局位线的电位差达到一定值后，读出放大器起动。这样，读出存储在存储器单元中的数据。
在先技术文献
专利文献
专利文献1：美国专利第7，480，189号说明书
发明概要
发明要解决的课题
但是，在专利文献1的半导体存储装置中，缩短从输入写入数据开始至对存储单元的写入结束为止的时间(写入时间)较为困难。其理由如下。在写入动作的情况下，直至写入数据传播至第一以及第二全局位线为止，第一以及第二全局位线被预充电至高电平。该情况下，由于第一以及第二写入晶体管为导通状态，所以通过写入控制信号而使第一以及第二局部位线均衡(equalized)。因此，在直至第一以及第二全局位线的电压电平的状态确定为止，都不能将写入控制信号从高电平切换为低电平。由此，写入数据的建立时间(setuptime)(从输入写入数据开始直至第一以及第二全局位线的电压电平确定为止的时间)越长，将写入控制信号从高电平切换为低电平的定时以及将字线控制信号从低电平切换为高电平的定时越延迟，其结果是，写入动作的周期时间(cycletime)会增大。
此外，在专利文献1的半导体存储装置中，缩短从将字线控制信号从低电平变化为高电平开始直至第一以及第二全局位线的电位差达到一定值为止的时间(读出时间)较为困难。其理由如下。第一，在读出动作的情况下，第一以及第二局部位线的电压电平的变化通过第一以及第二传送晶体管而传播至第一以及第二全局位线。因此，由于第一以及第二全局位线由尺寸比较小的存储器单元的晶体管驱动，所以提高第一以及第二全局位线的电压电平的变化速度较为困难。第二，在读出动作的情况下，第一以及第二全局位线被预充电至高电平。由此，由于第一以及第二写入晶体管为导通状态，所以第一以及第二局部位线与传递写入控制信号的布线连接。因此，由于在第一以及第二局部位线上被施加提供写入控制信号的布线的负载电容，所以提高第一以及第二局部位线的电压电平的变化速度较为困难。第三，由于将第一以及第二全局位线与多个组的写入晶体管的栅极连接，所以第一以及第二全局位线的负载电容较大。由此，提高第一以及第二全局位线的电压电平的变化速度较为困难。
进一步地，削减专利文献1的半导体存储装置的电路面积较为困难。其理由如下。由于第一以及第二传送晶体管由PMOS晶体管构成，所以在读出动作的情况下，第一以及第二全局位线的电压电平不会比“VDD-Vthp”低。其中，“VDD”表示电源电压，“VDD-Vthp”表示传送晶体管(PMOS晶体管)开始成为导通状态时的栅极电压。由此，由于为了放大第一以及第二全局位线的电位差而设置读出放大器，所以半导体存储装置的电路面积会增大。
此外，在专利文献1的半导体存储装置中，降低消耗功率较为困难。其理由如下。第一，在读出动作的情况下，在从使字线控制信号从低电平变化为高电平开始直至第一以及第二全局位线中的任意一方的电压电平从高电平变化为低电平为止的过程中，在第一以及第二局部位线中的任意一方的电压电平下降达到“VDD-Vthn”后，从该局部位线向另一方的局部位线(高电平状态的局部位线)开始放电。进一步地，从电压电平达到“VDD-Vthn”的局部位线，通过第一或第二传送晶体管，向传递写入控制信号的布线(高电平状态的布线)开始放电。其中，“Vthn”表示NMOS晶体管开始成为导通状态时的栅极电压。此外，通过这样的放电，高电平状态的局部位线的电压电平恐怕会成为低电平(即，存储器单元的数据会被破坏)。第二，在写入控制信号为高电平的情况下，在存储器单元的驱动晶体管和将写入控制信号驱动为高电平的PMOS晶体管之间会产生贯通电流。这样，功率会由于无用的充放电和贯通电流而消耗。
发明内容
因此，本发明鉴于以往的问题点，其目的在于，提供一种能够实现写入时间的缩短、读出时间的缩短、电路面积的削减、以及消耗功率的降低的半导体存储装置。
用于解决课题的手段
按照本发明的一个方式，半导体存储装置包括：多个存储器单元；连接上述多个存储器单元的一对第一以及第二局部位线；一对第一以及第二写入全局位线；一对第一以及第二读出全局位线；第一写入晶体管，其具有与被提供电源电压的电源节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；第二写入晶体管，其具有与上述电源节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极；预充电电路，其与上述第一以及第二局部位线连接；写入驱动器，其控制上述第一以及第二写入全局位线；以及读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接。
按照本发明的另一个方式，半导体存储装置包括：多个存储器单元；连接上述多个存储器单元的一对第一以及第二局部位线；一对第一以及第二写入全局位线；一对第一以及第二读出全局位线；第一写入晶体管，其具有与被提供电源电压的电源节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；第二写入晶体管，其具有与上述电源节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极；写入驱动器，其用来控制上述第一以及第二写入全局位线，并具有同时使上述第一以及第二写入晶体管导通或者截止的功能；以及读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接。
按照本发明的其他方式，半导体存储装置包括：多个存储器单元；连接上述多个存储器单元的一对第一以及第二局部位线；一对第一以及第二写入全局位线；一对第一以及第二读出全局位线；第一写入晶体管，其具有与被提供接地电压的接地节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；第二写入晶体管，其具有与上述接地节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极；预充电电路，其与上述第一以及第二局部位线连接；写入驱动器，其控制上述第一以及第二写入全局位线；以及读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接。
发明效果
根据上述半导体存储装置，能够实现写入时间的缩短、读出时间的缩短、电路面积的削减、以及消耗功率的降低。
附图说明
图1是表示实施方式1的半导体存储装置的构成例的图。
图2是表示实施方式2的半导体存储装置的构成例的图。
图3是表示实施方式3的半导体存储装置的构成例的图。
图4是表示图3所示的写入驱动器的构成例的图。
图5是用于说明存储器单元的变形例的图。
图6是用于说明写入晶体管的变形例的图。
图7是表示图5所示的半导体存储装置的比较例的图。
具体实施方式
以下，并不限定本发明，基于用于例示说明的附图中示出的实施方式来详细说明。另外，以SRAM(StaticRandomeAccessMemory)为例来说明，但是本发明在其他的领域中也可以应用。
(实施方式1)
图1表示实施方式1涉及的半导体存储装置的构成例。该半导体存储装置包括：多个存储器单元101；一对局部位线104、105；一对写入全局位线106、107；一对读出全局位线108、109；写入PMOS晶体管TP0、TP1；写入NMOS晶体管TN0、TN1；预充电PMOS晶体管TPC0、TPC1(预充电电路)；写入驱动器110；读出驱动器111；以及读出电路112。多个存储器单元101、一对局部位线104、105、写入PMOS晶体管TP0、TP1、写入NMOS晶体管TN0、TN1、预充电PMOS晶体管TPC0、TPC1、以及读出电路112设置在多个块102、103的每一个中。将预充电控制信号PC<0>、PC<1>、写入块选择信号PASS<0>、PASS<1>分别给予至块102、103。此外，将字线控制信号WL<0>、WL<1>分别给予至包含在块102、103中的存储器单元101。另外，在以下的说明中，将预充电控制信号PC<0>、PC<1>的总称标记为“预充电控制信号PC”，将写入块选择信号PASS<0>、PASS<1>的总称标记为“写入块选择信号PASS”，将字线控制信号WL<0>、WL<1>的总称标记为“字线控制信号WL”。
[存储器单元]
多个存储器单元101的每一个包括：一对存取晶体管TA0、TA1；一对驱动晶体管TD0、TD1；和一对负载晶体管TL0、TL1。此外，多个存储器单元101与局部位线104、105连接。
[写入晶体管]
写入PMOS晶体管TP0(第一写入晶体管)具有：与电源节点(被提供电源电压的节点)连接的源极；与局部位线104连接的漏极；以及与写入全局位线107连接的栅极。写入PMOS晶体管TP1(第二写入晶体管)具有：与电源节点连接的源极；与局部位线105连接的漏极；以及与写入全局位线106连接的栅极。写入NMOS晶体管TN0(第三写入晶体管)具有：与写入全局位线106连接的源极；与局部位线104连接的漏极；以及被提供块选择信号PASS的栅极。写入NMOS晶体管TN1(第四写入晶体管)具有：与写入全局位线107连接的源极；与局部位线105连接的漏极；以及被提供块选择信号PASS的栅极。
[预充电电路]
预充电PMOS晶体管TPC0具有：与电源节点连接的源极；与局部位线104连接的漏极；以及被提供预充电控制信号PC的栅极。预充电PMOS晶体管TPC1具有：与电源节点连接的源极；与局部位线105连接的漏极；以及被提供预充电控制信号PC的栅极。
[写入驱动器、读出驱动器]
写入驱动器110控制写入全局位线106、107。读出驱动器111基于读出全局位线108、109的电压电平来读出数据。
[读出电路]
读出电路112与局部位线104、105连接。例如，读出电路112包括：控制PMOS晶体管FT0；和读出PMOS晶体管TPR0、TPR1。控制PMOS晶体管FT0具有：与电源节点连接的源极；与电源控制节点连接的漏极；以及被提供块选择信号PASS的栅极。读出PMOS晶体管TPR0具有：与电源控制节点连接的源极；与读出全局位线108连接的漏极；以及与局部位线104连接的栅极。读出PMOS晶体管TPR1具有：与电源节点连接的源极；与读出全局位线109连接的漏极；以及与局部位线105连接的栅极。
[动作]
接着，说明图1所示的半导体存储装置的动作。该半导体存储装置执行以下动作：对局部位线104、105进行预充电的预充电动作；在预充电动作之后将写入数据写入存储器单元101的写入动作；以及在预充电动作之后读出存储在存储器单元101中的数据的读出动作。
《预充电动作》
在预充电动作的情况下，将字线控制信号WL设定为低电平。由此，在存储器单元101中，存取晶体管TA0、TA1成为截止状态，一对存储节点(负载晶体管TL0和驱动晶体管TD0之间的连接节点、以及负载晶体管TL1和驱动晶体管TD1之间的连接节点)分别从局部位线104、105分开。
将写入块选择信号PASS设定为低电平。由此，写入NMOS晶体管TN0、TN1成为截止状态，局部位线104、105分别从写入全局位线106、107分开。另外，在读出电路112中，控制PMOS晶体管FT0成为导通状态。
将预充电控制信号PC设定为低电平。由此，预充电PMOS晶体管TPC0、TPC1成为导通状态，局部位线104、105被预充电至高电平。此外，写入驱动器110将写入全局位线106、107的电压电平设定为高电平。
《写入动作》
在写入动作的情况下，预充电控制信号PC从低电平切换为高电平。由此，预充电PMOS晶体管TPC0、TPC1成为截止状态，局部位线104、105从电源节点分开(即，将局部位线104、105的预充电解除)。
字线控制信号WL从低电平切换为高电平。由此，在存储器单元101中，存取晶体管TA0、TA1成为导通状态，一对存储节点分别与局部位线104、105连接。
写入块选择信号PASS从低电平切换为高电平。由此，写入NMOS晶体管TN0、TN1成为导通状态，局部位线104、105分别与写入全局位线106、107连接。另外，在读出电路112中，控制PMOS晶体管FT0从导通状态切换为截止状态。
写入驱动器110按照被提供的写入数据使写入全局位线106、107中的任意一方的电压电平从高电平变化为低电平，并且使另一方的电压电平维持高电平不变。
这里，在使写入全局位线106的电压电平从高电平变化为低电平的情况下，由于写入NMOS晶体管TN0为导通状态，所以局部位线104的电压电平成为低电平。另一方面，写入全局位线107的电压电平维持高电平不变，并且由于写入NMOS晶体管TN1为导通状态，所以局部位线105的电压电平成为高电平。此外，通过写入全局位线106的电压电平从高电平变化为低电平，写入PMOS晶体管TP1从截止状态切换为导通状态。由此，局部位线105与电源节点连接，局部位线105的电压电平维持高电平。这样，将数据写入存储器单元101。
另外，如果局部位线104的电压电平成为低电平，则在读出电路112中，读出PMOS晶体管TPR0成为导通状态，读出全局位线108与电源控制节点连接。但是，由于控制PMOS晶体管FT0为截止状态，所以电源控制节点不与电源节点连接。因此，不会无用地驱动读出全局位线108。
《读出动作》
在读出动作的情况下，预充电控制信号PC从低电平切换为高电平。由此，预充电PMOS晶体管TPC0、TPC1成为截止状态，局部位线104、105从电源节点分开。
写入块选择信号PASS维持低电平不变。由此，写入NMOS晶体管TN0、TN1维持截止状态不变，局部位线104、105分别维持在从写入全局位线106、107分开的状态。此外，在读出电路112中，控制PMOS晶体管FT0维持导通状态不变。即，读出PMOS晶体管TPR0、TPR1的源极与电源节点连接。
字线控制信号WL从低电平切换为高电平。由此，在存储器单元101中，存取晶体管TA0、TA1成为导通状态，一对存储节点分别与局部位线104、105连接。并且，按照存储在存储器单元101中的数据，局部位线104、105中的任意一方的电压电平从高电平变化为低电平，并且另一方的电压电平维持高电平不变。
这里，在局部位线105的电压电平从高电平变化为低电平的情况下，在读出电路112中，读出PMOS晶体管TPR1从截止状态切换为导通状态，读出全局位线109与电源控制节点连接。由此，通过读出PMOS晶体管TPR1来驱动读出全局位线109，读出全局位线109的电压电平变化为高电平。读出驱动器111基于读出全局位线108、109的电压电平的变化来读出存储在存储器单元101中的数据。
如以上，在图1所示的半导体存储装置中，在写入动作的情况下，在写入全局位线106、107的电压电平的状态确定之前，也可以使写入块选择信号PASS从低电平变化为高电平。由此，能够缩短写入时间(从输入写入数据开始直至向存储器单元101的写入完成为止的时间)。
此外，在写入动作的情况下，局部位线104(或者105)通过1级的写入PMOS晶体管TP0(或TP1)与电源节点连接。由此，与局部位线104(或105)通过多级晶体管与电源节点连接的情况(例如，专利文献1的半导体存储装置)相比，将局部位线104(或105)的电压电平保持在高电平的能力(写入能力)较高，能够容易地进行向存储器单元101的写入。因此，能够一面确保写入能力，一面减小写入PMOS晶体管TP0、TP1的晶体管尺寸(即，能够削减半导体存储装置的电路面积)。此外，能够一面确保写入能力，一面降低动作下限电压。
进一步地，由于写入PMOS晶体管TP0、TP1的栅极没有与读出全局位线108、109连接，所以能够降低读出全局位线108、109的负载电容。由此，能够提高读出全局位线108、109的电压电平的变化速度，其结果是，能够缩短读出时间(从字线控制信号从低电平变化为高电平开始直至通过驱动器111读出存储在存储器单元101中的数据为止的时间)。
此外，在读出动作的情况下，由于写入NMOS晶体管TN0、TN1为截止状态，所以局部位线104、105分别从写入全局位线106、107分开。由此，由于没有在局部位线104、105上施加无用的负载电容(写入全局位线106、107的负载电容)，所以能够提高局部位线104、105的电压电平的变化速度，其结果是，能够缩短读出时间。
进一步地，在读出动作的情况下，写入NMOS晶体管TN0、TN1为截止状态，局部位线104从局部位线105分开。由此，即使在局部位线104、105中任意一方的电压电平降低而达到“VDD-Vthn”的情况下，与专利文献1的半导体装置不同，也不会产生无用的充放电和贯通电流。因此，能够降低消耗功率。此外，由于能够防止存储器单元的数据破坏，所以能够实现稳定动作。
此外，在读出动作的情况下，读出全局位线108(或109)由读出PMOS晶体管TPR0(或TPR1)驱动。因此，与专利文献1的半导体存储装置的情况(由尺寸比较小的存储器单元的晶体管驱动的情况)相比，能够提高读出全局位线108、109的电压电平的变化速度，其结果是，能够缩短读出时间。此外，由于读出全局位线的驱动能力较高，所以也可以不设置读出放大器。
进一步地，与专利文献1的半导体存储装置不同，不需要对写入对象外的局部位线进行充放电、或在读出动作的情况下通过写入控制信号来抑制贯通电流和充放电电流。由此，能够削减半导体存储装置的电路面积。此外，由于能够缩短局部位线104、105，所以能够降低局部位线104、105的负载电容和布线间的耦合电容。其结果是，能够缩短写入时间以及读出时间。
另外，在图1所示的半导体存储装置中，读出PMOS晶体管TPR0、TPR1的源极经由控制PMOS晶体管FT0与电源节点连接，但是也可以不经由控制PMOS晶体管FT0而直接与电源节点连接。
(实施方式2)
图2表示实施方式2的半导体存储装置的构成例。该半导体存储装置取代图1所示的读出电路112而具备读出电路212。其他的构成与图1所示的半导体存储装置相同。
[读出电路]
读出电路212包括读出PMOS晶体管TPR2、TPR3。读出PMOS晶体管TPR2具有：与写入全局位线106连接的源极、与读出全局位线108连接的漏极、与局部位线104连接的栅极。读出PMOS晶体管TPR3具有：与写入全局位线107连接的源极、与读出全局位线109连接的漏极、与局部位线105连接的栅极。
[动作]
接着，说明图2所示的半导体存储装置的动作(预充电动作、写入动作、以及读出动作)。
《预充电动作》
在预充电动作的情况下，与图1所示的半导体存储装置相同地，将字线控制信号WL、写入块选择信号PASS、以及预充电控制信号PC设定为低电平，写入驱动器110将写入全局位线106、107的电压电平设定为高电平。
在读出电路212中，通过将局部位线104、105预充电至高电平，读出PMOS晶体管TPR2、TPR3成为截止状态。由此，读出全局位线108、109分别从写入全局位线106、107分开。
《写入动作》
在写入动作的情况下，与图1所示的半导体存储装置相同地，将预充电控制信号PC、字线控制信号WL、写入块选择信号PASS从低电平切换为高电平。此外，写入驱动器110按照被提供的写入数据使写入全局位线106、107中任意一方的电压电平从高电平变化为低电平，并且使另一方的电压电平维持高电平不变。
这里，在使写入全局位线106的电压电平从高电平变化为低电平的情况下，由于写入NMOS晶体管TN0为导通状态，所以局部位线104的电压电平成为低电平。在读出电路212中，通过局部位线104的电压电平成为低电平，读出PMOS晶体管TPR2成为导通状态。由此，读出全局位线108与写入全局位线106连接。但是，由于写入全局位线106的电压电平为低电平，所以读出全局位线108不会被无用驱动。
《读出动作》
在读出动作的情况下，与图1所示的半导体存储装置相同地，预充电控制信号PC以及字线控制信号WL从低电平切换为高电平，写入块选择信号PASS维持在低电平不变。由此，按照存储在存储器单元101中的数据，局部位线104、105中任意一方的电压电平从高电平变化为低电平，并且另一方的电压电平维持高电平不变。
这里，在局部位线105的电压电平从高电平变化为低电平的情况下，在读出电路212中，读出PMOS晶体管TPR3从截止状态切换为导通状态。由此，通过读出PMOS晶体管TPR3来驱动读出全局位线109，读出全局位线109的电压电平变化为高电平。
如以上，在图2所示的半导体存储装置中，也可以不设置控制PMOS晶体管FT0。由此，相比图1所示的半导体存储装置，能够削减电路面积。此外，由于能够降低传递写入块选择信号PASS的布线的负载电容，所以能够提高写入块选择信号PASS的变化速度。其结果是，能够缩短写入时间。此外，能够一面确保写入块选择信号PASS的变化速度，一面削减提供写入块选择信号PASS的驱动器(未图示)的电路面积。
进一步地，在读出动作的情况下，读出PMOS晶体管TPR2、TPR3将高电平状态的写入全局位线106、107作为驱动源来利用。因此，与将不是写入全局位线106、107的其他的布线作为读出PMOS晶体管TPR2、TPR3的驱动源来利用的情况相比，能够削减半导体存储装置的电路面积。
此外，读出PMOS晶体管TPR2、TPR3的源极分别通过写入全局位线106、107与写入驱动器110连接。由此，与将读出PMOS晶体管TPR2、TPR3的源极与在字线方向上排列的局部放大器连接的情况相比，由于能够抑制在读出PMOS晶体管TPR2、TPR3的源极控制线中流动的峰值电流，所以能够削减读出PMOS晶体管TPR2、TPR3的源极控制驱动器(即，写入驱动器110)的电路面积，其结果是，能够削减半导体存储装置的电路面积。
另外，在读出动作的情况下，通过对写入全局位线106、107进行升压，也可以缩短读出时间。或者，将写入驱动器110配置在与位线的输出方向相反的一侧，在读出动作的情况下，也可以通过使写入全局位线106、107的电压电平从低电平变化为高电平的方向与读出全局位线108、109的电压电平从低电平变化为高电平的方向为相同的方向，从而利用耦合效应来提高读出全局位线108、109的电压电平的变化速度。在该情况下，为了增大耦合电容，按照写入全局位线106、107与局部位线104、105或者读出全局位线108、109相邻的方式来布局是有效的。
(实施方式3)
图3表示实施方式3的半导体存储装置的构成例。该半导体存储装置，取代图2所示的预充电PMOS晶体管TPC0、TPC1以及写入驱动器110，而具备写入驱动器301。其他的构成与图2所示的半导体存储装置相同。
[动作]
接着，说明图3所示的半导体存储装置的动作(预充电动作、写入动作、以及读出动作)。
《预充电动作》
在预充电动作的情况下，与图2所示的半导体存储装置相同地，将字线控制信号WL以及写入块选择信号PASS设定为低电平。由此，局部位线104、105分别从写入全局位线106、107分开。
写入驱动器301将写入全局位线106、107的电压电平设定为低电平。由此，写入PMOS晶体管TP0、TP1成为导通状态，局部位线104、105与电源节点连接，其结果是，局部位线104、105被预充电至高电平。
《写入动作》
在写入动作的情况下，与图2所示的半导体存储装置相同地，字线控制信号WL以及写入块选择信号PASS从低电平切换为高电平。由此，写入NMOS晶体管TN0、TN1成为导通状态，局部位线104、105分别与写入全局位线106、107连接。
写入驱动器301按照写入数据使写入全局位线106、107中任意一方的电压电平从低电平变化为高电平，并且使另一方的电压电平维持低电平不变。
这里，在使写入全局位线107的电压电平从低电平变化为高电平的情况下，由于写入NMOS晶体管TN1为导通状态，所以局部位线105的电压电平成为高电平。另一方面，由于写入全局位线106的电压电平维持低电平不变，并且写入NMOS晶体管TN0为导通状态，所以局部位线104的电压电平成为低电平。此外，通过使写入全局位线106的电压电平维持低电平不变，从而写入PMOS晶体管TP1维持导通状态不变。由此，局部位线105与电源节点连接，局部位线105的电压电平维持高电平。
另外，如果局部位线104的电压电平成为低电平，则在读出电路212中，读出PMOS晶体管TPR2成为导通状态，读出全局位线108与写入全局位线106连接。但是，由于写入全局位线106的电压电平为低电平，所以读出全局位线108不会被无用驱动。
《读出动作》
在读出动作的情况下，写入驱动器301将写入全局位线106、107的电压电平从低电平切换为高电平。由此，写入PMOS晶体管TP0、TP1从导通状态切换为截止状态，局部位线104、105从电源节点分开。这样，局部位线104、105的预充电被解除。
此外，与图2所示的半导体存储装置相同地，字线控制信号WL从低电平切换为高电平，写入块选择信号PASS维持低电平不变。由此，按照存储在存储器单元101中的数据，局部位线104、105中任意一方的电压电平从高电平变化为低电平，并且使另一方的电压电平维持高电平不变。
这里，在局部位线105的电压电平从高电平变化为低电平的情况下，在读出电路212中，读出PMOS晶体管TPR3从截止状态切换为导通状态。由此，通过读出PMOS晶体管TPR3来驱动读出全局位线109，读出全局位线109的电压电平变化为高电平。读出驱动器111基于读出全局位线108、109的变化来读出存储在存储器单元101中的数据。
如以上，在图3所示的半导体存储装置中，也可以不设置预充电电路(预充电PMOS晶体管TPC0、TPC1)。由此，相比图2所示的半导体存储装置，也能够削减电路面积。此外，通过面积削减能够缩短局部位线104、105或者读出全局位线108、109。由此，由于能够降低局部位线104、105或者读出全局位线108、109的负载电容，所以能够缩短读出时间。
此外，在预充电动作的情况下，局部位线104(或105)通过1级写入PMOS晶体管TP0(或TP1)与电源节点连接。由此，与局部位线104(或105)通过多级晶体管与电源节点连接的情况(例如，专利文献1的半导体存储装置)相比，能够提高预充电能力(将局部位线104(或105)的电压电平设为高电平的能力)，其结果是，能够缩短预充电动作的周期时间。此外，能够一面确保预充电能力，一面削减写入PMOS晶体管TP0、TP1的晶体管尺寸。
另外，图3所示的半导体存储装置为了辅助预充电动作也可以进一步具备预充电PMOS晶体管TPC0、TPC1(预充电电路)。该情况下，预充电PMOS晶体管TPC0、TPC1的晶体管尺寸可以比图1所示的预充电PMOS晶体管TPC0、TPC1的晶体管尺寸小。
[写入驱动器的构成例]
图4表示写入驱动器301的构成例。写入驱动器301由多个逆变器以及开关SW0～SW3构成。
《预充电动作》
在预充电动作的情况下，将写入使能信号WE设定为低电平。由此，开关SW0、SW3成为截止状态，并且开关SW1、SW2成为导通状态。此外，将读出使能信号RE设定为低电平。由此，开关SW1、SW2的源极的电压电平成为高电平，写入全局位线106、107的电压电平成为低电平。
《写入动作》
在写入动作的情况下，将写入使能信号WE设定为高电平。由此，开关SW1、SS2成为截止状态，并且开关SW0、SW3成为导通状态。此外，经由逆变器向开关SW0、SW3的源极提供写入数据DI，写入全局位线106、107的各个电压电平按照写入数据DI来设定。例如，在写入数据DI为“1(高电平)”的情况下，开关SW0的源极的电压电平成为高电平，写入全局位线106的电压电平成为低电平。另一方面，开关SW3的源极的电压电平成为低电平，写入全局位线107的电压电平成为高电平。
《读出动作》
在读出动作的情况下，将写入使能信号WE设定为低电平。由此，开关SW0、SW3成为截止状态，并且开关SW1、SW2成为导通状态。此外，将读出使能信号RE设定为高电平。由此，开关SW1、SW2的源极的电压电平成为低电平，写入全局位线106、107的电压电平成为高电平。
(存储器单元的变形例)
图1～图3所示的半导体存储装置也可以取代存储器单元101而具备图5所示的存储器单元401(能够进行2端口读出的存储器单元)。在存储器单元401中，向存取晶体管TA0的栅极给予字线控制信号(WL_A<0>或WL_A<1>)，向存取晶体管TA1的栅极给予字线控制信号(WL_B<0>或WL_B<1>)。
在没有基于列(column)的选择的半导体存储装置中，需要按照输入输出电路不从1个存储器单元的宽度突出出来的方式来配置输入输出电路。由此，在使用图5所示的存储器单元的情况下，由于需要在1个存储器单元的宽度之中配置2个输入输出电路，所以输入输出电路的电路面积变大，其结果是，半导体存储装置的电路面积增大。特别，如专利文献1的半导体存储装置这样，在各个端口中设置读出放大器的情况下，半导体存储装置的电路面积会激增。另一方面，在图1～图3所示的半导体存储装置中，由于也可以不设置读出放大器，所以即使在将存储器单元101置换为图5这样的存储器单元401的情况下，也能够抑制半导体存储装置的电路面积增大。此外，由于能够缩短位线长，所以能够缩短读出时间。
此外，如图7所示，有时会取代图5所示的写入PMOS晶体管TP0、TP1，而设置写入PMOS晶体管TP90、TP91。写入PMOS晶体管TP90的栅极与局部位线105连接，写入PMOS晶体管TP91的栅极与局部位线104连接。写入PMOS晶体管TP90的漏极与局部位线104连接，写入PMOS晶体管TP91的漏极与局部位线105连接。进一步地，在图7所示的半导体存储装置中，由于存储器单元401是能够进行2端口读出的存储器单元，所以有时局部位线104、105双方的电压电平成为低电平。由此，在读出动作时为了从电源节点分开写入PMOS晶体管TP90、TP91的漏极，在写入PMOS晶体管TP90、TP91的漏极和电源节点之间设置PMOS晶体管TPS(切断电路)。PMOS晶体管TPS由控制信号CTRL进行导通/截止切换。这样，在图7所示的半导体存储装置中，由于需要设置切断电路，所以难以削减电路面积。另一方面，在图5所示的半导体存储装置中，在读出动作的情况下，由于写入全局位线106、107的电压电平为高电平，所以写入PMOS晶体管TP0、TP1双方为截止状态。由此，由于也可以不设置在读出动作时从电源节点分开写入PMOS晶体管TP0、TP1的漏极的切断电路，所以相比图7所示的半导体存储装置，能够削减电路面积。
(写入晶体管的变形例)
在图1～图3、图5所示的半导体存储装置中，如图6所示，也可以分别交替写入PMOS晶体管TP0、TP1和写入NMOS晶体管TN0、TN1。在该情况下，写入NMOS晶体管TN0(第一写入晶体管)具有：与接地节点(被提供接地电压的节点)连接的源极、与局部位线104连接的漏极、以及与写入全局位线107连接的栅极。写入NMOS晶体管TN1(第二写入晶体管)具有：与接地节点连接的源极、与局部位线105连接的漏极、以及与写入全局位线106连接的栅极。写入PMOS晶体管TP0(第三写入晶体管)具有：与写入全局位线106连接的源极、与局部位线104连接的漏极、以及被提供块选择信号PASS的栅极。写入PMOS晶体管TP1(第四写入晶体管)具有：与写入全局位线107连接的源极、与局部位线105连接的漏极、以及被提供块选择信号PASS的栅极。
在如图6所示配置了写入PMOS晶体管TP0、TP1以及写入NMOS晶体管TN0、TN1的情况下，将写入块选择信号PASS以及写入全局位线106、107控制为相对图1的情况使高电平和低电平相反。例如，如下进行控制。即，在预充电动作的情况下，将写入块选择信号PASS设定为高电平，写入驱动器110将写入全局位线106、107设定为低电平。在写入动作的情况下，将写入块选择信号PASS从高电平切换为低电平，写入驱动器110按照写入数据使写入全局位线106、107中的任意一方从低电平变化为高电平，并且使另一方维持低电平不变。在读出动作的情况下，使写入块选择信号PASS维持高电平不变。
如以上，在图6所示的半导体存储装置中，与图1所示的半导体存储装置相同地，在写入动作的情况下，也可以在写入全局位线106、107的电压电平的状态确定之前使写入块选择信号PASS从高电平变化为低电平。由此，能够缩短写入时间。
此外，在写入动作的情况下，局部位线104(或105)通过1级写入NMOS晶体管TN0(或TN1)与接地节点连接。由此，与局部位线104(或105)通过多级晶体管与接地节点连接的情况相比，将局部位线104(或105)的电压电平保持低电平的能力(写入能力)较高，能够容易地进行向存储器单元101的写入。其结果是，能够一面确保写入能力，一面减小写入NMOS晶体管TN0、TN1的晶体管尺寸(即，能够削减半导体存储装置的电路面积)。此外，能够一面确保写入能力，一面降低动作下限电压。
进一步地，由于写入NMOS晶体管TN0、TN1的栅极没有与读出全局位线108、109连接，所以能够降低读出全局位线的负载电容，缩短读出时间。
此外，在读出动作的情况下，由于写入PMOS晶体管TP0、TP1为截止状态，所以局部位线104、105分别从写入全局位线106、107分开。由此，由于没有在局部位线104、105上施加无用的负载电容(写入全局位线106、107的负载电容)，所以能够缩短读出时间。
进一步地，在读出动作的情况下，由于写入全局位线106、107的电压电平为低电平，所以写入NMOS晶体管TN0、TN1为截止状态，局部位线104从局部位线105分开。由此，不会产生无用的充放电和贯通电流。因此，能够降低消耗功率。此外，由于能够防止存储器单元的数据破坏，所以能够实现稳定动作。
此外，在读出动作的情况下，读出全局位线108(或109)由读出PMOS晶体管TPR0(或TPR1)驱动。因此，相比专利文献1的半导体存储装置的情况(由尺寸比较小的存储器单元的晶体管驱动的情况)，能够提高读出全局位线108、109的电压电平的变化速度，其结果是，能够缩短读出时间。此外，由于读出全局位线的驱动能力较高，所以也可以不设置读出放大器。
另外，在图6所示的半导体存储装置中，在写入NMOS晶体管TN0、TN1的源极和接地节点之间，也可以插入响应于写入块选择信号PASS来切换导通/截止的电源控制电路。电源控制电路在写入块选择信号PASS为高电平的情况下(例如，在预充电动作以及读出动作的情况下)，成为截止状态，在写入块选择信号PASS为低电平的情况下(例如，在写入动作的情况下)，也可以成为导通状态。通过这样的构成，在写入动作的情况下，在未被选择的块中，能够防止对局部位线104、105进行无用的充放电。
产业上的可利用性
如以上，上述半导体存储装置由于能够同时实现高速读出动作、小面积、低消耗功率动作、低电压动作，所以作为具有分层位线构造的大容量半导体存储装置是有用的。
符号说明：
101、401存储器单元
102、103块
104、105局部位线
106、107写入全局位线
108、109读出全局位线
110、301写入驱动器
111读出驱动器
112、212读出电路
TPC0、TPC1预充电PMOS晶体管
TP0、TP1写入PMOS晶体管
TN0、TN1写入NMOS晶体管
FT0控制PMOS晶体管
TPR0、TPR1读出PMOS晶体管
TPR2、TPR3读出PMOS晶体管

Claims (12)

1.一种半导体存储装置，包括：
多个存储器单元；
连接上述多个存储器单元的一对第一以及第二局部位线；
一对第一以及第二写入全局位线；
一对第一以及第二读出全局位线；
第一写入晶体管，其具有与被提供电源电压的电源节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；
第二写入晶体管，其具有与上述电源节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；
第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；
第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极；
预充电电路，其与上述第一以及第二局部位线连接；
写入驱动器，其控制上述第一以及第二写入全局位线；以及
读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接，
上述读出电路包括：
控制晶体管，其具有与上述电源节点连接的源极、与电源控制节点连接的漏极、以及被提供上述第一控制信号的栅极；
第一读出晶体管，其具有与上述电源控制节点连接的源极、与上述第一读出全局位线连接的漏极、以及与上述第一局部位线连接的栅极；以及
第二读出晶体管，其具有与上述电源控制节点连接的源极、与上述第二读出全局位线连接的漏极、以及与上述第二局部位线连接的栅极，
上述第一写入晶体管以及第二写入晶体管、上述控制晶体管和上述第一读出晶体管以及第二读出晶体管由PMOS晶体管构成，
上述第三写入晶体管以及第四写入晶体管由NMOS晶体管构成。
2.根据权利要求1所述的半导体存储装置，其特征在于，
上述预充电电路，在预充电动作的情况下，对上述第一以及第二局部位线进行预充电，在写入动作以及读出动作的情况下，解除上述第一以及第二局部位线的预充电，
上述第一控制信号是用于进行如下设定的信号：在上述预充电动作以及上述读出动作的情况下，将上述第三以及第四写入晶体管设定为截止状态，并且将上述控制晶体管设定为导通状态，在上述写入动作的情况下，将上述第三以及第四写入晶体管设定为导通状态，并且将上述控制晶体管设定为截止状态，
上述写入驱动器，在上述预充电动作以及上述读出动作的情况下，设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管成为截止状态，在上述写入动作的情况下，根据写入数据来设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管中的任意一方成为导通状态。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，
上述存储器单元是能够进行2端口读出的存储器单元。
4.一种半导体存储装置，包括：
多个存储器单元；
连接上述多个存储器单元的一对第一以及第二局部位线；
一对第一以及第二写入全局位线；
一对第一以及第二读出全局位线；
第一写入晶体管，其具有与被提供电源电压的电源节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；
第二写入晶体管，其具有与上述电源节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；
第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；
第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极；
预充电电路，其与上述第一以及第二局部位线连接；
写入驱动器，其控制上述第一以及第二写入全局位线；以及
读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接，
上述读出电路包括：
第一读出晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一读出全局位线连接的漏极、以及与上述第一局部位线连接的栅极；以及
第二读出晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二读出全局位线连接的漏极、以及与上述第二局部位线连接的栅极，
上述第一写入晶体管以及第二写入晶体管和上述第一读出晶体管以及第二读出晶体管由PMOS晶体管构成，
上述第三写入晶体管以及第四写入晶体管由NMOS晶体管构成。
5.根据权利要求4所述的半导体存储装置，其特征在于，
上述预充电电路，在预充电动作的情况下，对上述第一以及第二局部位线进行预充电，在写入动作以及读出动作的情况下，解除上述第一以及第二局部位线的预充电，
上述第一控制信号是用于进行如下设定的信号：在上述预充电动作以及上述读出动作的情况下，将上述第三以及第四写入晶体管设定为截止状态，在上述写入动作的情况下，将上述第三以及第四写入晶体管设定为导通状态，
上述写入驱动器，在上述预充电动作以及上述读出动作的情况下，设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管成为截止状态，在上述写入动作的情况下，根据写入数据来设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管中的任意一方成为导通状态。
6.根据权利要求4或5所述的半导体存储装置，其特征在于，
上述存储器单元是能够进行2端口读出的存储器单元。
7.一种半导体存储装置，包括：
多个存储器单元；
连接上述多个存储器单元的一对第一以及第二局部位线；
一对第一以及第二写入全局位线；
一对第一以及第二读出全局位线；
第一写入晶体管，其具有与被提供电源电压的电源节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；
第二写入晶体管，其具有与上述电源节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；
第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；
第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极；
写入驱动器，其用来控制上述第一以及第二写入全局位线，并具有同时使上述第一以及第二写入晶体管导通或者截止的功能；以及
读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接，
上述第一写入晶体管以及第二写入晶体管由PMOS晶体管构成，
上述第三写入晶体管以及第四写入晶体管由NMOS晶体管构成。
8.根据权利要求7所述的半导体存储装置，其特征在于，
上述读出电路包括：
第一读出晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一读出全局位线连接的漏极、以及与上述第一局部位线连接的栅极；以及
第二读出晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二读出全局位线连接的漏极、以及与上述第二局部位线连接的栅极，
上述第一读出晶体管以及第二读出晶体管由PMOS晶体管构成。
9.根据权利要求8所述的半导体存储装置，其特征在于，
上述第一控制信号是用于进行如下设定的信号：在预充电动作以及读出动作的情况下，将上述第三以及第四写入晶体管设定为截止状态，在写入动作的情况下，将上述第三以及第四写入晶体管设定为导通状态，
上述写入驱动器，在上述预充电动作中，设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管成为导通状态，在上述读出动作中，设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管成为截止状态，在上述写入动作的情况下，根据写入数据来设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管中的任意一方成为导通状态。
10.根据权利要求7～9中任一项所述的半导体存储装置，其特征在于，
上述存储器单元是能够进行2端口读出的存储器单元。
11.一种半导体存储装置，包括：
多个存储器单元；
连接上述多个存储器单元的一对第一以及第二局部位线；
一对第一以及第二写入全局位线；
一对第一以及第二读出全局位线；
第一写入晶体管，其具有与被提供接地电压的接地节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；
第二写入晶体管，其具有与上述接地节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；
第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；
第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极；
预充电电路，其与上述第一以及第二局部位线连接；
写入驱动器，其控制上述第一以及第二写入全局位线；以及
读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接，
上述读出电路包括：
控制晶体管，其具有与电源节点连接的源极、与电源控制节点连接的漏极、以及被提供上述第一控制信号的栅极；
第一读出晶体管，其具有与上述电源控制节点连接的源极、与上述第一读出全局位线连接的漏极、以及与上述第一局部位线连接的栅极；以及
第二读出晶体管，其具有与上述电源控制节点连接的源极、与上述第二读出全局位线连接的漏极、以及与上述第二局部位线连接的栅极，
上述第一写入晶体管以及第二写入晶体管由NMOS晶体管构成，
上述第三写入晶体管以及第四写入晶体管、上述控制晶体管和上述第一读出晶体管以及第二读出晶体管由PMOS晶体管构成。
12.根据权利要求11所述的半导体存储装置，其特征在于，
上述存储器单元是能够进行2端口读出的存储器单元。
CN201180017622.XA 2010-05-17 2011-04-22 半导体存储装置 Active CN102834869B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010113494 2010-05-17
JP2010-113494 2010-05-17
PCT/JP2011/002388 WO2011145274A1 (ja) 2010-05-17 2011-04-22 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN102834869A CN102834869A (zh) 2012-12-19
CN102834869B true CN102834869B (zh) 2015-11-25

Family

ID=44991397

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180017622.XA Active CN102834869B (zh) 2010-05-17 2011-04-22 半导体存储装置

Country Status (4)

Country Link
US (1) US8665657B2 (zh)
JP (1) JP5635601B2 (zh)
CN (1) CN102834869B (zh)
WO (1) WO2011145274A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014112396A1 (ja) * 2013-01-21 2014-07-24 パナソニック株式会社 マスク動作時に比較データを上書きするｃａｍセル
GB2510828B (en) * 2013-02-13 2015-06-03 Surecore Ltd Single wordline low-power SRAM cells
CN106328191B (zh) * 2015-06-30 2019-05-28 展讯通信（上海）有限公司 负电压位线写辅助sram电路及方法
CN106328192B (zh) * 2015-06-30 2019-06-25 展讯通信（上海）有限公司 自动触发的负电压位线写辅助sram电路及方法
KR101927583B1 (ko) 2016-04-21 2018-12-10 연세대학교 산학협력단 로컬 비트 라인 공유 메모리 소자 및 그 구동 방법
US9792967B1 (en) * 2016-06-13 2017-10-17 International Business Machines Corporation Managing semiconductor memory array leakage current
US10714181B2 (en) * 2016-11-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell
WO2019049385A1 (ja) * 2017-09-11 2019-03-14 ウルトラメモリ株式会社 サブアンプ、スイッチング装置、及び、半導体装置
US10643677B2 (en) 2018-06-26 2020-05-05 Sandisk Technologies Llc Negative kick on bit line control transistors for faster bit line settling during sensing
US10643713B1 (en) 2019-02-08 2020-05-05 Sandisk Technologies Llc Toggling power supply for faster bit line settling during sensing
US10878890B1 (en) * 2019-08-20 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Operation assist circuit, memory device and operation assist method
US11094355B1 (en) * 2020-05-05 2021-08-17 Ecole Polytechnique Federale De Lausanne (Epfl) Memory chip or memory array for wide-voltage range in-memory computing using bitline technology
US11211115B2 (en) 2020-05-05 2021-12-28 Ecole Polytechnique Federale De Lausanne (Epfl) Associativity-agnostic in-cache computing memory architecture optimized for multiplication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675529A (en) * 1995-07-07 1997-10-07 Sun Microsystems, Inc. Fast access memory array
CN1178377A (zh) * 1996-08-06 1998-04-08 株式会社日立制作所 存储装置,半导体装置,数据处理装置和计算机系统
US6172918B1 (en) * 1998-12-08 2001-01-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device allowing high-speed operation of internal data buses

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387827A (en) 1990-01-20 1995-02-07 Hitachi, Ltd. Semiconductor integrated circuit having logic gates
JPH03216892A (ja) * 1990-01-20 1991-09-24 Hitachi Ltd 半導体メモリおよび半導体集積回路
US7480189B2 (en) * 2002-09-20 2009-01-20 Intel Corporation Cross-coupled write circuit
JP2005166098A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体記憶装置
US7336546B2 (en) * 2005-02-09 2008-02-26 International Business Machines Corporation Global bit select circuit with dual read and write bit line pairs
US8139432B2 (en) * 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675529A (en) * 1995-07-07 1997-10-07 Sun Microsystems, Inc. Fast access memory array
CN1178377A (zh) * 1996-08-06 1998-04-08 株式会社日立制作所 存储装置,半导体装置,数据处理装置和计算机系统
US6172918B1 (en) * 1998-12-08 2001-01-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device allowing high-speed operation of internal data buses

Also Published As

Publication number Publication date
US20130028032A1 (en) 2013-01-31
US8665657B2 (en) 2014-03-04
CN102834869A (zh) 2012-12-19
JPWO2011145274A1 (ja) 2013-07-22
WO2011145274A1 (ja) 2011-11-24
JP5635601B2 (ja) 2014-12-03

Similar Documents

Publication Publication Date Title
CN102834869B (zh) 半导体存储装置
EP2973578B1 (en) Write-assisted memory with enhanced speed
CN104813404A (zh) 用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器
CN100447896C (zh) 半导体存储装置
CN202275603U (zh) 用于存储器写操作的装置和芯片
CN104599700B (zh) 高密度存储器结构
KR101809894B1 (ko) 메모리 소자 내의 데이터 선의 프리차징에 필요한 피크 전류의 감소 방법
CN102867534B (zh) 存储电路与字线控制电路
US11514952B2 (en) Memory device with strap cells
US20100238749A1 (en) Semiconductor storage device
CN212303080U (zh) 灵敏放大器及存储装置
CN101727973B (zh) 半导体存储器装置
CN101999147A (zh) 半导体存储装置
US8988920B2 (en) Semiconductor memory device
TW201743328A (zh) 記憶體單元
CN106205678B (zh) 一种复制位线控制电路
CN113870911A (zh) 灵敏放大器、存储装置及读写方法
KR100406178B1 (ko) 반도체 메모리 장치
US8971139B2 (en) Semiconductor device and data processing system
CN105097012A (zh) 存储器结构
US6522189B1 (en) High-speed bank select multiplexer latch
US6314038B1 (en) Semiconductor memory device for reducing parasitic resistance of the I/O lines
US8982610B2 (en) Low power static random access memory
US6504782B1 (en) Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle
US6836446B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD.

Effective date: 20150710

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150710

Address after: Kanagawa

Applicant after: Co., Ltd. Suo Si future

Address before: Osaka Japan

Applicant before: Matsushita Electric Industrial Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant