KR100406178B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 제어 신호 발생 회로에서 출력된 제어 신호에 따라 센싱 동작을 실시하기 전에 차지 리사이클링 회로가 동작하여 리스토어 노드 및 센싱 바 노드의 전위를 소정 전위로 상승시키고, 센싱 동작을 실시한 후 리스토어 노드 및 센싱 바 노드로부터 방전되는 전하를 차지 리사이클링 회로를 이용하여 저장하여 다음 센싱 동작을 실시할 때 사용함으로써 센싱을 실시할 때 소비되는 전류를 감소시킬 수 있어 소비 전력을 상당히 줄일 수 있는 반도체 메모리 장치가 제시된다.

Description

반도체 메모리 장치{Semiconductor mamory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 제어 신호 발생 회로에서 출력된 제어 신호에 따라 센싱 동작을 실시하기 전에 차지 리사이클링 회로가 동작하여 리스토어 노드 및 센싱 바 노드의 전위를 소정 전위로 상승시키고, 센싱 동작을 실시한 후 리스토어 노드 및 센싱 바 노드로부터 방전되는 전하를 차지 리사이클링 회로를 이용하여 저장하여 다음 센싱 동작을 실시할 때 사용함으로써 센싱을 실시할 때 소비되는 전류를 감소시킬 수 있어 소비 전력을 상당히 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
DRAM에서 하나의 셀을 선택하여 그 셀의 데이터를 읽기 위해서는 워드라인이 선택되고, 비트라인 쌍이 선택되어야 한다. 그러나, 선택된 셀의 데이터를 그냥 읽기에는 전위가 너무 낮기 때문에 이를 센싱해야 하는데, 리프레쉬 때문에 하나의 워드라인에 연결된 모든 셀을 센싱해야 한다. 즉, 센스 증폭기의 리스토어 노드에 전원 전압의 전위를 공급하고, 센싱 바 노드에 접지 전압의 전위를 공급하여 선택된 셀을 센싱하여야 한다. 따라서, 막대한 양의 전류가 흐르게 되고, 많은 전력 소비 뿐만 아니라 전원 전압의 부족으로 인한 불량까지 야기하는 경우가 많다. 또한, 배터리를 이용한 저전력 시장에서 전력 소비는 중요한 문제가 될 것으로 판단된다.
한편, 센스 증폭기의 센싱 동작이 충분히 진행된 후 다음 워드라인이 활성화되기 전에 현재 활성화된 워드라인과 리스토어 노드, 센싱 바 노드 및 비트라인 쌍을 비트라인 프리차지 전압 레벨로 프리차지하게 되는데, 이때 하이 또는 로우 레벨로 충전된 캐패시터에 저장된 전하를 불필요하게 방전하게 된다.
본 발명의 목적은 센싱 동작을 실시할 때 소비되는 전류를 줄일 수 있어 전력 소모를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 센싱 동작을 실시하기 이전에 리스토어 노드 및 센싱 바 노드에 소정 전위로 상승시키고, 센싱 동작을 실시한 후 방전되는 전하를 충전하여 다음 센싱 동작에 이용할 수 있도록 함으로써 소비 전류를 줄일 수 있고, 소비 전력을 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 개략적인 구조도.
도 2는 본 발명에 따른 제어 신호 발생 회로도.
도 3은 본 발명에 따른 차지 리사이클링 회로도.
도 4는 본 발명에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11 내지 1n : 메모리 셀 어레이
21 내지 2n, 31 내지 3n : 센스 증폭기
41 및 42 : 차지 리사이클링 회로
51 및 52 : 제어 신호 발생 회로
101 및 105 : 제 1 및 제 2 래치 수단
102 내지 104 : 제 1 내지 제 3 NOR 게이트
106 : 포스트 프리차지 회로
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 구성하는 각 셀의 비트라인과 비트라인 바에 따라 구성되는 다수의 센스 증폭기와, 상기 메모리 셀 어레이의 상기 셀을 센싱하기 위한 다수의 신호에 따라 구동되어 제 1 내지 제 3 제어 신호를 발생시키기 위한 제어 신호 발생 회로와, 상기 제어 신호 발생 회로로부터 발생된 제 1 및 제 2 제어 신호에 따라 각각 구동되어 상기 센스 증폭기의 제 1 단자에 전원 전압을 공급하고, 제 2 단자에 접지 전압을 공급하기 위한 제 1 및 제 2 스위칭 수단과, 파워업 신호와 상기 제어 신호 발생 회로로부터 발생된 제 3 제어 신호에 따라 구동되어 상기 센스 증폭기의 동작에 따라 상기 제 1 및 제 2 단자에 소정 전위의 전하를 공급하거나 상기 제 1 및 제 2 단자의 전하를 저장하기 위한 차지 리사이클링 회로를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 블럭도로서, 그 구성을 설명하면 다음과 같다.
다수의 메모리 셀 어레이(11 내지 1n)가 구성되고, 메모리 셀 어레이(11 내지 1n)의 상부와 하부에 비트라인(bit)과 비트라인 바(bitb)에 의해 다수의 비트라인 센스 증폭기(21 내지 2n, 31 내지 3n)가 구성된다. 센스 증폭기(21 내지 2n, 31 내지 3n)는 리스토어 노드(rto)와 센싱 바 노드(sb)에 접속된다. 전원 단자(Vcc)와 리스토어 노드(rto) 사이에 제 1 제어 신호(rtoex)에 따라 구동되는 PMOS 트랜지스터(P21 및 P22)가 접속된다. 센싱 바 노드(sb)와 접지 단자(Vss) 사이에 제 2 제어 신호(sxez)에 따라 구동되는 NMOS 트랜지스터(N11 및 N12)가 접속된다. 한편, 리스토어 노드(rto)와 접지 단자(Vss) 사이에 제 1 캐패시터(Crto)가 접속되며, 센싱 바 노드(sb)와 접지 단자 사이에 제 2 캐패시터(Csb)가 접속된다. 제 1 및 제 2 차지 리사이클링 회로(41 및 42)는 파워업 신호(pwrup)와 제 3 제어 신호(xfer)에 따라 구동되어 센스 증폭기(21 내지 2n, 31 내지 3n)의 리스토어 노드(rto)와 센싱 바 노드(sb)에 전위를 공급한다. 제어 신호 발생 회로(51 및 52)는 비트라인 프리차지 신호(blpz), 비트라인 센스 증폭기 인에이블 신호(sgz) 및 워드라인 인에이블 어드레스 신호(pxz)에 따라 구동되어 제 1 및 제 2 제어 신호(rtoex 및 sxez)와 제 1 및 제 2 차지 리사이클링 회로(41 및 42)를 구동시키기 위한 제 3 제어 신호(xfer)를 발생시킨다.
상기와 같이 구성되는 본 발명에 따른 반도체 메모리 장치의 구동 방법을 설명하면 다음과 같다.
다수의 메모리 셀 어레이(11 내지 1n)의 상부 및 하부에 비트라인(bit)과 비트라인 바(bitb)에 의해 다수의 비트라인 센스 증폭기(21 내지 2n, 31 내지 3n)가 접속된 상태에서 워드라인이 활성화되면 비트라인에 연결된 셀의 캐패시턴스와 비트라인 자체의 캐패시턴스의 전하 분배에 따라 약간의 전압폭이 발생된다. 이러한 약간의 전압폭을 크게 늘리기 위해 제 1 제어 신호(rtoex)는 로우 상태로 인가되고, 제 2 제어 신호(sxez)는 하이 상태로 인가되어 PMOS 트랜지스터(P11 및 P12)와 NMOS 트랜지스터(N11 및 N12)를 동시에 턴온시킨다. 이에 따라 리스토어 노드(rto)는 전원 전압(Vcc)의 전위를 유지하게 되고, 센싱 바 노드(sb)는 접지 전압(Vss)의 전위를 유지하게 된다. 이러한, 로우 상태의 제 1 제어 신호(rtoex)와 하이 상태의 제 2 제어 신호(sxez)가 제어 신호 발생 회로(51 및 52)로부터 출력될 때 제 3 제어 신호(xfer)가 하이 상태로 출력된다. 하이 상태로 출력된 제 3 제어 신호(xfer)에 의해 차지 리사이클링 회로(41 및 42)가 구동되어 리스토어 노드(rto) 및 센싱 바 노드(sb)에 소정의 전하를 공급한다. 따라서, 리스토어 노드(rto) 및 센싱 바노드(sb)의 전위를 설정된 전압으로 상승시키거나 하강시키는 시간을 단축시킬 수 있다.
센스 증폭기(21 내지 2n, 31 내지 3n)의 센싱 동작이 충분히 진행된 후 다음 워드라인이 활성화되기 전에 현재 활성화된 워드라인과 리스토어 노드(rto), 센싱 바 노드(sb) 및 비트라인(bit), 비트라인 바(bitb)를 비트라인 프리차지 전압 레벨로 프리차지하게 된다. 즉, 하이 또는 로우 레벨로 충전된 큰 캐패시터에 저장된 전하를 방전하게 되는데, 캐패시터가 방전을 시작하기 전에 일정량의 전하를 차지 리사이클링 회로(41 및 42)로 전달시켜 전하 분배에 의해 변화된 전압을 원래대로 복원시킨다. 그리고, 다시 워드라인이 활성화되어 비트라인 센스 증폭기가 구동될 때 이 전하를 이용한다.
도 2는 본 발명에 따른 제어 신호 발생 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q101) 사이에 비트라인 센스 증폭기 인에이블 신호(sgz)에 따라 구동되는 제 1 PMOS 트랜지스터(P101)가 접속된다. 제 1 노드(Q101)와 접지 단자(Vss) 사이에 비트라인 센스 증폭기 인에이블 신호(sgz)에 따라 구동되는 제 1 NMOS 트랜지스터(N101) 및 비트라인 프리차지 신호(blpz)가 제 1 인버터(I101)에 의해 반전된 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N102)가 직렬 접속된다. 제 1 노드(Q101)의 전위는 제 2 및 제 3 인버터(I102 및 I103)로 이루어진 제 1 래치 수단(101)에 래치된다. 제 1 래치 수단(101)의 출력 신호는 제 4 내지 제 6 인버터(I104 내지 I106)를 통해 반전 지연되어 제 2 제어 신호(sxez) 출력 단자와 접속된 제 3 PMOS 트랜지스터(P103) 및 제 2 제어 신호(sxez) 출력 단자와 접지 단자(Vss) 사이에 접속된 제 3 NMOS 트랜지스터(N103)를 구동시킨다. 한편, 전원 단자(Vcc)와 제 2 제어 신호(sxez) 출력 단자 사이에 제 1 저항(R101) 및 접지 전압(Vss)이 게이트 단자에 인가되어 항상 턴온 상태를 유지하는 제 2 PMOS 트랜지스터(P102)가 접속된다.
또한, 제 1 래치 수단(101)의 출력 신호는 제 7 내지 제 10 인버터(I107 내지 I110)를 통해 지연되어 전원 단자(Vcc)와 제 1 제어 신호(rtoex) 출력 단자 사이에 접속된 제 4 PMOS 트랜지스터(P104) 및 제 1 제어 신호(rtoex) 출력 단자와 접속된 제 4 NMOS 트랜지스터(N104)를 구동시킨다. 한편, 제 1 제어 신호(rtoex) 출력 단자와 접지 단자(Vss) 사이에 제 4 NMOS 트랜지스터(N104), 제 2 저항(R102) 및 전원 전압(Vcc)이 게이트 단자에 인가되어 항상 턴온 상태를 유지하는 제 5 NMOS 트랜지스터(N105)가 직렬 접속된다.
전원 단자(Vcc)와 제 5 노드(Q105) 사이에 비트라인 센스 증폭기 인에이블 신호(sgz)에 따라 구동되는 제 5 PMOS 트랜지스터(P105)가 접속된다. 제 5 노드(Q105)와 접지 단자(Vss) 사이에 비트라인 센스 증폭기 인에이블 신호(sgz)에 따라 구동되는 제 6 NMOS 트랜지스터(N106)와 워드라인 인에이블 어드레스 신호(pxz<0:3>)를 논리 조합하는 제 1 NOR 게이트(102)의 출력 신호에 따라 구동되는 제 7 NMOS 트랜지스터(N107)가 접속된다. 제 5 노드(Q105)의 전위는 제 11 인버터(I111)를 통해 반전되어 제 3 NOR 게이트(104)의 한 입력 단자로 입력된다.
도면 부호 106은 자신의 출력이 피드백되어 디스에이블되는 포스트 프리차지 회로로서, 일정한 폭의 펄스를 출력하기 위한 것이다. 제 2 NOR 게이트(103)는 제 2 노드(Q102)의 전위와 제 7 인버터(I107)의 출력 신호를 입력하여 논리 조합한다. 제 2 NOR 게이트(103)의 출력 신호는 제 12 내지 제 14 인버터(I112 내지 I114)를 통해 반전 지연되어 전원 단자(Vcc)와 제 6 노드(Q106) 사이에 접속된 제 6 PMOS 트랜지스터(P106)를 구동시키고, 제 12 내지 제 15 인버터(I112 내지 I115)를 통해 지연되어 제 3 NOR 게이트(104)의 다른 한 입력 단자로 입력된다. 제 6 노드(Q106)의 전위는 제 16 내지 제 18 인버터(I116 내지 I118)를 통해 반전 지연되고, 제 2 래치 수단(105)에 래치되어 제 2 노드(Q102)의 전위가 된다. 한편, 제 6 노드(Q106)와 접지 단자(Vss) 사이에 접속된 제 8 NMOS 트랜지스터(N108)는 파워업 신호(pwrup)에 의해 구동된다. 그리고, 전원 단자(Vcc)와 제 6 노드(Q106) 사이에 접속된 제 6 PMOS 트랜지스터(P106)는 제 14 인버터(I114)의 출력 신호에 따라 구동된다.
제 3 NOR 게이트(104)의 출력 신호는 제 21 인버터(I121)를 통해 반전되어 제 3 제어 신호(xfer)로서 출력된다.
상기와 같이 구성되는 본 발명에 따른 제어 신호 발생 회로의 구동 방법을 도 4의 동작 타이밍도를 이용하여 설명하면 다음과 같다.
비트라인 센스 증폭기 인에이블 신호(sgz)는 뱅크 글로벌(bank global) 신호이기 때문에 선택한 블럭만을 구동시킬 수 없는 신호이다. 따라서, 선택한 블럭에서만 구동되는 비트라인 프리차지 신호(blpz)를 함께 리스토어 노드(rto)와 센싱 바 노드(sb)에 전원을 공급하기 위한 제 1 및 제 2 제어 신호(rtoex 및 sxez)를 출력한다. 비트라인 프리차지 신호(blpz)가 로우 상태로 반전되면 제 1 인버터(I101)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N102)를 턴온시킨다. 그리고, 제 1 워드라인 인에이블 어드레스 신호(pxz<0>)가 하이 상태로 인가되어 그에 따른 워드라인이 인에이블되고 제 1 NOR 게이트(102)에 의해 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태로 출력되는 제 1 NOR 게이트(102)의 출력 신호에 의해 제 7 NMOS 트랜지스터(N107)가 턴 오프된다. 이 상태에서 비트라인 센스 증폭기 인에이블 신호(sgz)가 하이 상태로 인가되어 제 1 및 제 5 PMOS 트랜지스터(P101 및 P105)를 턴오프시키고, 제 1 및 제 6 NMOS 트랜지스터(N101 및 N106)를 턴온시킨다. 그러나, 제 1 노드(Q101)는 로우 상태를 유지하고, 제 5 노드(Q105)는 하이 상태를 유지한다. 로우 상태를 유지하는 제 1 노드(Q101)의 전위는 제 1 래치 수단(101)에 의해 래치되고, 제 1 래치 수단(101)은 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 제 1 래치 수단(101)의 출력 신호는 제 4 내지 제 6 인버터(I104 내지 I106)를 통해 로우 상태로 반전 지연되어 제 3 PMOS 트랜지스터(P103)를 턴온시키고, 제 3 NMOS 트랜지스터(N103)를 턴오프시킨다. 따라서, 전원 전압(Vcc)이 제 1 저항(R101), 제 2 및 제 3 PMOS 트랜지스터(P102 및 P103)를 통해 공급되어 하이 상태의 제 2 제어 신호(sxez)를 출력한다.
하이 상태를 유지하는 제 1 래치 수단(101)의 출력 신호는 제 7 내지 제 10 인버터(I107 내지 I110)를 통해 지연되어 제 4 PMOS 트랜지스터(P104)를 턴오프시키고, 제 4 NMOS 트랜지스터(N104)를 턴온시킨다. 따라서, 제 1 제어 신호(rtoex) 출력 단자와 접지 단자(Vss) 사이에 제 4 NMOS 트랜지스터(N104), 제 2 저항(R102) 및 제 5 NMOS 트랜지스터(N105)를 통해 전류 경로가 형성되어 로우 상태의 제 1 제어 신호(rtoex)가 출력된다.
파워업 신호(pwrup)에 의해 제 8 NMOS 트랜지스터(N108)가 턴온되어 제 6 노드(Q106)는 로우 상태를 유지한다. 로우 상태를 유지하는 제 6 노드(Q106)의 전위는 제 16 내지 제 18 인버터(I116 내지 I118)를 통해 하이 상태로 반전 지연되고, 제 2 래치 수단(105)에 래치되어 로우 상태의 신호를 출력하여 제 2 노드(Q102)는 로우 상태의 전위를 유지한다. 로우 상태로 출력되는 제 7 인버터(I107) 출력 신호와 로우 상태를 유지하는 제 2 노드(Q102)의 전위를 제 2 NOR 게이트(103)이 입력하고 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 제 2 NOR 게이트(103)의 출력 신호는 제 12 내지 제 15 인버터(I112 내지 I115)를 통해 지연되어 하이 상태로 제 3 NOR 게이트(104)에 입력된다. 제 3 NOR 게이트(104)는 하이 상태를 유지하는 제 15 인버터(I115)의 출력 신호와 하이 상태를 유지하는 제 5 노드(Q105)의 전위가 제 11 인버터(I111)를 통해 반전되어 로우 상태를 유지하는 제 4 노드(Q104)의 전위를 입력하고 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 3 NOR 게이트(104)의 출력 신호는 제 21 인버터(I121)를 통해 하이 상태로 반전되어 제 3 제어 신호(xfer)로서 출력된다.
한편, 하이 상태로 출력되는 제 2 NOR 게이트(103)의 출력 신호는 제 12 내지 제 14 인버터(I112 내지 I114)를 통해 로우 상태로 반전되어 제 6 PMOS 트랜지스터(P106)를 턴온시킨다. 이때, 파워업 신호(pwrup)는 로우 상태로 천이된 상태이므로 제 8 NMOS 트랜지스터(N108)는 턴오프된 상태를 유지한다. 따라서, 제 6 노드(Q106)는 하이 상태를 유지한다. 하이 상태를 유지하는 제 6 노드(Q106)의 전위는 제 16 내지 제 18 인버터(I116 내지 I118)를 통해 로우 상태로 반전 지연되고, 제 2 래치 수단(105)에 래치되어 하이 상태의 신호를 출력하여 제 2 노드(Q102)는 하이 상태의 전위를 유지한다. 로우 상태로 출력되는 제 7 인버터(I107)의 출력 신호와 하이 상태를 유지하는 제 2 노드(Q102)의 전위를 제 2 NOR 게이트(103)가 입력하고 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 2 NOR 게이트(103)의 출력 신호는 제 12 내지 제 15 인버터(I112 내지 I115)를 통해 지연되어 로우 상태로 제 3 NOR 게이트(104)에 입력된다. 제 3 NOR 게이트(104)는 로우 상태를 유지하는 제 15 인버터(I115)의 출력 신호와 로우 상태를 유지하는 제 4 노드(Q104)의 전위를 입력하고 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 제 3 NOR 게이트(104)의 출력 신호는 제 21 인버터(I121)를 통해 로우 상태로 반전되어 제 3 제어 신호(xfer)로서 출력된다.
워드라인 인에이블 어드레스 신호(pxz<0:3>)가 모두 로우 상태로 천이하여 워드라인을 디스에이블시키면, 제 1 NOR 게이트(102)를 통해 논리 조합되어 하이 상태의 신호를 출력한다. 제 5 노드(Q105)는 하이 상태의 전위를 유지하다가 하이 상태로 출력되는 제 1 NOR 게이트(102)의 출력 신호에 따라 제 7 NMOS트랜지스터(N107)가 턴온되면 로우 상태로 천이하고, 이 전위는 제 11 인버터(I111)를 통해 하이 상태로 반전되어 제 4 노드(Q104)의 전위가 된다. 하이 상태를 유지하는 제 4 노드(Q104)의 전위는 하이 상태를 유지하는 제 15 인버터(I115)의 출력 신호와 함께 제 3 NOR 게이트(104)에 입력되고 논리 조합되어 로우 상태의 신호로 출력된다. 로우 상태를 유지하는 제 3 NOR 게이트(104)의 출력 신호는 제 21 인버터(I121)를 통해 하이 상태로 반전되어 제 3 제어 신호(xfer)로서 출력된다.
비트라인 센스 증폭기 인에이블 신호(sgz)가 로우 상태로 인가되어 제 1 및 제 5 PMOS 트랜지스터(P101 및 P105)를 턴온시키고, 제 1 및 제 6 NMOS 트랜지스터(N101 및 N106)를 턴오프시킨다. 따라서, 제 1 노드(Q101)는 하이 상태를 유지하고, 제 5 노드(Q105) 또한 하이 상태를 유지한다. 하이 상태를 유지하는 제 1 노드(Q101)의 전위는 제 1 래치 수단(101)에 의해 래치되고, 제 1 래치 수단(101)은 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 1 래치 수단(101)의 출력 신호는 제 4 내지 제 6 인버터(I104 내지 I106)를 통해 하이 상태로 반전 지연되어 제 3 PMOS 트랜지스터(P103)를 턴오프시키고, 제 3 NMOS 트랜지스터(N103)를 턴온시킨다. 따라서, 로우 상태의 제 2 제어 신호(sxez)를 출력한다. 로우 상태를 유지하는 제 1 래치 수단(101)의 출력 신호는 제 7 내지 제 10 인버터(I107 내지 I110)를 통해 지연되어 제 4 PMOS 트랜지스터(P104)를 턴온시키고, 제 4 NMOS 트랜지스터(N104)를 턴오프시킨다. 따라서, 하이 상태의 제 1 제어 신호(rtoex)가 출력된다.
하이 상태를 유지하는 제 6 노드(Q106)의 전위는 제 16 내지 제 18 인버터(I116 내지 I118)를 통해 로우 상태로 반전 지연되고, 제 2 래치 수단(105)에 래치되어 하이 상태의 신호를 출력하여 제 2 노드(Q102)는 하이 상태의 전위를 유지한다. 하이 상태로 출력되는 제 7 인버터(I107)의 출력 신호와 로우 상태를 유지하는 제 2 노드(Q102)의 전위를 제 2 NOR 게이트(103)가 입력하고 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 2 NOR 게이트(103)의 출력 신호는 제 12 내지 제 15 인버터(I112 내지 I115)를 통해 지연되어 로우 상태로 제 3 NOR 게이트(104)에 입력된다. 제 3 NOR 게이트(104)는 로우 상태를 유지하는 제 15 인버터(I115)의 출력 신호와 로우 상태를 유지하는 제 4 노드(Q104)의 전위를 입력하고 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 제 3 NOR 게이트(104)의 출력 신호는 제 21 인버터(I121)를 통해 로우 상태로 반전되어 제 3 제어 신호(xfer)로서 출력된다.
상기한 바와 같이 본 발명에 따른 제어 신호 발생 회로는 비트라인 프리차지 신호(blpz)가 로우 상태로 인가되고, 비트라인 센스 증폭기 인에이블 신호(sgz)가 하이 상태로 인가되며, 워드라인 인에이블 어드레스 신호(pxz<0:3>)중 하나가 하이 상태로 인가되면, 제 1 제어 신호(rtoex)는 하이 상태로 출력되고, 제 2 제어 신호(sxez)는 로우 상태로 출력되며, 제 3 제어 신호(xfer)는 설정된 시간동안 하이 상태로 출력된다.
또한, 비트라인 프리차지 신호(blpz)가 로우 상태로 인가되고, 비트라인 센스 증폭기 인에이블 신호(sgz)가 하이 상태로 인가되는 상태에서 워드라인 인에이블 신호(pxz<0:3>)가 로우 상태로 천이하여 워드라인이 디스에이블되면 제 3 제어 신호(xfer)가 하이 상태로 출력된다. 이후 비트라인 센스 증폭기 인에이블 신호(sgz)가 로우 상태로 천이하면 제 1 제어 신호(rtoex)가 하이 상태로 출력되고, 제 2 제어 신호(sxez)가 로우 상태로 출력되며, 제 3 제어 신호(xfer)가 로우 상태로 출력된다.
도 3은 본 발명에 따른 차지 리사이클링 회로도로서, 그 구성을 설명하면 다음과 같다.
전원 단자(Vcc)와 제 1 노드(Q201) 사이에 접속된 제 1 PMOS 트랜지스터 (P201)는 파워업 신호(pwrup)가 제 1 인버터(I201)에 의해 반전된 신호에 따라 구동된다. 제 1 노드(Q201)에는 제 1 캐패시터(C201)가 접속되며, 제 1 노드(Q201)와 리스토어 노드(rto) 사이에 제 3 제어 신호(xfer)와 이를 반전시키는 제 2 인버터(I202)의 출력 신호에 따라 구동되는 제 1 전송 게이트(T201)가 접속된다. 제 2 노드(Q202)와 접지 단자(Vss) 사이에 파워업 신호(pwrup)에 따라 구동되는 제 1 NMOS 트랜지스터(N201)가 접속된다. 제 2 노드(Q202)에는 제 2 캐패시터(C202)가 접속되며, 제 2 노드(Q202)와 센싱 바 노드(sb) 사이에 제 3 제어 신호(xfer)와 이를 반전시키는 제 2 인버터(I202)의 출력 신호에 따라 구동되는 제 2 전송 게이트(T202)가 접속된다.
상기와 같이 구성되는 본 발명에 따른 차지 리사이클링 회로의 구동 방법을 도 4의 타이밍도를 이용하여 설명하면 다음과 같다.
파워업 신호(pwrup)가 하이 상태로 인가되면 제 1 인버터(I201)를 통해 로우 상태로 반전되고, 이 신호에 의해 제 1 PMOS 트랜지스터(P201)를 턴온시킨다. 이에 의해 전원 전압(Vcc)이 제 1 노드(Q201)로 공급된다. 따라서, 제 1 노드(Q201)는 전원 전압(Vcc)의 전위를 유지하게 되고, 제 1 캐패시터(C201)에 전하가 차징된다. 한편, 하이 상태로 인가되는 파워업 신호(pwrup)에 의해 제 1 NMOS 트랜지스터 (N201)가 턴온되고, 제 2 노드(Q201)는 접지 전압(Vss)의 전위를 유지하게 된다. 이때, 제 2 캐패시터(C202)에 충전된 전하는 접지 단자(Vss)로 방전된다. 이 상태에서 파워업 신호(pwrup)가 로우 상태로 반전되고, 제 3 제어 신호(xfer)가 하이 상태로 인가되면, 하이 상태의 제 3 제어 신호(xfer)와 이 신호가 제 2 인버터(I202)에 의해 로우 상태로 반전된 신호에 의해 제 1 및 제 2 전송 게이트(T201 및 T202)가 턴온된다. 이에 따라, 리스토어 노드(rto)로 제 1 노드(Q201)의 전위가 전달되고, 센싱 바 노드(sb)로 제 2 노드(Q202)의 전위가 전달된다. 따라서, 제 1 노드(Q201)의 전위는 셀 캐패시턴스와 비트라인의 자체 캐패시턴스에 의해 분배된 전압만큼 강하된 전위(Vcc-dV)를 갖게 되고, 제 2 노드(Q202)의 전위는 그 만큼 상승된 전위(dV)를 갖게 된다.
제 3 제어 신호(xfer)가 로우 상태로 천이하면, 제 1 및 제 2 전송 게이트(T201 및 T202)가 턴오프되어 제 1 노드(Q201)와 리스토어 노드(rto), 그리고 제 2 노드(Q202)와 센싱 바 노드(sb)의 연결을 끊는다.
센싱 동작을 실시한 후 워드라인 인에이블 어드레스 신호(pxz<0>)가 로우 상태로 천이하여 워드라인이 디스에이블되면, 제 3 제어 신호(xfer)가 하이 상태로 인가된다. 이에 의해 제 1 및 제 2 전송 게이트(T201 및 T202)가 턴온되어 리스토어 노드(rto)와 제 1 노드(Q201)가 연결되고, 센싱 바 노드(sb)와 제 2 노드(Q202)가 연결된다. 따라서, 제 1 노드(Q201)는 전원 전압(Vcc)의 전위를 유지하게 되고, 제 2 노드(Q202)는 접지 전압(Vss)의 전위를 유지하게 된다. 그리고, 비트라인 센스 증폭기 인에이블 신호(sgz)가 로우 상태로 천이하면 제 3 제어 신호(xfer)가 로우 상태로 천이하므로 제 1 및 제 2 전송 게이트(T201 및 T202)가 턴오프된다. 따라서, 리스토어 노드(rto)와 제 1 노드(Q201)의 연결 및 센싱 바 노드(sb)와 제 2 노드(Q202)의 연결이 끊어지고, 제 1 노드(Q201)는 전원 전압(Vcc)의 전위를 유지하고, 제 2 노드(Q202)는 접지 전압(Vss)의 전위를 유지하게 된다.
상술한 바와 같이 본 발명에 의하면 제어 신호 발생 회로에서 출력된 제어 신호에 따라 차지 리사이클링 회로가 동작하여 센싱 동작을 실시하기 전에 리스토어 노드 및 센싱 바 노드의 전위를 소정 전위로 상승시키고, 센싱 동작을 실시한 후 리스토어 노드 및 센싱 바 노드로부터 방전되는 전하를 차지 리사이클링 회로를 이용하여 저장하여 다음 센싱 동작을 실시할 때 사용함으로써 센싱을 실시할 때 소비되는 전류를 감소시킬 수 있어 소비 전력을 상당히 줄일 수 있다.

Claims (7)

  1. 메모리 셀 어레이와,
    상기 메모리 셀 어레이를 구성하는 각 셀의 비트라인과 비트라인 바에 따라 구성되는 다수의 센스 증폭기와,
    상기 메모리 셀 어레이의 상기 셀을 센싱하기 위한 다수의 신호에 따라 구동되어 제 1 내지 제 3 제어 신호를 발생시키기 위한 제어 신호 발생 회로와,
    상기 제어 신호 발생 회로로부터 발생된 제 1 및 제 2 제어 신호에 따라 각각 구동되어 상기 센스 증폭기의 제 1 단자에 전원 전압을 공급하고, 제 2 단자에 접지 전압을 공급하기 위한 제 1 및 제 2 스위칭 수단과,
    파워업 신호와 상기 제어 신호 발생 회로로부터 발생된 제 3 제어 신호에 따라 구동되어 상기 센스 증폭기의 동작에 따라 상기 제 1 및 제 2 단자에 소정 전위의 전하를 공급하거나 상기 제 1 및 제 2 단자의 전하를 저장하기 위한 차지 리사이클링 회로를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 제어 신호에 따라 구동되는 PMOS 트랜지스터이고, 상기 제 2 스위칭 수단은 상기 제 2 제어 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제어 신호 발생 회로는 비트라인 프리차지 신호 및 비트라인 인에이블 신호에 따라 구동되어 상기 비트라인 인에이블 신호를 반전시키기 위한 제 1 수단과,
    상기 제 1 수단의 출력 신호를 래치하기 위한 제 2 수단과,
    상기 제 2 수단의 출력 신호를 소정 시간 지연시켜 상기 제 1 제어 신호를 출력하기 위한 제 3 수단과,
    상기 제 2 수단의 출력 신호를 반전 지연시켜 상기 제 2 제어 신호를 출력하기 위한 제 4 수단과,
    상기 제 2 수단의 출력 신호의 반전 신호 및 자신의 출력 신호에 따른 신호에 의해 소정의 펄스를 생성하기 위한 위한 제 5 수단과,
    다수의 워드라인 인에이블 어드레스 신호를 논리 조합하기 위한 제 6 수단과,
    상기 비트라인 인에이블 신호 및 상기 제 6 수단의 출력 신호에 따라 상기 비트라인 인에이블 신호와 반대 위상을 갖는 신호 또는 동일 위상을 갖는 신호를 출력하기 위한 제 7 수단과,
    상기 제 5 수단의 출력 신호의 반전 신호 및 상기 제 7 수단의 출력 신호를 논리 조합하여 상기 제 3 제어 신호를 출력하기 위한 제 8 수단을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 5 수단은 제 1 노드와 접지 단자 사이에 접속되어 파워업 신호에 따라 구동되는 NMOS 트랜지스터와,
    상기 제 4 수단의 출력 신호의 반전 신호 및 제 2 노드의 전위를 입력하여 논리 조합하기 위한 NOR 게이트와,
    상기 NOR 게이트의 출력 신호를 반전 및 지연시키기 위한 제 1 반전 지연 수단과,
    전원 단자와 상기 제 1 노드 사이에 접속되어 상기 제 1 반전 지연 수단의 출력 신호에 따라 구동되는 PMOS 트랜지스터와,
    상기 제 1 노드의 전위를 반전 및 지연시키기 위한 제 2 반전 지연 수단과,
    상기 제 2 반전 지연 수단의 출력 신호를 래치시켜 상기 제 2 노드의 전위를 결정하기 위한 래치 수단을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서, 상기 제 6 수단은 NOR 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서, 상기 제 8 수단은 NOR 게이트인 것을 특징으로 하는 반도체 메모리 장치
  7. 제 1 항에 있어서, 상기 차지 리사이클링 회로는 전원 단자와 제 1 노드 사이에 접속되어 상기 파워업 신호의 반전 신호에 따라 구동되는 PMOS 트랜지스터와,
    상기 제 1 노드에 공급된 전하를 충전하기 위한 제 1 캐패시터와,
    제 2 노드와 접지 단자 사이에 접속되어 상기 파워업 신호에 따라 구동되는 NMOS 트랜지스터와,
    상기 제 2 노드에 공급된 전하를 충전하기 위한 제 2 캐패시터와,
    상기 제 3 제어 신호 및 그 반전 신호에 따라 구동되어 상기 제 1 노드와 상기 센스 증폭기의 제 1 단자를 전기적으로 연결시키기 위한 제 1 전송 게이트와,
    상기 제 3 제어 신호 및 그 반전 신호에 따라 구동되어 상기 제 2 노드와 상기 센스 증폭기의 제 2 단자를 전기적으로 연결시키기 위한 제 2 전송 게이트를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치.
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