JPH0330186A - しきい電圧生成装置 - Google Patents

しきい電圧生成装置

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JPH0330186A
JPH0330186A JP2144585A JP14458590A JPH0330186A JP H0330186 A JPH0330186 A JP H0330186A JP 2144585 A JP2144585 A JP 2144585A JP 14458590 A JP14458590 A JP 14458590A JP H0330186 A JPH0330186 A JP H0330186A
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JP
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threshold voltage
bit line
inverter
voltage
inverter circuit
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JP2144585A
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Fang-Shi Lai
フアング―シイ・ライ
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International Business Machines Corp
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

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  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は半導体メモリ技術、特に、ＶＤＤ／２センシン
グ（ｓｅｎｓｉｎｇ）を用いるトランジスタ・メモリの
ビット・ラインを前充電する回路に関する．Ｂ．従来技
術 ＭＯＳメモリ・アレイはセンス増幅器を用いて復号中の
個々のメモリ・セルの状態を判定する．スタティック・
メモリ装置内のアドレス指定されたメモリ・セルはビッ
ト・ラインでセンスされ、メモリ・セルで２進数１又は
Ｏを表わす相対的な電荷を決定する．センスされた電荷
はセンス増幅器を含むラッチをセットするために用いる
．ビット・ラインはセンス増幅器ラッチのノードに接続
される．復号されたメモリ・セルのＲＥＡＤ（読取り）
動作中に，ラッチは２つのビット・ラインＢＬ及び卸の
論理状態によって決定された状態を仮定する．メモリ・
セル上の電荷を読取る前に，ビット・ラインは同じ電位
に前充電される．Ｌｕ及びＣｈａｏ，　ｒＣＭＯＳ　Ｄ
ＲＡＭによるＶＤＤ／２ビット・ライン・センシング方
式（　Ｈａｌｆ−ＶＤＤ　　Ｂｉｔ−ＬｉｎｅＳｅｎｓ
ｉｎｇ　Ｓｃｈｅｍｅ　　ｉｎ　　ＣＭＯＳ　ＤＲＡＭ
ｓ）Ｊ，固体回路のＩＥＥＥジャーナル　（ＩＥＥＥ　
Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｊｄ　ＳｔａｔｅＣｉｒ
ｃｕｉｔｓ），　１　９　８　４年８月，及びＦｕｊｉ
外，「高速センス増幅器を有する５０−ＵＡ予備ＩＭＸ
Ｉ／２５６ＫＸ４　ＣＭＯＳ　　ＤＲＡＭ（５０−ＵＡ
　　Ｓｔａｎｄｂｙ　　ｌｍｘｌ／２５６ｋｘ４　　Ｃ
ＭＯＳ　　ＤＲＡＭｗｉｔｈ　ｌｌｉｇｈ　Ｓｅｎｓｅ
　Ａｍｐｌｉｅｒ）Ｊ，固体回路のＩＥＥＥジャーナル
（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔ
ａｔｅ　Ｃｉｒｃｕｉｔｓ），１９８６年１０月を含む
幾つかの論文には，ビット・ラインを全２進ロジック状
態電圧ＶＤＤの１／２まで前充電することが有利である
ことが報告されている． ＶＤＤ／２センシングを実現するには、ビット・ライン
ＢＬ、一肛をおよそＶＤＤ／２の電圧に前充電する基４
＋！電圧生成装置を必要とする． 電圧生成装置はメモリ・アレイの電力消費をあまり増加
させない効率的な電力装置でなければならない．同時に
、メモリ・セルの読取りに先行する短い前充電期間に全
てのビット・ラインを前充電するために、かなり大きな
電流レベルをビット・ラインＢＬ．−に供給する必要が
ある．回路素子の数を最小にする高密度ＭＯＳ回路では
制約が追加され，これらの目標の実現を更に困難にする
．Ｃ．発明が解決しようとする課題 本発明の目的はメモリ・アレイのビット・ラインを前充
電するしきい電圧生成装置を提供することである． 本発明のより特定の目的の１つはＣＭＯＳ集積回路で実
現可能なしきい電圧生成装置を提供することである． 本発明のより特定のもう１つの目的はトランジスタ・メ
モリ・アレイのＶＤＤ／２センシングで用いるしきい電
圧生成装置を提供することである．Ｄ．課題を解決する
ための手段 本発明のこれらの目的及びその他の目的はＣＭＯＳ技術
で実現され、トランジスタ・メモリ・アレイのビット・
ラインに十分に大きい充電電流及び放電電流を供給する
回路を提供する．　ＣＭＯＳ技術で実現されたとき、該
回路の零入力時の電力消費は漏れ電流による電力消費だ
けである．従って，しきい電圧生成装置を用いてもトラ
ンジスタ・アレイの消費電力全体はあまり増加しない． 本発明の実施に際しては、第１及び第２のインバータ回
路が設けられる．各々のインバータは，ＶＤＤ／２セン
シングで用いる基準電圧の上限及び下限を定める異なる
しきい電圧を生じるように選択される．インバータ入力
は互いに接続され、ビット・ライン邸動端子を形成する
． インバータの各々は、充電電流を供給し放電電流を受取
るために，出力がビット・ライン駆動回路に接続され、
藤動回路はビット・ライン駆動端子に接続される． 動作中、ビット・ライン電圧は各々のインバータによっ
てセンスされる．もしこのビット・ライン電圧が基準電
圧の下限よりも低ければ，基準電圧の下限に達するまで
駆動回路によってビット・ラインに電流が供給され．基
準電圧の下限に達した時点で、第１のインバータの出力
状態が切替えられ．！Ｍ動回路は該ビット・ラインの充
電を中止する． ビット・ラインの電圧が高すぎる場合には、第２のイン
バータの状態が切替えられ，その結果、駆動回路によっ
てビット・ラインから放電電流が流される．ビット・ラ
イン電圧が第２のインバータのしきい電圧よりも低下す
ると，駆動回路はビット・ラインの放電を中止する． Ｅ．実施例 第２＠には、メモリ・セルφ〜Ｎの列の概要図を示す．
これらのメモリ・セルは一般にスタティックＩＩＡＭ構
造であり、複数のＮＭＯＳ及びＰＭＯＳ　ＦＥＴは２進
数１又はＯに対応する静電荷を貯えるように配列される
．メモリ・セルの各々はメモリ・マトリックスを構成す
るメモリ・セルの列及び行の部分である．該マトリック
スの所与の行にあるセルのアドレス指定を可能にするワ
ード・ライン・イネーブル信号が示されている．ワード
・ライン・アドレスによってアドレス指定された特定の
メモリ・セルが対応するセンス増幅器１５で読取られる
．センス増幅器ｌ５は２進数及びその補数の値をＢＬ及
び可として記憶する．列を構成するセルは全てビット・
ラインＢＬ及び補数ビット・ライン−に接続される．従
って、ワード・ラインのアドレスで、各列のセルの１つ
が適切なセンス増幅器によって読取られセンスされる．
ＶＤＤ／２ビット・センシング方式で、ビット・ライン
ＢＬ及び−はメモリ・セル８　（図示せず）又は９の論
理状態に対応する電圧ＶＤＤの１７２に前充電される．
ビット・ラインＢＬ及び一の充電はワード・ラインυＬ
Ｎ　ＥＮＡＢＬＥが論理１の状態のときに開始する読取
り動作の直前に起きる．従って、前充電する期間はセル
の各行の読取りの直前に生じる． ビット・ラインＩＩＬ及び可の前充電はスイッチ１３を
イネーブルすることによって行われる．これは，前充電
期間中に．ビット・ラインＢし及び−をしきい電圧生成
装置１１によって供給された電圧に充電することを可能
にする，　ＶＤＤ／２センシングでは、この電圧レベル
は２ｉ数１の状態を表わすセル電圧ＶＤＤのおよそ１／
２である．他のメモリ構造の場合と同じように、デコー
ダ１８は列アドレスに対応するセンス増幅器１５を選択
する． ＶＤＤ／２センシング方式では、ビット・ラインの各対
（ＢＬ及び−）は、前充電期間中に、各々がしきい電圧
生成装置１１に接続された複数のゲート１３によって、
およそＶＤＤ／２に前充電される．本発明は，メモリ・
アレイの電力消費をあまり増加せず、しかもメモリの全
てのビット・ラインに５０ｍＡ以上の電流を供給する特
定のしきい電圧生戊装置１１を企図している．しきい電
圧の範囲内にある電圧レベルにビット・ラインを充電す
ることを可能にする本発明の実施例を第１図に示す．ビ
ット・ライン駆動端子２０に入力が接続され、しきい電
圧生成装置の出力に対応する第１及び第２のインバータ
２３及び２７が設けられている．第Ｉのインバータ２３
は直列に接続された１》ＭＯＳ　ＦＥＴ　２　１及びＮ
ＭＯＳ　ＦＥＴ　２　２を含．む．　　ＰＦＥＴ２ｌ及
びＮＦＥＴ　２　２はＶＤＤボルトの電位を有する電源
に接続される． 第２のインバータ２７も，同じ電ｇ　ｖｏｏに直列に接
続されたＰＭＯＳ　ＦＥＴ　２　５及びＮＩ４０５　Ｆ
ＥＴ　２　６を含む．これらのインバータの入力は共に
ビット・ライン端子２０に接続される． インバータ２３及び２７の各々はビット・ラインを充電
する場合の上限及び下限の電圧を規定するしきい電圧を
生じるように選択される．インバータ２３及び２７の各
々を構成するＰＭＯＳ及びＮＭＯＳトランジスタ２１、
２２及び２５、２６の各々の長さ及び幅の比を選択する
ことにより、インバータの各々について異なるしきい電
圧を設定することが可能である．　ＶＤＤが５ボルトに
等しいシステムでは、トランジスタの各々について適切
な幅対長さ（Ｗ／Ｌ）のパラメータを選択することによ
り、インバータ２３のしきい電圧は２ボルトに、インバ
ータ２７のしきい電圧は３ボルトに都合よくセットする
ことができる． 図示のように、電圧駆動回路３５はＰＭＯＳトランジス
タ３３及びＮＭＯＳ　トランジスタ３４を含む．直列に
接続された、これらのトランジスタは電源ｖＤロに接続
される．直列接続されたトランジスタ３３及び３４の接
合部は、ビット・ライン端子２０への電流又はビット・
ライン２０からのシンク電流を牒動し．設定された２及
び３ボルトのしきい電圧の範囲内にビット・ライン２０
の電圧を維持するために用いる． 第１図の回路の動作を第３図によって簡単に説明する．
第３図は第１図のインバータ回路２３及び２７の動作を
示す．第３図に示す、ビット・ライン端子２０の電圧に
対応する入力電圧が２ボルトよりも低いとき、インバー
タ２３は最大５ボルトの論理ｌの出力を供給する．ビッ
ト・ライン端子２０の電圧が２ボルトのしきい電圧にな
ると、インバータ２３は状態を切替え，およそ０ボルト
になる．しかしながら、図示のように、ビッ１〜・ライ
ン端子２０の電圧はインバータ２７の，３ボルトと図示
されている、しきい電圧よりも低いから、ビット・ライ
ン端子２０の電圧が３ボルトよりも高くなるまで，イン
バータ２７の出力は高い電圧のままである． インバータ２３及び２７の出力端子はインバータ３０及
び３１を介して電圧踵動回路３５に結合される．動作中
、ビット・ライン駆動端子２０の電圧が２ボレトよりも
低いとき、インバータ２３はトランジスタ３３を使用可
能にし、インバータ２７はトランジスタ３４の導電を禁
止する．従って、この状態の間に、ビット・ライン端子
２０はトランジスタ３３を介してソースＶＤＤからの電
流によって充電される．ビット・ライン端子２０の電圧
が２ボルトになると、インバータ２３は第３図に示すよ
うに状態を切替え、トランジスタ３３はもはやビット・
ライン端子２０への邸動電流を流さない．従って，ビッ
ト・ライン２０は２ボルトよりも僅かに高いしきい電圧
に充電される．もしビット・ライン端子２０の電圧を３
ボルトよりも高くするような、比較的希に起きる過渡現
象がビット・ライン２０で起きれば、ビット・ライン２
０は過充電される．しかしながら、インバータ２７はビ
ット・ラインが３ボルトよりも高く充電されるのを阻止
する．もしこの状態が生じるならば、インバータ２７は
状態を論理ｌの出力から論理０の出力に切替える．これ
はインバータ３１を介して、導電されているＮＭＯＳ　
トランジスタ３４に結合される．ビット・ライン上の余
分な電荷はビット・ライン端子２０から導電中のＮＭＯ
Ｓトランジスタ３４を通じて流される．ビット・ライン
端子２０の電圧が３ボルトよりも低くなると、インバー
タ２７は状態を論理１の状態に切替えて，ＮＭＯＳトラ
ンジスタ３４を非導電状態にする．第１図の動作の詳細
を第４図に示す．第４図は回路内のノードの電圧を示す
ことにより回路がどのように作動するかを示す．インバ
ータ２３及び２７の出力電圧はそれぞれカーブＣ及びＤ
によって示す．反転されたインバータ２３及び２７の出
力はカーブＡ及びＢによって示す． 回路が初期化されると、インバータ出力Ｃは最初はＯボ
ルトである．その結果、ノードＡは低い状態に駆動され
てトランジスタ３３は導電を開始し，ビット・ライン端
子２０をカーブＥで示すようにおよそＶＤＤ／２の電圧
に充電する．カーブＣで示すように、インバータ２３の
出力はインバータ２３のしきい電圧に達するまで高くな
った後、急激に低くなる．同時に．カーブＥの電圧が２
．５ボルトになると、インバータ２３は急速に状態を切
替える．２．５ボルトの端子しきい電圧がインバータ入
力に達した後、インバータ２７の出力は小量の漏れ電流
により，カーブＤで示すように、ＶＤＤよりも僅かに低
い状態に保持される．第４図から明らかなように５最終
的な電圧を得るための切替え峙聞及び充電時間は１００
ナノ秒よりも短く，回路がそのしきい電圧を得る速度を
極めて高速にする． 回路がその静止状態にあるとき、前充電期間外では，ビ
ット・ライン端子２０の電圧はしきい領域２〜３ボルト
の範囲内に維持され、電力消費は殆ど生じない．詳細に
言えば、回路の唯一の電力消費は、どのゲートも導電状
態にないときの漏れ電流、によるものである．従って，
メモリに加えられる全電カオーバヘッドは極めて微々た
るものである． 第５図に、ビット・ラインをＯボルトからしきい電圧ま
で充電するため、又はビット・ラインを５ボルトからし
きい電圧まで放電するためにに必要な時間を示す．所望
の１／２センシング・ビット・ライン電圧は前充電期間
中に１８０ナノ秒よりも短い時間で得られることがわか
る． 第６図に示すように、回路は４０ｍＡの廃動電流又は４
０■＾の放電電流即ちシンク電流を流すことが可能であ
る． 前記回路はＣＭＯＳ技術で製造することが可能であり．
歩どまりは比較的高い，ＣＭＯＳ技術でしきい電圧を設
定する際に得られる通常の公差は、インバータのしきい
電圧を十分に離して選択することにより装置の不安定は
生じない．装置チャネルの長さ及び幅は、プロセス変動
がインバータしきい電圧に及ぼす影響を最小にする大き
さに維持される．従って，ＣＭＯＳ技術のプロセス変動
は回路を不安定にするようなしきい電圧の重複部分を生
じない． 前記しきい電圧生成装置は少数のトランジスタしか使用
しないので、シリコン領域の使用可能なスペースを効率
的に利用する．回路は非常に高い、少なくとも４０ｍＡ
の電−ｄｔ廃動能力を備えており、安定した状態では電
力消費はごく僅かである．この特性は特にスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイで好
都合である．装置による電力消費は充電能力とは無関係
である．以上がＶＤＤ／２センシング方式のための新し
い基準電圧生成装置の説明である． Ｆ．発明の効果 本発明はＣＭＯＳ技術で実現され、トランジスタ・メモ
リ・アレイのビット・ラインにかなり高い充電電流及び
放電電流を供給することができる回路を提供する．
【図面の簡単な説明】
第１図は本発明の良好な実施例を示す図である．第２図
はＳＲＡＭアレイにおけるｌ／２　ＴＬ圧センシングの
実施例を示す図である． 第３図はインバータ回路の動作をビット・ライン電圧の
関数として示す図である． 第４図は第１図の回路のノード電圧を示す図である． 第５図はビット・ラインを放電する回路の応答時間を示
す図である． 第６図は第１図の回路の駒動／シンク電流容量を示す図
である．

Claims (6)

    【特許請求の範囲】
  1. （１）固体メモリ装置において、前記メモリのビット・
    ラインを前充電するための基準電圧を生成するしきい電
    圧生成装置であって、 （ａ）前記基準電圧よりも低いしきい電圧を有する第１
    のインバータ回路、 （ｂ）前記基準電圧よりも高いしきい電圧を有し、入力
    接続部を前記第１のインバータ回路と共有する第２のイ
    ンバータ回路。 （ｃ）前記第１のインバータ回路の出力信号に応答して
    電圧ソースＶＤＤから電流を供給し、前記第２のインバ
    ータ回路の出力信号に応答して前記ビット・ラインから
    放電する電圧駆動手段、及び（ｄ）前記電圧駆動手段と
    インバータ回路の共有入力接続部を接続し、前記インバ
    ータ回路は前記ビット・ラインへ（から）の充（放）電
    電流を供給し、前記しきい電圧によって規定された範囲
    内に電圧を維持するビット・ライン駆動接続部 を含むしきい電圧生成装置。
  2. （２）特許請求の範囲第（１）項記載のしきい電圧生成
    装置であって、 前記インバータ回路の各々がＮチャネルＦＥＴと直列に
    接続されたＰチャネルＦＥＴを含み、前記Ｐチャネルと
    Ｎチャネルがゲートの接続部を共有するしきい電圧生成
    装置。
  3. （３）特許請求の範囲第（１）項記載のしきい電圧生成
    装置であって、 前記第１のインバータ回路のしきい電圧がおよそ２ボル
    トであるしきい電圧生成装置。
  4. （４）特許請求の範囲第（２）項記載のしきい電圧生成
    装置であって、 出力端子を形成し、電圧ソースＶＤＤの端子の間の接続
    に適合する、第１と第２の直列に接続されたＰチャネル
    とＮチャネルのＦＥＴトランジスタ、及び 前記ＰチャネルとＮチャネルのＦＥＴトランジスタのゲ
    ートの接続部を前記第１と第２のインバータ回路の出力
    端子に接続する第３と第４のインバータ回路 を含むしきい電圧生成装置。
  5. （５）固体メモリ装置において、ＶＤＤ／２電圧にビッ
    ト・ラインを前充電するビット・ライン駆動回路であっ
    て、 （ａ）０からＶＤＤまでの範囲内にあるしきい電圧を有
    する第１のインバータ回路、 （ｂ）前記第１のインバータのしきい電圧よりも高くＶ
    ＤＤよりも低いしきい電圧を有し、入力接続部を前記第
    １のインバータ回路と共有する第２のインバータ回路、 （ｃ）ＶＤＤボルトの電圧ソースの第１と第２の端子の
    間に接続され、各々のゲートが接続されている、第１と
    第２の直列に接続されたＭＯＳトランジスタ、（ｄ）前
    記第１と第２の直列に接続されたＭＯＳトランジスタの
    ゲート接続部に前記第１と第２のインバータのそれぞれ
    の出力部を接続する第３と第４のインバータ回路、及び （ｅ）前記第１と第２の直列に接続されたＭＯＳトラン
    ジスタで形成された接合部を前記共有の入力接続部に接
    続し、従って前記共有の入力接続部を前記第１と第２の
    インバータのしきい電圧の間の電位差に維持するフィー
    ドバック経路 を含むビット・ライン駆動回路。
  6. （６）特許請求の範囲第（５）項記載のしきい電圧生成
    装置であって、 前記第１と第２のインバータの各々は入力を形成するゲ
    ート接続部を共有する直列に接続されたＰチャネルＦＥ
    ＴとＮチャネルＦＥＴを含み、各々がそれぞれのインバ
    ータしきい電圧を供給するように選択されたチャネル幅
    ／長さ比を有するしきい電圧生成装置。
JP2144585A 1989-06-13 1990-06-04 しきい電圧生成装置 Pending JPH0330186A (ja)

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US07/365,579 US4943945A (en) 1989-06-13 1989-06-13 Reference voltage generator for precharging bit lines of a transistor memory
US365579 1989-06-13

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EP (1) EP0405105A3 (ja)
JP (1) JPH0330186A (ja)

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