JPS60246418A - 基準電位発生回路 - Google Patents
基準電位発生回路Info
- Publication number
- JPS60246418A JPS60246418A JP59102867A JP10286784A JPS60246418A JP S60246418 A JPS60246418 A JP S60246418A JP 59102867 A JP59102867 A JP 59102867A JP 10286784 A JP10286784 A JP 10286784A JP S60246418 A JPS60246418 A JP S60246418A
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- Japan
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- potential
- reference potential
- transistor
- transistors
- invertors
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は同一半導体基板に集積されたＭＯ８集積回路の
電源電位の変動に応答して基準電位を保持する基準電位
発生回路に関する。
電源電位の変動に応答して基準電位を保持する基準電位
発生回路に関する。
（従来の技術）
従来、基準電位発生回路は差動増幅器、ＭＯＳトランジ
スタメモリ等に多く用いられているが、消費電力及び電
流供給能力の面で大きな欠点があった。
スタメモリ等に多く用いられているが、消費電力及び電
流供給能力の面で大きな欠点があった。
第１図は従来の基準電位発生回路の一例の回路図である
。
。
この回路は、電源電位（以下■。Ｃと称す）と接地電位
（以下ＧＮＤと称す）との間に、ドレイ／とゲートを共
通接続されたＭＯＳトラ／′）スタＱ全複数個直列に接
続したものである。ＭＯＳトラ／ジスタＱは、単なる抵
抗素子として機能し、この回路はいわゆる抵抗分割回路
を構成する。従って、第１図の回路は、■ＣＣの変動に
応じて抵抗分割の比率によって定まる電位を発生する為
、基準電位発生回路として用いることができる。
（以下ＧＮＤと称す）との間に、ドレイ／とゲートを共
通接続されたＭＯＳトラ／′）スタＱ全複数個直列に接
続したものである。ＭＯＳトラ／ジスタＱは、単なる抵
抗素子として機能し、この回路はいわゆる抵抗分割回路
を構成する。従って、第１図の回路は、■ＣＣの変動に
応じて抵抗分割の比率によって定まる電位を発生する為
、基準電位発生回路として用いることができる。
しかしながら、第１図の回路においては、抵抗分割によ
って基準電位を発生させる為、単に電流全消費し、また
基準電位に対する電流供給能力を大きくする為には必要
な電流供給能力に応じて消費電流を増加させなければな
らない。従って、第１図に示すような基準電位発生回路
においては、消費電流が大きい割には小さな電流供給能
力しか得られないという欠点があった。
って基準電位を発生させる為、単に電流全消費し、また
基準電位に対する電流供給能力を大きくする為には必要
な電流供給能力に応じて消費電流を増加させなければな
らない。従って、第１図に示すような基準電位発生回路
においては、消費電流が大きい割には小さな電流供給能
力しか得られないという欠点があった。
（発明の目的）
本発明の目的は、上記欠点を除去し、低い消費電力で大
きな電流供給能力をもつ基準電位発生回路を提供するこ
とにある。
きな電流供給能力をもつ基準電位発生回路を提供するこ
とにある。
（発明の構成）
本発明の基準電位発生回路は、同−半導体基板罠互いに
しきい値の相異なる複数個のＭ ＯＳインバータを設け
、該ＭＯＳインバータの入力節点を共通接続し、かつ基
準電位との差電位を検出して負帰還をかけるように接続
したことを特徴として構成される。
しきい値の相異なる複数個のＭ ＯＳインバータを設け
、該ＭＯＳインバータの入力節点を共通接続し、かつ基
準電位との差電位を検出して負帰還をかけるように接続
したことを特徴として構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
以下の説明圧おいては、相補型ＭＯ８）う／ジスタ回路
（以下ＣＭＯ８と称す）を例にもちいて説明を行なうが
、Ｅ／Ｅ型ＭＯＳインバータ、Ｅ／Ｄ型ＭＯＳインバー
タもしくは抵抗負荷型のＭＯＳインバータを用いても同
様である。
（以下ＣＭＯ８と称す）を例にもちいて説明を行なうが
、Ｅ／Ｅ型ＭＯＳインバータ、Ｅ／Ｄ型ＭＯＳインバー
タもしくは抵抗負荷型のＭＯＳインバータを用いても同
様である。
第２図は本発明の第１の実施例の回路図である。
第２図において、０で囲んだトラフ′）スタＨｐチャ／
ネルＭＯＳトラ／ジスタを示し、それ以外はＮチャ／ネ
ルＭＯＳトランジスタを示す。
ネルＭＯＳトラ／ジスタを示し、それ以外はＮチャ／ネ
ルＭＯＳトランジスタを示す。
トランジスタＱ２１とＱ２□は一つのＣＭＯＳインバー
タを構成し、トランジスタＱ２３とＱ２４は他の一つの
０ＭＯ８インバータを構成し、これらのインバータは互
いにしきい値が異なるように構成されている。インバー
タ（Ｑ２１ 、 Ｑ２２ ）は、そのしきい値が基準電
位より少し低めになるようにインバータ比が設定されて
おり、インバータ（Ｑ２３゜Ｑ２４）は反対にそのしき
い値が基準電位より少し高めになるように設定されてい
る。
タを構成し、トランジスタＱ２３とＱ２４は他の一つの
０ＭＯ８インバータを構成し、これらのインバータは互
いにしきい値が異なるように構成されている。インバー
タ（Ｑ２１ 、 Ｑ２２ ）は、そのしきい値が基準電
位より少し低めになるようにインバータ比が設定されて
おり、インバータ（Ｑ２３゜Ｑ２４）は反対にそのしき
い値が基準電位より少し高めになるように設定されてい
る。
上記二つのインバータの入力端は共通に節点Ｎ２１に接
続される。二つのインバータの出力は次段のＣＭＯＳイ
ンバータ（Ｑ２５ 、 Ｑ２６ ） 、 （Ｑ２７ 、
Ｑ２ｇ）を通してトランジスタＱ２Ｑ Ｑ２Ａより成る
ドライブ回路に入力され、基準電位との差電圧が検出さ
れ、節点Ｎ２１からインバータ（Ｑ２１．Ｑ２□）。
続される。二つのインバータの出力は次段のＣＭＯＳイ
ンバータ（Ｑ２５ 、 Ｑ２６ ） 、 （Ｑ２７ 、
Ｑ２ｇ）を通してトランジスタＱ２Ｑ Ｑ２Ａより成る
ドライブ回路に入力され、基準電位との差電圧が検出さ
れ、節点Ｎ２１からインバータ（Ｑ２１．Ｑ２□）。
（Ｑ２３．Ｑ２４）の入力端に負帰還される。
第３図は第２図に示すトランジスタＱ ２１１ Ｑ ２
２及びトランジスタＱ２３１Ｑ２４で構成されるＣＭＯ
Ｓインバータの入出力特性図である。
２及びトランジスタＱ２３１Ｑ２４で構成されるＣＭＯ
Ｓインバータの入出力特性図である。
曲線１がトランジスタＱ２１＋Ｑ２２ で構成される０
ＭＯ８インバータの入出力特性であり、曲線２がトラン
ジスタＱ２３１Ｑ２４で構成されるＣＭＯＳインバータ
の入出力特性である。第３図かられかるように、二つの
インバータはしきい値が異っている。
ＭＯ８インバータの入出力特性であり、曲線２がトラン
ジスタＱ２３１Ｑ２４で構成されるＣＭＯＳインバータ
の入出力特性である。第３図かられかるように、二つの
インバータはしきい値が異っている。
次に、この実施例の動作について説明する。
節点Ｎ２１の電位がトランジスタＱ２□ｌＱ２□で構成
される０ＭＯ８インバータのしきい値エリ低いと、トラ
ンジスタＱ２１ ＋ Ｑ ２□で構成てれるＣＭＯＳイ
ンバータの出力節点Ｎ、、□は高電位となる。一方、ト
ランジスタＱ ２３１ Ｑ ２４で構成されるＣＭＯＳ
インバータの出力節点Ｎ２３の電位は、入力節点である
Ｎ２１の電位がしきい値より低い為、高電位となる。節
点Ｎ２□の電位はトランジスタＱ２５１Ｑ２６で構成さ
れる０ＭＯ８インバータの入力信号となるが、節点Ｎ２
□は高電位である為、出力節点Ｎ２４は低電位となる。
される０ＭＯ８インバータのしきい値エリ低いと、トラ
ンジスタＱ２１ ＋ Ｑ ２□で構成てれるＣＭＯＳイ
ンバータの出力節点Ｎ、、□は高電位となる。一方、ト
ランジスタＱ ２３１ Ｑ ２４で構成されるＣＭＯＳ
インバータの出力節点Ｎ２３の電位は、入力節点である
Ｎ２１の電位がしきい値より低い為、高電位となる。節
点Ｎ２□の電位はトランジスタＱ２５１Ｑ２６で構成さ
れる０ＭＯ８インバータの入力信号となるが、節点Ｎ２
□は高電位である為、出力節点Ｎ２４は低電位となる。
節点Ｎ２３の電位も同様にトランジスタＱ ２７ ｒ
Ｑ ２ｇ で構成でれる０ＭＯ８インバータを介して、
節点Ｎｚ５ｔ低電位とする。従って、トランジスタＱ２
９ 、Ｑ２Ａ Ｖｉ、共にゲートの電位が低電位となる
為に、Ｐチャ／ネルトランジスタＱ２１１はオフ状態と
なり、節点Ｎ２１は■ｃｃからトランジスタＱ２９を介
して電流が供給される。ＮチャノネルトランジスタＱ２
Ａはゲートが低電位となる為にオフ状態である。
Ｑ ２ｇ で構成でれる０ＭＯ８インバータを介して、
節点Ｎｚ５ｔ低電位とする。従って、トランジスタＱ２
９ 、Ｑ２Ａ Ｖｉ、共にゲートの電位が低電位となる
為に、Ｐチャ／ネルトランジスタＱ２１１はオフ状態と
なり、節点Ｎ２１は■ｃｃからトランジスタＱ２９を介
して電流が供給される。ＮチャノネルトランジスタＱ２
Ａはゲートが低電位となる為にオフ状態である。
節点Ｎ２１の電位がトランジスタＱ２□ＩＱ２２で構成
される０ＭＯ８インバータのしきい値より高く、かつト
ランジスタＱ ｚ３＋ Ｑ ２４ で構成されるＣＭＯ
Ｓインバータのしきい値より低い場合は、トランジスタ
Ｑ Ｈ＋ Ｑ ２２で構成されるＣＭＯＳインバータの
出力節点Ｎ２□が低電位となり、従ってトランジスタＱ
２５ ＊ Ｑ２６で構成されるＣＭＯＳインバータの出
力節点Ｎ２４は高電位となるが、トランジスタＱ ２３
１ Ｑ ２４で構成されるＣＭＯＳインバータの出力節
点Ｎ２３が高電位である為、節点Ｎ２Ｓは低電位となる
。よって、トランジスタＱ２９及びトランジスタＱ２Ａ
は共にオフ状態となり、節点Ｎ２１は、フロート状態と
なる。
される０ＭＯ８インバータのしきい値より高く、かつト
ランジスタＱ ｚ３＋ Ｑ ２４ で構成されるＣＭＯ
Ｓインバータのしきい値より低い場合は、トランジスタ
Ｑ Ｈ＋ Ｑ ２２で構成されるＣＭＯＳインバータの
出力節点Ｎ２□が低電位となり、従ってトランジスタＱ
２５ ＊ Ｑ２６で構成されるＣＭＯＳインバータの出
力節点Ｎ２４は高電位となるが、トランジスタＱ ２３
１ Ｑ ２４で構成されるＣＭＯＳインバータの出力節
点Ｎ２３が高電位である為、節点Ｎ２Ｓは低電位となる
。よって、トランジスタＱ２９及びトランジスタＱ２Ａ
は共にオフ状態となり、節点Ｎ２１は、フロート状態と
なる。
節点Ｎ ２．の電位がトランジスタＱ２□、Ｑ２２及び
トランジスタＱ ２３１ Ｑ ２４で構成されるＣＭＯ
Ｓインバータの双方のしきい値より高いと、節点Ｎ２□
。
トランジスタＱ ２３１ Ｑ ２４で構成されるＣＭＯ
Ｓインバータの双方のしきい値より高いと、節点Ｎ２□
。
Ｎ２３の電位は共に低電位となり、節点Ｎ２４ ｒ Ｎ
２５は共に高電位となる為、トランジスタＱ２９はオフ
状態、トランジスタＱ２Ａはオフ状態となり、出力節点
Ｎ２□はトランジスタＱ２Ａ１に介してＧＮＤに接続さ
れる。
２５は共に高電位となる為、トランジスタＱ２９はオフ
状態、トランジスタＱ２Ａはオフ状態となり、出力節点
Ｎ２□はトランジスタＱ２Ａ１に介してＧＮＤに接続さ
れる。
以上説明したように、この実施例の基準電位発生回路は
、出力節点の電位が上昇すると、トラ／’）ス１Ｑ２Ａ
ＶＣよりＧＮＤと導通状態となり、また電位が低下する
とトランジスタＱ２９により■。Ｃと導通状態となる為
、基準電位に対して大きな電流供給能力をもち、また消
費電流はトランジスタＱ２１１Ｑ２２及びトランジスタ
Ｑ ２３ ｒ Ｑ ２４で構成される０ＭＯ８インバー
タの貫通を流のみであり電流供給能力に対し極めて小さ
くすることが可能である。
、出力節点の電位が上昇すると、トラ／’）ス１Ｑ２Ａ
ＶＣよりＧＮＤと導通状態となり、また電位が低下する
とトランジスタＱ２９により■。Ｃと導通状態となる為
、基準電位に対して大きな電流供給能力をもち、また消
費電流はトランジスタＱ２１１Ｑ２２及びトランジスタ
Ｑ ２３ ｒ Ｑ ２４で構成される０ＭＯ８インバー
タの貫通を流のみであり電流供給能力に対し極めて小さ
くすることが可能である。
′第４図は本発明の第２の実施例の回路図である。
第４図に示す実施例において、トランジスタＱ４□。
Ｑ４Ａ及びトランジスタＱ４ｃ＋ Ｑ４Ｅ は第３図の
トランジスタＱ２１１Ｑ２□及びトランジスタＱ２３゜
Ｑ２４に相当する。入力信号φ４□、φ４□及びトラン
ジスタＱ４１ ｒ Ｑ４２ ｒ Ｑ４３ ＋ Ｑ４４
ｒ Ｑ４５ ＋ Ｑ４６１Ｑ４８ ＋ Ｑ４９ ｒ Ｑ
４Ｂ ｒ Ｑ ４Ｄで構成される回路Ｌ１信号φ４１．
φ４□が共に高電位になった場合のみ、第４図の回路が
第２図に示す回路と同様の動作をするように構成されて
おり、信号φ４１．φ４□により基準電位発生回路が断
続的に動作する為、消費電流をより低下させることが可
能である。信号φ４□、φ４□は、例えば第４図の回路
を１／２ｖＣｃをデジット線のプリチャージ電位とする
ＭＯＳダイナミツクラ／ダムアクセスメモリのプリチャ
ージ電位の維持に用いる場合には、信号φ４１として基
準電位発生に用いる発振器の出力信号を、信号φ４□と
して該メモリが非活性化状態になるとそれに同期して高
電位になる信号を用いることにより、該メモリの非活性
時の電源電位の変動もしくはリ−り電流によるプリチャ
ージ電位の変動を抑えて、デジット線の電位を低い消費
電流で常に２ｖＣＣに保つことを可能とする。
トランジスタＱ２１１Ｑ２□及びトランジスタＱ２３゜
Ｑ２４に相当する。入力信号φ４□、φ４□及びトラン
ジスタＱ４１ ｒ Ｑ４２ ｒ Ｑ４３ ＋ Ｑ４４
ｒ Ｑ４５ ＋ Ｑ４６１Ｑ４８ ＋ Ｑ４９ ｒ Ｑ
４Ｂ ｒ Ｑ ４Ｄで構成される回路Ｌ１信号φ４１．
φ４□が共に高電位になった場合のみ、第４図の回路が
第２図に示す回路と同様の動作をするように構成されて
おり、信号φ４１．φ４□により基準電位発生回路が断
続的に動作する為、消費電流をより低下させることが可
能である。信号φ４□、φ４□は、例えば第４図の回路
を１／２ｖＣｃをデジット線のプリチャージ電位とする
ＭＯＳダイナミツクラ／ダムアクセスメモリのプリチャ
ージ電位の維持に用いる場合には、信号φ４１として基
準電位発生に用いる発振器の出力信号を、信号φ４□と
して該メモリが非活性化状態になるとそれに同期して高
電位になる信号を用いることにより、該メモリの非活性
時の電源電位の変動もしくはリ−り電流によるプリチャ
ージ電位の変動を抑えて、デジット線の電位を低い消費
電流で常に２ｖＣＣに保つことを可能とする。
（発明の効果）
以上詳細に説明したように、本発明によれば、低い消費
電力で大きな電流供給能力をもつ基準電位発生回路ｔ−
得ることができるという効果が得られる。
電力で大きな電流供給能力をもつ基準電位発生回路ｔ−
得ることができるという効果が得られる。
第１図は従来の基準電位発生回路の一例の回路図、第２
図は本発明の第１の実施例の回路図、第３図は第２図に
示すトランジスタＱ２１１Ｑ２２ 及びトランジスタＱ
２３１Ｑ２４で構成されるＣＭＯＳインバータの入出力
特性図、第４図は本発明の第２の実施例の回路図である
。 １・・・・・・トランジスタＱ ２１ ｒ Ｑ ２２
で構成される０ＭＯ８インバータの入出力特性曲線、２
・・・・・・トランジスタＱ ２３ ｐ Ｑ ２４で構
成されるＣＭＯＳインバータの入出力特性曲線、Ｎ２□
〜Ｎ２５ ｒ Ｎ４１〜Ｎ４６２・・・・・節点、Ｑ・
・・・・・ＭＯＳトランジスタ、Ｑ４ＲＩＱ４Ｃｒ Ｑ
４Ｆ ＋ Ｑ４Ｈｒ Ｑ４Ｋ ＋ Ｑ２１１Ｑ２３ ＋
Ｑ２５１ Ｑ ２□１Ｑ２９１Ｑ４□＋ Ｑ４２ ＋
Ｑ４５ ＋ Ｑ４７゜Ｑ４８・・・・・・Ｐチャ／ネル
ＭＯＳトランジスタ％Ｑ４ＡＩＱ４Ｄ ｒ Ｑ４Ｅ ＋
Ｑ１０ ＋ Ｑ４Ｊ ＋ Ｑ４υｌ Ｑ２２ ｒＱ２
４１Ｑ２６ ＋Ｑｚａ １Ｑ４３１Ｑ４４１ Ｑ４６１
Ｑ４９・・・・・・Ｎチャ／ネルＭＯ８トランジスタ。 第１図 第３図 第２図 第４図
図は本発明の第１の実施例の回路図、第３図は第２図に
示すトランジスタＱ２１１Ｑ２２ 及びトランジスタＱ
２３１Ｑ２４で構成されるＣＭＯＳインバータの入出力
特性図、第４図は本発明の第２の実施例の回路図である
。 １・・・・・・トランジスタＱ ２１ ｒ Ｑ ２２
で構成される０ＭＯ８インバータの入出力特性曲線、２
・・・・・・トランジスタＱ ２３ ｐ Ｑ ２４で構
成されるＣＭＯＳインバータの入出力特性曲線、Ｎ２□
〜Ｎ２５ ｒ Ｎ４１〜Ｎ４６２・・・・・節点、Ｑ・
・・・・・ＭＯＳトランジスタ、Ｑ４ＲＩＱ４Ｃｒ Ｑ
４Ｆ ＋ Ｑ４Ｈｒ Ｑ４Ｋ ＋ Ｑ２１１Ｑ２３ ＋
Ｑ２５１ Ｑ ２□１Ｑ２９１Ｑ４□＋ Ｑ４２ ＋
Ｑ４５ ＋ Ｑ４７゜Ｑ４８・・・・・・Ｐチャ／ネル
ＭＯＳトランジスタ％Ｑ４ＡＩＱ４Ｄ ｒ Ｑ４Ｅ ＋
Ｑ１０ ＋ Ｑ４Ｊ ＋ Ｑ４υｌ Ｑ２２ ｒＱ２
４１Ｑ２６ ＋Ｑｚａ １Ｑ４３１Ｑ４４１ Ｑ４６１
Ｑ４９・・・・・・Ｎチャ／ネルＭＯ８トランジスタ。 第１図 第３図 第２図 第４図
Claims (1)
- 同一半導体基板に互いにしきい値の相異なる複数個のＭ
ＯＳインバータを設け、該ＭＯＳイノノ（−タの入力節
点を共通接続し、かつ基準電位との差電位を検出して負
帰還をかけるように接続したことを特徴とする基準電位
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102867A JPS60246418A (ja) | 1984-05-22 | 1984-05-22 | 基準電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102867A JPS60246418A (ja) | 1984-05-22 | 1984-05-22 | 基準電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246418A true JPS60246418A (ja) | 1985-12-06 |
Family
ID=14338854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102867A Pending JPS60246418A (ja) | 1984-05-22 | 1984-05-22 | 基準電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246418A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01124012A (ja) * | 1987-11-09 | 1989-05-16 | Sanyo Electric Co Ltd | 中間電位発生回路 |
| EP0399226A2 (en) * | 1989-05-25 | 1990-11-28 | International Business Machines Corporation | Voltage clamping circuit |
| EP0405105A2 (en) * | 1989-06-13 | 1991-01-02 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
| JPH0315915A (ja) * | 1989-03-01 | 1991-01-24 | Matsushita Electric Ind Co Ltd | 基準電圧発生回路 |
| EP1217662A1 (en) * | 2000-12-21 | 2002-06-26 | Universite Catholique De Louvain | Ultra-low power basic blocks and their uses |
-
1984
- 1984-05-22 JP JP59102867A patent/JPS60246418A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01124012A (ja) * | 1987-11-09 | 1989-05-16 | Sanyo Electric Co Ltd | 中間電位発生回路 |
| JPH0315915A (ja) * | 1989-03-01 | 1991-01-24 | Matsushita Electric Ind Co Ltd | 基準電圧発生回路 |
| EP0399226A2 (en) * | 1989-05-25 | 1990-11-28 | International Business Machines Corporation | Voltage clamping circuit |
| EP0405105A2 (en) * | 1989-06-13 | 1991-01-02 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
| EP0405105A3 (en) * | 1989-06-13 | 1991-10-23 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
| EP1217662A1 (en) * | 2000-12-21 | 2002-06-26 | Universite Catholique De Louvain | Ultra-low power basic blocks and their uses |
| WO2002050911A1 (en) * | 2000-12-21 | 2002-06-27 | Universite Catholique De Louvain | Ultra-low power basic blocks and their uses |
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