JP2958992B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2958992B2 JP2958992B2 JP1283923A JP28392389A JP2958992B2 JP 2958992 B2 JP2958992 B2 JP 2958992B2 JP 1283923 A JP1283923 A JP 1283923A JP 28392389 A JP28392389 A JP 28392389A JP 2958992 B2 JP2958992 B2 JP 2958992B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- power supply
- buffers
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関するものであり、更に
詳述するならば、入力バッファ乃至は入出力バッファの
異常を簡単に検査できる半導体集積回路に関するもので
ある。
詳述するならば、入力バッファ乃至は入出力バッファの
異常を簡単に検査できる半導体集積回路に関するもので
ある。
従来の技術 従来より、半導体集積回路において、その電気的特性
のうちの入力スレッショルド電圧（Vth）を試験する方
法としては、各入力端子のタイプに応じ、保証すべき最
大入力ローレベル電圧（VILMAX）、最小入力ハイレベル
電圧（VIHMIN）の入力電圧を印加して機能試験（ファン
クションテスト）を行い、正常動作が行われているかど
うかの確認をする方法が用いられていた。
のうちの入力スレッショルド電圧（Vth）を試験する方
法としては、各入力端子のタイプに応じ、保証すべき最
大入力ローレベル電圧（VILMAX）、最小入力ハイレベル
電圧（VIHMIN）の入力電圧を印加して機能試験（ファン
クションテスト）を行い、正常動作が行われているかど
うかの確認をする方法が用いられていた。
発明が解決しようとする課題 上述した従来の方法は、測定系の電源ラインに乗るノ
イズが測定系の安定性に直接影響を与えるため、特性不
良でない集積回路までも、ノイズのためファンクション
テスト不良となる問題があった。特に、近年の集積回路
の多ピン化及び高性能化（高速化、高駆動化）により、
集積回路の出力部分におけるトランジェント電源の増
大、さらに、多ピン化傾向によるテストボード（ICテス
ター用）での電流ラインの高インピーダンス化は、上記
ノイズ発生を助長させ、問題がさらに顕著化している。
イズが測定系の安定性に直接影響を与えるため、特性不
良でない集積回路までも、ノイズのためファンクション
テスト不良となる問題があった。特に、近年の集積回路
の多ピン化及び高性能化（高速化、高駆動化）により、
集積回路の出力部分におけるトランジェント電源の増
大、さらに、多ピン化傾向によるテストボード（ICテス
ター用）での電流ラインの高インピーダンス化は、上記
ノイズ発生を助長させ、問題がさらに顕著化している。
課題を解決するための手段 本発明による半導体集積回路は、入力端子に接続され
た入力バッファ若しくは双方向バッファを複数有してお
り、前記各入力バッファ若しくは双方向バッファは、そ
の出力部が、第１のトランジスタのゲートと第２のトラ
ンジスタのゲートとに接続され、前記第１のトランジス
タのソースは、低電位側電源に接続され、前記第２のト
ランジスタのソースは、高電位側電源に接続され、前記
第１のトランジスタのドレインは、第１の負荷回路を介
して前記高電位電源に接続され、前記第２のトランジス
タのドレインは、第２の負荷回路を介して前記低電位側
電源に接続され、前記入力バッファ若しくは双方向バッ
ファにスレッショルド電圧に異常がある場合、前記第１
のトランジスタと前記第２のトランジスタの何れかがオ
ンして電源電流が流れ、電源電流を検査することにより
入力バッファ若しくは双方向バッファのスレッショルド
電圧の異常が検出できることを特徴とする。
た入力バッファ若しくは双方向バッファを複数有してお
り、前記各入力バッファ若しくは双方向バッファは、そ
の出力部が、第１のトランジスタのゲートと第２のトラ
ンジスタのゲートとに接続され、前記第１のトランジス
タのソースは、低電位側電源に接続され、前記第２のト
ランジスタのソースは、高電位側電源に接続され、前記
第１のトランジスタのドレインは、第１の負荷回路を介
して前記高電位電源に接続され、前記第２のトランジス
タのドレインは、第２の負荷回路を介して前記低電位側
電源に接続され、前記入力バッファ若しくは双方向バッ
ファにスレッショルド電圧に異常がある場合、前記第１
のトランジスタと前記第２のトランジスタの何れかがオ
ンして電源電流が流れ、電源電流を検査することにより
入力バッファ若しくは双方向バッファのスレッショルド
電圧の異常が検出できることを特徴とする。
作用 以上のような本発明の半導体集積回路において、全て
の入力バッファの出力部及び双方向バッファの入力信号
出力部の各々に１つずつハイレベル信号異常検出回路及
びローレベル信号異常検出回路が接続されているので、
それら異常検出回路は、個々の入力バッファまたは双方
向バッファのスレッショルド異常を検出する。一方、そ
れら異常検出回路の出力は、ハイレベル信号異常検出及
びローレベル信号異常検出ごとにまとめられて出力され
る。従って、全ての入力バッファのスレッショルド特性
を一括し検出することができる。
の入力バッファの出力部及び双方向バッファの入力信号
出力部の各々に１つずつハイレベル信号異常検出回路及
びローレベル信号異常検出回路が接続されているので、
それら異常検出回路は、個々の入力バッファまたは双方
向バッファのスレッショルド異常を検出する。一方、そ
れら異常検出回路の出力は、ハイレベル信号異常検出及
びローレベル信号異常検出ごとにまとめられて出力され
る。従って、全ての入力バッファのスレッショルド特性
を一括し検出することができる。
実施例 次に、本発明の実施例を添付図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。第
１図において、TESTは、テスト端子を示し、IN1、IN2及
びIN3はそれぞれ入力端子を示している。入力端子IN1、
IN2及びIN3は、それぞれ非反転入力バッファ10A及び10B
並びに反転入力バッファ10Cを介して集積回路の内部回
路に接続されている。
１図において、TESTは、テスト端子を示し、IN1、IN2及
びIN3はそれぞれ入力端子を示している。入力端子IN1、
IN2及びIN3は、それぞれ非反転入力バッファ10A及び10B
並びに反転入力バッファ10Cを介して集積回路の内部回
路に接続されている。
更に、ｐ型MOSトランジスタ12、14及び16並びにｎ型M
OSトランジスタ18Aとが、その順番で正電源電圧VDDとク
ラウンドとの間に直列に接続されており、更に、ｐ型MO
Sトランジスタ20Aと、ｎ型MOSトランジスタ22及び24
と、ｐ型MOSトランジスタ26とが、その順番で正電源電
圧VDDとクラウンドとの間に直列に接続されている。そ
して、ｐ型MOSトランジスタ12及び26のゲートがテスト
端子TESTに接続されている。また、ｐ型MOSトランジス
タ14及びｎ型MOSトランジスタ18A並びにMOSトランジス
タ20A並びにｎ型MOSトランジスタ24のゲートが、入力バ
ッファ10Aの出力に接続されている。更に、ｐ型MOSトラ
ンジスタ16及びｎ型MOSトランジスタ22は、ゲートがド
レインにそれそれ接続されてアクティプ負荷を構成して
いる。
OSトランジスタ18Aとが、その順番で正電源電圧VDDとク
ラウンドとの間に直列に接続されており、更に、ｐ型MO
Sトランジスタ20Aと、ｎ型MOSトランジスタ22及び24
と、ｐ型MOSトランジスタ26とが、その順番で正電源電
圧VDDとクラウンドとの間に直列に接続されている。そ
して、ｐ型MOSトランジスタ12及び26のゲートがテスト
端子TESTに接続されている。また、ｐ型MOSトランジス
タ14及びｎ型MOSトランジスタ18A並びにMOSトランジス
タ20A並びにｎ型MOSトランジスタ24のゲートが、入力バ
ッファ10Aの出力に接続されている。更に、ｐ型MOSトラ
ンジスタ16及びｎ型MOSトランジスタ22は、ゲートがド
レインにそれそれ接続されてアクティプ負荷を構成して
いる。
また、ｎ型MOSトランジスタ18B及び18Cがｎ型MOSトラ
ンジスタ18Aと並列に、ｐ型MOSトランジスタ16とグラウ
ンドとの間に接続され、それぞれのゲートは、入力バッ
ファ10B及び10Cの出力に接続されている。一方、ｐ型MO
Sトランジスタ20B及び20Cがｐ型MOSトランジスタ20Aと
並列に、正電源電圧VDDとｎ型MOSトランジスタ22との間
に接続され、それぞれのゲートは、入力バッファ10B及
び10Cの出力に接続されている。
ンジスタ18Aと並列に、ｐ型MOSトランジスタ16とグラウ
ンドとの間に接続され、それぞれのゲートは、入力バッ
ファ10B及び10Cの出力に接続されている。一方、ｐ型MO
Sトランジスタ20B及び20Cがｐ型MOSトランジスタ20Aと
並列に、正電源電圧VDDとｎ型MOSトランジスタ22との間
に接続され、それぞれのゲートは、入力バッファ10B及
び10Cの出力に接続されている。
以上の回路構成において、ｎ型MOSトランジスタ18A、
18B及び18Cでそれぞれ構成される回路28A、28B及び28C
は、入力バッファの出力ローレベル（Ｌ）信号の異常を
検出する回路である。一方、ｐ型MOSトランジスタ20A、
20B及び20Cでそれぞれ構成される回路30A、30B及び30C
は、入力バッファの出力ハイレベル（Ｈ）信号の異常を
検出する回路である。なお、以下に説明において、具体
的に特定せずにｎ型MOSトランジスタ18A、18B及び18Cの
何れか１つを指す場合には参照番号18で代表して示し、
同様に具体的に特定せずにｐ型MOSトランジスタ20A、20
B及び20Cの何れか１つを指す場合には参照番号20で代表
して示す。
18B及び18Cでそれぞれ構成される回路28A、28B及び28C
は、入力バッファの出力ローレベル（Ｌ）信号の異常を
検出する回路である。一方、ｐ型MOSトランジスタ20A、
20B及び20Cでそれぞれ構成される回路30A、30B及び30C
は、入力バッファの出力ハイレベル（Ｈ）信号の異常を
検出する回路である。なお、以下に説明において、具体
的に特定せずにｎ型MOSトランジスタ18A、18B及び18Cの
何れか１つを指す場合には参照番号18で代表して示し、
同様に具体的に特定せずにｐ型MOSトランジスタ20A、20
B及び20Cの何れか１つを指す場合には参照番号20で代表
して示す。
第１図に示すように、ローレベル信号異常検出回路28
A、28B及び28C及びハイレベル信号異常検出回路30A、30
B及び30Cのそれぞれの出力部を短絡することによりワイ
アード論理が構成される。
A、28B及び28C及びハイレベル信号異常検出回路30A、30
B及び30Cのそれぞれの出力部を短絡することによりワイ
アード論理が構成される。
今、テスト端子TESTにローレベルが入力されてテスト
モードとなった状態においては、ｐ型MOSトランジスタ1
2及び26がオン状態になる。かかる状態において、規格V
ILMAXまたはVIHMINをそれぞれの入力端子に入力し、入
力バッファ10A、10B及び10Cなどの入力バッファ及び双
方向バッファが正常に動作して、異常検出回路28A、28B
及び28Cに入力される信号が全て正常なローレベルであ
る時は、トランジスタ18A、18B、18C及び24がオフであ
るため、正電源VDDからクラウンドへ経由する電源電流
成分はゼロである。
モードとなった状態においては、ｐ型MOSトランジスタ1
2及び26がオン状態になる。かかる状態において、規格V
ILMAXまたはVIHMINをそれぞれの入力端子に入力し、入
力バッファ10A、10B及び10Cなどの入力バッファ及び双
方向バッファが正常に動作して、異常検出回路28A、28B
及び28Cに入力される信号が全て正常なローレベルであ
る時は、トランジスタ18A、18B、18C及び24がオフであ
るため、正電源VDDからクラウンドへ経由する電源電流
成分はゼロである。
しかし、スレッショルド電圧が異常のために規格L
ILMAXまたはVIHMINの入力電圧では正常なローレベルが
出力されない入力バッファ（又は双方向バッファ）があ
った場合、その入力部に設けたローレベル信号異常検出
回路内のトランジスタ18がオンし、ワイアード論理接続
を介し、正電源VDD→トランジスタ12→トランジスタ14
→トランジスタ16→トランジスタ18→グラウンドの経路
で電源電流が流れることになる。従って、電源電流を検
査することで、この場合の入力バッファのスレッショル
ド電圧Vthの異常が検出できる。
ILMAXまたはVIHMINの入力電圧では正常なローレベルが
出力されない入力バッファ（又は双方向バッファ）があ
った場合、その入力部に設けたローレベル信号異常検出
回路内のトランジスタ18がオンし、ワイアード論理接続
を介し、正電源VDD→トランジスタ12→トランジスタ14
→トランジスタ16→トランジスタ18→グラウンドの経路
で電源電流が流れることになる。従って、電源電流を検
査することで、この場合の入力バッファのスレッショル
ド電圧Vthの異常が検出できる。
同様に、入力バッファ（及び双方向バッファ）の出力
のハイレベル異常が異常検出回路30A、30B、30Cによっ
て検出される。すなわち、すべての入力バッファの出力
が正常なハイレベルを出力していれば、トランジスタ20
A、20B、20C及び24はオフであり、電源電流はゼロとな
っている。この時、スレッショルド電圧Vthが異常のた
めに規格VILMAX、VIHMINの入力電圧では正常なハイレベ
ルが出力されない入力バッファがあった場合には、その
入力部に設けた異常検出回路中のトランジスタ20がオン
するため、正電源VDD→トランジスタ20→トランジスタ2
2→トランジスタ24→トランジスタ26→グラウンドの経
路で電源電流が流れ、検出が可能となる。
のハイレベル異常が異常検出回路30A、30B、30Cによっ
て検出される。すなわち、すべての入力バッファの出力
が正常なハイレベルを出力していれば、トランジスタ20
A、20B、20C及び24はオフであり、電源電流はゼロとな
っている。この時、スレッショルド電圧Vthが異常のた
めに規格VILMAX、VIHMINの入力電圧では正常なハイレベ
ルが出力されない入力バッファがあった場合には、その
入力部に設けた異常検出回路中のトランジスタ20がオン
するため、正電源VDD→トランジスタ20→トランジスタ2
2→トランジスタ24→トランジスタ26→グラウンドの経
路で電源電流が流れ、検出が可能となる。
入力バッファには、AMP（同相）系と、INV（逆相）系
及びシュミット入力等種々のタイプのバッファが有る
が、入力端子に印加する電圧レベルを適当に設定すれ
ば、図示の回路により効率よくその入力スレッショルド
電圧Vthの検査が可能である。
及びシュミット入力等種々のタイプのバッファが有る
が、入力端子に印加する電圧レベルを適当に設定すれ
ば、図示の回路により効率よくその入力スレッショルド
電圧Vthの検査が可能である。
第２図は本発明の他の実施例を示す回路図である。た
だし、第１図に示し回路要素と同一または対応する回路
要素には同一の参照符号を付して説明を省略する。
だし、第１図に示し回路要素と同一または対応する回路
要素には同一の参照符号を付して説明を省略する。
第２図の実施例は、検出した入力バッファの異常を外
部へ出力する手段として、電源電流異常として出力させ
る第１図の場合と異なり、異常検出回路28A、28B、28C
及び30A、30B、30Cのワイアード接続された２端子を、O
Rゲート32を介し外部出力端子OUTへ出力するようにした
ものである。一方、テスト端子TEST及びそれよりオンオ
フするｐ型MOSトランジスタ12及び26がオン状態が省略
されている。なお、基本的な動作については、第１図と
同様であり、ここでは説明を省略する。
部へ出力する手段として、電源電流異常として出力させ
る第１図の場合と異なり、異常検出回路28A、28B、28C
及び30A、30B、30Cのワイアード接続された２端子を、O
Rゲート32を介し外部出力端子OUTへ出力するようにした
ものである。一方、テスト端子TEST及びそれよりオンオ
フするｐ型MOSトランジスタ12及び26がオン状態が省略
されている。なお、基本的な動作については、第１図と
同様であり、ここでは説明を省略する。
以上で述べた各実施例ではそれぞれテスト端子TESTま
たは検出信号の外部出力端子OUT等の試験専用端子が最
低１本は必要となるが、これらの端子は集積回路のケー
ス外部端子として必ずしも取り出す必要はなく、ウェハ
検査時のみの試験用端子として設けるのみでも充分効果
を発揮できる。
たは検出信号の外部出力端子OUT等の試験専用端子が最
低１本は必要となるが、これらの端子は集積回路のケー
ス外部端子として必ずしも取り出す必要はなく、ウェハ
検査時のみの試験用端子として設けるのみでも充分効果
を発揮できる。
以上の各実施例により、入力スレッショルド電圧Vth
のチェックを専用回路部で行うことができるため、集積
回路出力部の充・放電電流による電源ラインのノイズの
影響を回避した状態で測定が可能となり、測定精度の高
い、安定した測定が可能となる。
のチェックを専用回路部で行うことができるため、集積
回路出力部の充・放電電流による電源ラインのノイズの
影響を回避した状態で測定が可能となり、測定精度の高
い、安定した測定が可能となる。
発明の効果 以上説明したように、本発明は半導体集積回路におい
て全ての入力バッファ及び双方向バッファ入力部の入力
スレッショルド電圧の異常を全入力バッファが全て同時
に不良である場合を除き一括して検出する手段と、検出
結果を集積回路外部へ伝達させる手段を内蔵したことを
特徴とする半導体集積回路を提供することにより、電源
ラインのノイズに影響されることなく、安定した状態
で、全ての入力バッファ部分の入力スレッショルド電圧
の特性チェックを短時間で行うことができる。
て全ての入力バッファ及び双方向バッファ入力部の入力
スレッショルド電圧の異常を全入力バッファが全て同時
に不良である場合を除き一括して検出する手段と、検出
結果を集積回路外部へ伝達させる手段を内蔵したことを
特徴とする半導体集積回路を提供することにより、電源
ラインのノイズに影響されることなく、安定した状態
で、全ての入力バッファ部分の入力スレッショルド電圧
の特性チェックを短時間で行うことができる。
測定精度の向上により、集積回路の品質を向上でき、
さらに集積回路製造メーカーにとって、良品の誤判定等
の量産上の非効率部分の廃除が可能となり多大な利点を
得ることができる。
さらに集積回路製造メーカーにとって、良品の誤判定等
の量産上の非効率部分の廃除が可能となり多大な利点を
得ることができる。
第１図は、本発明の第一の実施例を示す回路図であり、
第２図は、本発明の第二の実施例を示す回路図である。 〔主な参照番号〕 10A、10B、10C……入力バッファ 12、14、16、20A、20B、20C……ｐ型MOSトランジスタ 18A、18B、18C、22、24、26……ｎ型MOSトランジスタ 28A、28B、22C……入力バッファ出力のローレベル信号
異常検出回路 30A、30B、30C……入力バッファ出力のハイレベル信号
異常検出回路 TEST……テストモードの設定用入力端子 OUT……異常信号検出用出力端子
第２図は、本発明の第二の実施例を示す回路図である。 〔主な参照番号〕 10A、10B、10C……入力バッファ 12、14、16、20A、20B、20C……ｐ型MOSトランジスタ 18A、18B、18C、22、24、26……ｎ型MOSトランジスタ 28A、28B、22C……入力バッファ出力のローレベル信号
異常検出回路 30A、30B、30C……入力バッファ出力のハイレベル信号
異常検出回路 TEST……テストモードの設定用入力端子 OUT……異常信号検出用出力端子
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822,27/04 H03K 19/00
Claims (1)
- 【請求項１】入力端子に接続された入力バッファ若しく
は双方向バッファを複数有する半導体集積回路におい
て、前記各入力バッファ若しくは双方向バッファは、そ
の出力部が、第１のトランジスタのゲートと第２のトラ
ンジスタのゲートとに接続され、前記第１のトランジス
タのソースは、低電位側電源に接続され、前記第２のト
ランジスタのソースは、高電位側電源に接続され、前記
第１のトランジスタのドレインは、第１の負荷回路を介
して前記高電位電源に接続され、前記第２のトランジス
タのドレインは、第２の負荷回路を介して前記低電位側
電源に接続され、前記入力バッファ若しくは双方向バッ
ファにスレッショルド電圧に異常がある場合、前記第１
のトランジスタと前記第２のトランジスタの何れかがオ
ンして電源電流が流れ、電源電流を検査することにより
入力バッファ若しくは双方向バッファのスレッショルド
電圧の異常が検出できることを特徴とする半導体集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283923A JP2958992B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体集積回路 |
| US07/606,952 US5343479A (en) | 1989-10-31 | 1990-10-31 | Semiconductor integrated circuit having therein circuit for detecting abnormality of logical levels outputted from input buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283923A JP2958992B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03144385A JPH03144385A (ja) | 1991-06-19 |
| JP2958992B2 true JP2958992B2 (ja) | 1999-10-06 |
Family
ID=17671960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283923A Expired - Lifetime JP2958992B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5343479A (ja) |
| JP (1) | JP2958992B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085806B2 (ja) * | 1992-12-25 | 2000-09-11 | 川崎製鉄株式会社 | Ｃｍｏｓ型半導体集積回路装置 |
| US5467009A (en) * | 1994-05-16 | 1995-11-14 | Analog Devices, Inc. | Voltage regulator with multiple fixed plus user-selected outputs |
| JP2654352B2 (ja) * | 1994-07-29 | 1997-09-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JP2671817B2 (ja) * | 1994-08-26 | 1997-11-05 | 日本電気株式会社 | 半導体集積回路の検査方法 |
| JP2671832B2 (ja) * | 1994-10-14 | 1997-11-05 | 日本電気株式会社 | 入力レベル試験回路 |
| JPH09211037A (ja) * | 1996-01-31 | 1997-08-15 | Canon Inc | ピーク検出装置 |
| US5757203A (en) * | 1996-10-16 | 1998-05-26 | Hewlett-Packard Company | Multiple on-chip IDDQ monitors |
| KR101047004B1 (ko) * | 2009-08-28 | 2011-07-06 | 주식회사 하이닉스반도체 | 입력버퍼 |
| KR101678014B1 (ko) * | 2016-05-09 | 2016-11-22 | 일진알텍 주식회사 | 마스크 팩 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3851189A (en) * | 1973-06-25 | 1974-11-26 | Hughes Aircraft Co | Bisitable digital circuitry |
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| JPH01166391A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US4965800A (en) * | 1988-10-11 | 1990-10-23 | Farnbach William A | Digital signal fault detector |
| US4943945A (en) * | 1989-06-13 | 1990-07-24 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
-
1989
- 1989-10-31 JP JP1283923A patent/JP2958992B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-31 US US07/606,952 patent/US5343479A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5343479A (en) | 1994-08-30 |
| JPH03144385A (ja) | 1991-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2827229B2 (ja) | 半導体集積回路 | |
| US7843206B2 (en) | Semiconductor integrated circuit and method for inspecting same | |
| JP2958992B2 (ja) | 半導体集積回路 | |
| JP2654352B2 (ja) | 半導体集積回路 | |
| US7701789B2 (en) | Semiconductor device | |
| JP2009074850A (ja) | 半導体集積回路の検査方法及び半導体集積回路 | |
| US20060261859A1 (en) | Semiconductor integrated circuit device | |
| JPH07218578A (ja) | ＣＭＯＳ又はＢｉＣＭＯＳ集積回路の欠陥テスト方法及び回路 | |
| JPH0794683A (ja) | 自己診断機能を有する半導体集積回路装置 | |
| JPH0568103B2 (ja) | ||
| KR920001084B1 (ko) | 반도체 집적회로 | |
| US5570036A (en) | CMOS buffer circuit having power-down feature | |
| US20090066362A1 (en) | Semiconductor integrated circuit | |
| JP2894090B2 (ja) | 半導体装置 | |
| JP2723698B2 (ja) | 半導体集積回路のテスト回路 | |
| JPH05275621A (ja) | 半導体集積回路 | |
| JP2848441B2 (ja) | Ｃｍｏｓ半導体装置 | |
| JP3132635B2 (ja) | 半導体集積回路の試験方法 | |
| JP2917685B2 (ja) | 半導体装置 | |
| JP3151315B2 (ja) | 半導体集積回路装置 | |
| JP5614354B2 (ja) | 半導体装置及び出力回路 | |
| JPH04213849A (ja) | 半導体装置及びその初期不良検出方法 | |
| JPH08181584A (ja) | 可変遅延回路および遅延時間検査方法 | |
| JP2671832B2 (ja) | 入力レベル試験回路 | |
| JPH0582652A (ja) | 半導体集積回路装置 |