JPH07218578A - ＣＭＯＳ又はＢｉＣＭＯＳ集積回路の欠陥テスト方法及び回路 - Google Patents
ＣＭＯＳ又はＢｉＣＭＯＳ集積回路の欠陥テスト方法及び回路Info
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- JPH07218578A JPH07218578A JP7028652A JP2865295A JPH07218578A JP H07218578 A JPH07218578 A JP H07218578A JP 7028652 A JP7028652 A JP 7028652A JP 2865295 A JP2865295 A JP 2865295A JP H07218578 A JPH07218578 A JP H07218578A
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Abstract
(57)【要約】
【目的】 シグナルの伝達の際に生ずる過度の遅れを生
じさせる欠陥を検出する方法及び回路を提供する。 【構成】 ＣＭＯＳ又はＢｉＣＭＯＳ集積回路のシグナ
ルノードの電圧が予備設定された中間電圧範囲にあるこ
とを感知する方法及び回路。該感知は負荷を通して２本
のサプライレールＶDDの一方に接続されたテストインバ
ータ及び負荷を通して他のサプライレールに接続された
シャドーサプライレール（ＡＵＸ−ＬＩＮＥ）により行
なわれる。
じさせる欠陥を検出する方法及び回路を提供する。 【構成】 ＣＭＯＳ又はＢｉＣＭＯＳ集積回路のシグナ
ルノードの電圧が予備設定された中間電圧範囲にあるこ
とを感知する方法及び回路。該感知は負荷を通して２本
のサプライレールＶDDの一方に接続されたテストインバ
ータ及び負荷を通して他のサプライレールに接続された
シャドーサプライレール（ＡＵＸ−ＬＩＮＥ）により行
なわれる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ及びＢｉＣＭ
ＯＳ集積回路における重大なブリッジング欠陥、つまり
シグナルの伝達の際に受け入れられない程度の過剰の遅
れを生じさせる欠陥を検出することを意図する新規なテ
スト用設計〔Design-For-Testability(DFT)]に関する。
本発明は、機能ブロックと直列のテストデバイスを必要
としないことによりビルットイン電流センサーに基づく
既知のＤＦＴ技術の最も重大な欠点を解決し、これによ
り回路性能への効果を最小にする。更に回路の動作に真
に重大な欠陥のみを選択的に検出でき、これによりデバ
イスの拒絶用のマージンを最適化する。
ＯＳ集積回路における重大なブリッジング欠陥、つまり
シグナルの伝達の際に受け入れられない程度の過剰の遅
れを生じさせる欠陥を検出することを意図する新規なテ
スト用設計〔Design-For-Testability(DFT)]に関する。
本発明は、機能ブロックと直列のテストデバイスを必要
としないことによりビルットイン電流センサーに基づく
既知のＤＦＴ技術の最も重大な欠点を解決し、これによ
り回路性能への効果を最小にする。更に回路の動作に真
に重大な欠陥のみを選択的に検出でき、これによりデバ
イスの拒絶用のマージンを最適化する。
【０００２】
【従来技術及びその問題点】既知の通り、ＣＭＯＳ及び
ＢｉＣＭＯＳ集積回路のテストは、全ての重大な欠陥が
従来のスタックアット（stuck-at) モデル（Ｊ．Ａ．ア
ブラハム及びＷ．Ｋ．フックスの「ＶＬＳＩ用欠陥及び
エラーモデル」Proc. of the IEEE, vol.74,pp. 639-65
4, 1986）により表されるという仮定に基づくことはで
きない。実際に実回路で遭遇する大部分の失敗は所謂
（抵抗性）ブリッジングモデルの使用（Ｈ．ハオ及び
Ｅ．マクラスキーの『ＣＭＯＳゲート内の「抵抗性ショ
ート」』Proc. of the IEEE Int. Test Conf., pp. 292
-301, 1991）により説明でき（ここでは所謂スタックオ
ン(stuck-on)トランジスタの欠陥も含むと考える) 、こ
れはパワーサプライとグラウンド間の導電性経路の存在
を暗示する。
ＢｉＣＭＯＳ集積回路のテストは、全ての重大な欠陥が
従来のスタックアット（stuck-at) モデル（Ｊ．Ａ．ア
ブラハム及びＷ．Ｋ．フックスの「ＶＬＳＩ用欠陥及び
エラーモデル」Proc. of the IEEE, vol.74,pp. 639-65
4, 1986）により表されるという仮定に基づくことはで
きない。実際に実回路で遭遇する大部分の失敗は所謂
（抵抗性）ブリッジングモデルの使用（Ｈ．ハオ及び
Ｅ．マクラスキーの『ＣＭＯＳゲート内の「抵抗性ショ
ート」』Proc. of the IEEE Int. Test Conf., pp. 292
-301, 1991）により説明でき（ここでは所謂スタックオ
ン(stuck-on)トランジスタの欠陥も含むと考える) 、こ
れはパワーサプライとグラウンド間の導電性経路の存在
を暗示する。
【０００３】このような（抵抗性）ブリッジング欠陥は
２つの主要な結果を生じさせる。 機能回路（マクロゲート又はマクロセル）の出力の
電圧が「中間」値を取ることがある。 一般にＩDDQ として表示される静電気流がパワーサ
プライからグラウンドへ流れる。 第１の効果の結果として、欠陥のある（マクロ）セルが
取る中間出力電圧が正確な状況の場合のようにファンア
ウトゲートの論理スレッショルドレターの同じサイドに
あるかどうかに応じて論理エラーが生じあるいは生じな
い（Ｍ．ファブァリ、Ｐ．オリブォ、Ｍ．ダミアニ及び
Ｂ．リッコの「ＣＭＯＳ集積回路の従来にない欠陥の欠
陥シミュレーション」IEEE Transaction on CAD, vol.1
0, pp. 677-682, 1991）。
２つの主要な結果を生じさせる。 機能回路（マクロゲート又はマクロセル）の出力の
電圧が「中間」値を取ることがある。 一般にＩDDQ として表示される静電気流がパワーサ
プライからグラウンドへ流れる。 第１の効果の結果として、欠陥のある（マクロ）セルが
取る中間出力電圧が正確な状況の場合のようにファンア
ウトゲートの論理スレッショルドレターの同じサイドに
あるかどうかに応じて論理エラーが生じあるいは生じな
い（Ｍ．ファブァリ、Ｐ．オリブォ、Ｍ．ダミアニ及び
Ｂ．リッコの「ＣＭＯＳ集積回路の従来にない欠陥の欠
陥シミュレーション」IEEE Transaction on CAD, vol.1
0, pp. 677-682, 1991）。
【０００４】以下、論理エラーを起こすブリッジング欠
陥（ＢＦｓ）をＬＢＦｓとして表示し、論理エラーを生
じさせない他のブリッジング欠陥をＮＬＢＦｓとして表
示する。一般にＢＦｓは本質的に回路の動的特性を不可
避的に劣化させるため検出されなければならず、一方Ｉ
DDQ 電流に伴う過剰の電力消費のような他の効果は多く
の用途で無視できる。
陥（ＢＦｓ）をＬＢＦｓとして表示し、論理エラーを生
じさせない他のブリッジング欠陥をＮＬＢＦｓとして表
示する。一般にＢＦｓは本質的に回路の動的特性を不可
避的に劣化させるため検出されなければならず、一方Ｉ
DDQ 電流に伴う過剰の電力消費のような他の効果は多く
の用途で無視できる。
【０００５】ＬＢＦｓは本質的にスタックアット欠陥と
して同様に検出できるが、ＮＬＢＦｓは特殊な検出技術
を必要とする。この目的のために上述の第２の効果が、
「無視できない」ＩDDQ の存在を感知することにより利
用できる（Ｙ．Ｋ．マライヤ及びＳ．Ｙ．Ｈ．スーの
「ＣＭＯＳデバイス用の新規な欠陥モデル及びテスト技
術」 in Proc. of the IEEE Int. Test Conf., pp. 25-
34, 1982及びＬ．ホーニング、Ｊ．ソデン、Ｒ．フリッ
ツマイヤー及びＣ．ホーキンスの「生産テストにおける
ＣＭＯＳ集積回路用の零入力パワーサプライ電流の測
定」 in Proc. of IEEE Int. Test Conf., pp. 300─30
9, 1987)。確かに、静電気の存在のテストはＬＢＦｓ及
びＮＬＢＦｓの両者の存在を明らかにするため、この可
能性は興味深い。更にＩDDQ テストは欠陥のアクチベー
ションを要求するだけのため、非常に効果的で簡単であ
る（ＬＢＦｓの検出についても）。一般に測定できるＩ
DDQ を生じさせる欠陥は従来のＡＴＰＧ演算法のそれよ
り遙かに小さい一連のテストベクトルで検出できる
（Ｐ．ナイ及びＷ．マリの「電流テスト用テスト発生」
in Proc. of IEEE Eur. Test Conf., pp. 194-200, 1
989)。
して同様に検出できるが、ＮＬＢＦｓは特殊な検出技術
を必要とする。この目的のために上述の第２の効果が、
「無視できない」ＩDDQ の存在を感知することにより利
用できる（Ｙ．Ｋ．マライヤ及びＳ．Ｙ．Ｈ．スーの
「ＣＭＯＳデバイス用の新規な欠陥モデル及びテスト技
術」 in Proc. of the IEEE Int. Test Conf., pp. 25-
34, 1982及びＬ．ホーニング、Ｊ．ソデン、Ｒ．フリッ
ツマイヤー及びＣ．ホーキンスの「生産テストにおける
ＣＭＯＳ集積回路用の零入力パワーサプライ電流の測
定」 in Proc. of IEEE Int. Test Conf., pp. 300─30
9, 1987)。確かに、静電気の存在のテストはＬＢＦｓ及
びＮＬＢＦｓの両者の存在を明らかにするため、この可
能性は興味深い。更にＩDDQ テストは欠陥のアクチベー
ションを要求するだけのため、非常に効果的で簡単であ
る（ＬＢＦｓの検出についても）。一般に測定できるＩ
DDQ を生じさせる欠陥は従来のＡＴＰＧ演算法のそれよ
り遙かに小さい一連のテストベクトルで検出できる
（Ｐ．ナイ及びＷ．マリの「電流テスト用テスト発生」
in Proc. of IEEE Eur. Test Conf., pp. 194-200, 1
989)。
【０００６】これらの理由から、ＩDDQ テストは多大な
興味を引き、テスト性のための設計〔Design-For-Testa
bility(DFT)]の使用が増加する傾向に関連して多くの努
力が、依然としてオフチップモードで利用される標準的
なスタックアットモデルを指向するテスト法の補足的な
手段として一般的に使用されるビルトイン（Built-In)
電流センサー（ＢＩＣＳｓ）の開発に向けられている
（Ｌ．ホーニング、Ｊ．ソデン、Ｒ．フリッツマイヤー
及びＣ．ホーキンスの「生産テストにおけるＣＭＯＳ集
積回路用の零入力パワーサプライ電流の測定」 in Pro
c. of IEEE Int. Test Conf., pp. 300─309, 1987 、
Ｄ．フェルサム、Ｐ．ナイ、Ｒ．カーレイ及びＷ．マリ
の「ＣＭＯＳ回路のビルドインテスト用電流感知」 in
Proc. of IEEE Int. Conf. On Computer Design, pp.
454-457, 1988 及びＣ．ホーキンス、Ｊ．ソデン、Ｒ．
フリッツマイヤー及びＬ．ホーニングの「ＣＭＯＳ集積
回路の欠陥検出用零入力パワーサプライ電流測定」 IEE
E Trans. on Industrial Electronics, vol.36, pp. 2
11-218, 1989）。ここまで開発されてきた全てのＢＩＣ
Ｓｓの主要な欠点は、機能回路と直列のエクストラデバ
イス（ＭＯＳＦＥＴｓ、ＢＪＴｓ、抵抗等）を特徴とし
ていることである。このようなデバイスの存在は、機能
回路の動的特性を劣化させる傾向にあり、それらの負の
効果を最小にするために、これらの「エクストラデバイ
ス」を非常に大きなエリアで実現する必要がある。しか
も直列接続された電流センサーの使用は、パワーサプラ
イのスケールダウンに向けたトレンドと合致しない。
興味を引き、テスト性のための設計〔Design-For-Testa
bility(DFT)]の使用が増加する傾向に関連して多くの努
力が、依然としてオフチップモードで利用される標準的
なスタックアットモデルを指向するテスト法の補足的な
手段として一般的に使用されるビルトイン（Built-In)
電流センサー（ＢＩＣＳｓ）の開発に向けられている
（Ｌ．ホーニング、Ｊ．ソデン、Ｒ．フリッツマイヤー
及びＣ．ホーキンスの「生産テストにおけるＣＭＯＳ集
積回路用の零入力パワーサプライ電流の測定」 in Pro
c. of IEEE Int. Test Conf., pp. 300─309, 1987 、
Ｄ．フェルサム、Ｐ．ナイ、Ｒ．カーレイ及びＷ．マリ
の「ＣＭＯＳ回路のビルドインテスト用電流感知」 in
Proc. of IEEE Int. Conf. On Computer Design, pp.
454-457, 1988 及びＣ．ホーキンス、Ｊ．ソデン、Ｒ．
フリッツマイヤー及びＬ．ホーニングの「ＣＭＯＳ集積
回路の欠陥検出用零入力パワーサプライ電流測定」 IEE
E Trans. on Industrial Electronics, vol.36, pp. 2
11-218, 1989）。ここまで開発されてきた全てのＢＩＣ
Ｓｓの主要な欠点は、機能回路と直列のエクストラデバ
イス（ＭＯＳＦＥＴｓ、ＢＪＴｓ、抵抗等）を特徴とし
ていることである。このようなデバイスの存在は、機能
回路の動的特性を劣化させる傾向にあり、それらの負の
効果を最小にするために、これらの「エクストラデバイ
ス」を非常に大きなエリアで実現する必要がある。しか
も直列接続された電流センサーの使用は、パワーサプラ
イのスケールダウンに向けたトレンドと合致しない。
【０００７】上述のＢＩＣＳｓを使用する既知の方法の
欠点を生じさせないために、ＣＭＯＳ及びＢｉＣＭＯＳ
集積回路での重大な抵抗性ブリッジング欠陥の存在のた
めのテスト用の改良されたＤＦＴ技術の必要性及び有用
性がある。
欠点を生じさせないために、ＣＭＯＳ及びＢｉＣＭＯＳ
集積回路での重大な抵抗性ブリッジング欠陥の存在のた
めのテスト用の改良されたＤＦＴ技術の必要性及び有用
性がある。
【０００８】
【発明の構成】これらの目的は、例外的に高い静電気の
流れよりむしろ、ＣＭＯＳ又はＢｉＣＭＯＳ論理集積回
路のシグナルノードの中間電圧の存在を追跡することに
基づく本発明のＤＦＴシステムにより満足される。都合
の良いことに、前記追跡は予備設定された中間電圧の範
囲に集中でき、これにより本発明の新規なシステムを本
来的に選択的なものとし、つまり回路の正確な動作に実
際に関連するＢＦｓのみの存在を明らかにできる。
流れよりむしろ、ＣＭＯＳ又はＢｉＣＭＯＳ論理集積回
路のシグナルノードの中間電圧の存在を追跡することに
基づく本発明のＤＦＴシステムにより満足される。都合
の良いことに、前記追跡は予備設定された中間電圧の範
囲に集中でき、これにより本発明の新規なシステムを本
来的に選択的なものとし、つまり回路の正確な動作に実
際に関連するＢＦｓのみの存在を明らかにできる。
【０００９】図１は、論理ゲートで起こることのある抵
抗性ブリッジング欠陥の２個の典型的なスキームを示
す。図２は、ブリッジング抵抗Ｒの、そしてここでは等
価的に表示された測定ＩDDQ の関数として表示した図１
に示した欠陥論理回路の一方又は他方の存在に起因する
回路の経路に沿った伝達遅れＤ′の典型的な増加を示
す。図３は、先行する図面の欠陥ゲートの２個の例で取
られる中間出力電圧の関数として、欠陥論理回路の一方
又は他方の存在に起因する回路の経路に沿った伝達遅れ
Ｄ′の増加を示す。図４は、本発明のＤＦＴ構造の概略
ダイアグラムである。図５は、本発明のＤＦＴ構造のク
ロックモードの態様の概略ダイアグラムである。図６
は、ブリッジング欠陥及びバッファ中のスタックアット
欠陥も検出するためのＤＦＴ配置にある本発明の一態様
を示す。
抗性ブリッジング欠陥の２個の典型的なスキームを示
す。図２は、ブリッジング抵抗Ｒの、そしてここでは等
価的に表示された測定ＩDDQ の関数として表示した図１
に示した欠陥論理回路の一方又は他方の存在に起因する
回路の経路に沿った伝達遅れＤ′の典型的な増加を示
す。図３は、先行する図面の欠陥ゲートの２個の例で取
られる中間出力電圧の関数として、欠陥論理回路の一方
又は他方の存在に起因する回路の経路に沿った伝達遅れ
Ｄ′の増加を示す。図４は、本発明のＤＦＴ構造の概略
ダイアグラムである。図５は、本発明のＤＦＴ構造のク
ロックモードの態様の概略ダイアグラムである。図６
は、ブリッジング欠陥及びバッファ中のスタックアット
欠陥も検出するためのＤＦＴ配置にある本発明の一態様
を示す。
【００１０】前もって指摘した通り、ＢＦｓの最も耐え
られない効果は回路の動的特性の劣化である。次に欠陥
から生ずる過度の遅れはＢＦｓのつまり重要なシグナル
経路に沿った最大の耐えられる遅れ（ｔDMAX）を越える
遅れを生じさせる欠陥を明らかにする。認識されてきた
重大なポイントは、欠陥から誘導される過剰遅れと静電
気流のレベルの間に信頼できる程度に一定した関係を確
立できないことであり、これはＩDDQ がパワーサプライ
とグラウンド間の欠陥から生ずる導電性経路の実際の
「抵抗」に依存し、一方伝達遅れの増加は主として競合
するコンダクタンス間の「比」に依存するからである
（ファンアウト（マクロ）ゲートの不完全な駆動も理由
である）。換言すると、ＩDDQ 値は遅れに関する欠陥の
検出用としては良好な指標ではない。
られない効果は回路の動的特性の劣化である。次に欠陥
から生ずる過度の遅れはＢＦｓのつまり重要なシグナル
経路に沿った最大の耐えられる遅れ（ｔDMAX）を越える
遅れを生じさせる欠陥を明らかにする。認識されてきた
重大なポイントは、欠陥から誘導される過剰遅れと静電
気流のレベルの間に信頼できる程度に一定した関係を確
立できないことであり、これはＩDDQ がパワーサプライ
とグラウンド間の欠陥から生ずる導電性経路の実際の
「抵抗」に依存し、一方伝達遅れの増加は主として競合
するコンダクタンス間の「比」に依存するからである
（ファンアウト（マクロ）ゲートの不完全な駆動も理由
である）。換言すると、ＩDDQ 値は遅れに関する欠陥の
検出用としては良好な指標ではない。
【００１１】これが図２のダイアグラム中に明確に示さ
れ、ここでは図１に概略的に示されたａ）及びｂ）の２
種類の欠陥に対して、ＩDDQ の関数として（対応するブ
リッジング欠陥抵抗の値Ｒを変化させることにより変化
させる）１個の欠陥論理回路及び２個の付加的なファン
アウト論理のレベル（ファンアウトゲートの性能の劣化
を説明するため）を含んで成る典型的なシグナル経路に
沿った伝達遅れの対応する増加が示されている。図から
分かるように、ＩDDQ が同じ値でも回路の構造に応じ
て、実質的に異なった過剰の遅れが生ずる。
れ、ここでは図１に概略的に示されたａ）及びｂ）の２
種類の欠陥に対して、ＩDDQ の関数として（対応するブ
リッジング欠陥抵抗の値Ｒを変化させることにより変化
させる）１個の欠陥論理回路及び２個の付加的なファン
アウト論理のレベル（ファンアウトゲートの性能の劣化
を説明するため）を含んで成る典型的なシグナル経路に
沿った伝達遅れの対応する増加が示されている。図から
分かるように、ＩDDQ が同じ値でも回路の構造に応じ
て、実質的に異なった過剰の遅れが生ずる。
【００１２】図１から３に示された状況は、多数の電気
的レベルのシミュレーションで確かめられているよう
に、考慮している論理（マクロ）セルの実際の構造に実
質的に依存しない。他方、図３に明確に示されているよ
うに、過剰の遅れとＢＦにより影響される（マクロ）セ
ルの出力ノードが取る中間電圧の値との間に有用で強い
関係が見出された。最も危険な欠陥から生ずる中間電圧
は、セルの論理スレッショルドに近い電圧である。この
ような欠陥条件は、「必然的に（静的な）論理エラーを
生じさせることなく」出力ノードキャパシタンスに最大
の電流迂回を及びファンアウトセル中の最小のトランジ
スタのオーバードライブを生じさせる。
的レベルのシミュレーションで確かめられているよう
に、考慮している論理（マクロ）セルの実際の構造に実
質的に依存しない。他方、図３に明確に示されているよ
うに、過剰の遅れとＢＦにより影響される（マクロ）セ
ルの出力ノードが取る中間電圧の値との間に有用で強い
関係が見出された。最も危険な欠陥から生ずる中間電圧
は、セルの論理スレッショルドに近い電圧である。この
ような欠陥条件は、「必然的に（静的な）論理エラーを
生じさせることなく」出力ノードキャパシタンスに最大
の電流迂回を及びファンアウトセル中の最小のトランジ
スタのオーバードライブを生じさせる。
【００１３】これらの中間電圧の感知に基づく本発明の
新規なテストアプローチは、従来のＩDDQ テストをパス
できた回路の数を最小にできることが見出された。実際
にこのようなテストはひどく厳格過ぎることが証明さ
れ、従って比較的高い静電気流のレベルであっても正確
に動作できる素子の拒絶も生じていた。更に、（マク
ロ）セル出力の欠陥から生ずる中間電圧の検出は、通常
の動作を阻害しあるいは影響を与える必要なく行なうこ
とができる。
新規なテストアプローチは、従来のＩDDQ テストをパス
できた回路の数を最小にできることが見出された。実際
にこのようなテストはひどく厳格過ぎることが証明さ
れ、従って比較的高い静電気流のレベルであっても正確
に動作できる素子の拒絶も生じていた。更に、（マク
ロ）セル出力の欠陥から生ずる中間電圧の検出は、通常
の動作を阻害しあるいは影響を与える必要なく行なうこ
とができる。
【００１４】これらの理由から、本発明は、デバイスの
オンラインテストを実行する（つまり自己チェック操作
を実行する）ために非常に有用であり、この特徴は代替
の従来のテスト方法と比較して他の重要な利点を提供す
る。本発明方法は、後述する通りクロックモードに加え
て静的モードでも実行でき、いずれの態様でも種々の可
能な設計オプションで実行できる。本発明のＤＦＴ構造
の本質的な特徴は、集積回路の機能的な論理（マクロ）
セルに電力供給する通常のサプライレールＶDD及びＧＮ
Ｄ（グラウンド）に加えて少なくとも１個の補助（又は
シャドー）サプライライン（ＡＵＸ−ＬＩＮＥ）の存在
である。このようなシャドーサプライラインＡＵＸ−Ｌ
ＩＮＥは、集積回路の機能的なＣＭＯＳ又はＢｉＣＭＯ
Ｓ（マクロ）セルの２本のサプライレールのいずれか一
方ＶDD又はＧＮＤへ負荷を通して中立的に「接続」され
る。
オンラインテストを実行する（つまり自己チェック操作
を実行する）ために非常に有用であり、この特徴は代替
の従来のテスト方法と比較して他の重要な利点を提供す
る。本発明方法は、後述する通りクロックモードに加え
て静的モードでも実行でき、いずれの態様でも種々の可
能な設計オプションで実行できる。本発明のＤＦＴ構造
の本質的な特徴は、集積回路の機能的な論理（マクロ）
セルに電力供給する通常のサプライレールＶDD及びＧＮ
Ｄ（グラウンド）に加えて少なくとも１個の補助（又は
シャドー）サプライライン（ＡＵＸ−ＬＩＮＥ）の存在
である。このようなシャドーサプライラインＡＵＸ−Ｌ
ＩＮＥは、集積回路の機能的なＣＭＯＳ又はＢｉＣＭＯ
Ｓ（マクロ）セルの２本のサプライレールのいずれか一
方ＶDD又はＧＮＤへ負荷を通して中立的に「接続」され
る。
【００１５】図４及び５に示した純粋に例示の目的の態
様では、シャドーサプライラインＡＵＸ−ＬＩＮＥは負
荷（ＬＯＡＤ）を通してＶDDラインに接続するよう示さ
れているが、本発明のＤＦＴ構造はグラウンドに向かう
他のサプライレールに負荷を通してシャドーラインを接
続することにより同様に実現することもできることは明
らかである。本発明のＤＦＴスキームの他の特徴は追跡
されるべき各（マクロ）セル用のテストインバータの実
現である。各テストインバータ段は、シャドーサプライ
レールＡＵＸ−ＬＩＮＥ及び集積回路の機能的なＣＭＯ
Ｓ又はＢｉＣＭＯＳ（マクロ）セルの２本のサプライレ
ールの他のものに電気的に接続され、追跡されるＣＭＯ
Ｓ又はＢｉＣＭＯＳ（マクロ）セルの出力ノードに接続
された入力を有する。
様では、シャドーサプライラインＡＵＸ−ＬＩＮＥは負
荷（ＬＯＡＤ）を通してＶDDラインに接続するよう示さ
れているが、本発明のＤＦＴ構造はグラウンドに向かう
他のサプライレールに負荷を通してシャドーラインを接
続することにより同様に実現することもできることは明
らかである。本発明のＤＦＴスキームの他の特徴は追跡
されるべき各（マクロ）セル用のテストインバータの実
現である。各テストインバータ段は、シャドーサプライ
レールＡＵＸ−ＬＩＮＥ及び集積回路の機能的なＣＭＯ
Ｓ又はＢｉＣＭＯＳ（マクロ）セルの２本のサプライレ
ールの他のものに電気的に接続され、追跡されるＣＭＯ
Ｓ又はＢｉＣＭＯＳ（マクロ）セルの出力ノードに接続
された入力を有する。
【００１６】追跡されるセルの出力ノードが取る電圧
が、インバータ段を構成するｎ−チャンネル及びｐ−チ
ャンネルトランジスタであるテストインバータを適切に
設計することにより決定できる予備設定された中間電圧
範囲内に存在する中間レベルを有するときに、各テスト
インバータ段は、シャドーサプライラインと回路の「他
の」サプライレールの間に導電性経路を提供することに
より、それぞれのゲート又は（マクロ）セルの出力ノー
ドが取る中間電圧を追跡する。各テストインバータは、
該インバータにより追跡されているセルの論理スレッシ
ョルドレベルに「間違いなく」近くなるように設計され
るトリガリングレベルが設定されるように設計され、こ
れにより集積回路の（マクロ）セルの正確な選択テスト
を実行できることが明らかである。これにより失格（拒
絶）の数は真に重大な抵抗性ブリッジング欠陥の存在を
有するデバイスのみに限定できる。
が、インバータ段を構成するｎ−チャンネル及びｐ−チ
ャンネルトランジスタであるテストインバータを適切に
設計することにより決定できる予備設定された中間電圧
範囲内に存在する中間レベルを有するときに、各テスト
インバータ段は、シャドーサプライラインと回路の「他
の」サプライレールの間に導電性経路を提供することに
より、それぞれのゲート又は（マクロ）セルの出力ノー
ドが取る中間電圧を追跡する。各テストインバータは、
該インバータにより追跡されているセルの論理スレッシ
ョルドレベルに「間違いなく」近くなるように設計され
るトリガリングレベルが設定されるように設計され、こ
れにより集積回路の（マクロ）セルの正確な選択テスト
を実行できることが明らかである。これにより失格（拒
絶）の数は真に重大な抵抗性ブリッジング欠陥の存在を
有するデバイスのみに限定できる。
【００１７】勿論集積回路は図４に示したようなＤＦＴ
構造により追跡される多数の（マクロ）セルを有するこ
とができ、これはシャドーサプライラインＡＵＸ−ＬＩ
ＮＥを機能的回路のサプライレール（図示のＶDD）に接
続する負荷インピーダンス（例えば抵抗）を通して累積
テストシグナルを生成する。勿論図４に示されたＤＦＴ
テスト配置は全チップ上に任意回繰り返しても良い。こ
のような「分布」した態様の場合、複数のシャドーサプ
ライラインのそれぞれの負荷を通してそれぞれ生成する
複数のテストシグナルは合計されてシグナル論理出力を
生成し、これは専用回路による適切な演算に従って解釈
されることができる。本発明の特殊な態様によると、常
に同じ論理状態にあるべき少なくとも２個のシグナルノ
ードを特徴とする論理回路は、本発明のテストスキーム
を後述の通り修正することにより、スタックアット欠陥
の存在のテストにも使用できる。
構造により追跡される多数の（マクロ）セルを有するこ
とができ、これはシャドーサプライラインＡＵＸ−ＬＩ
ＮＥを機能的回路のサプライレール（図示のＶDD）に接
続する負荷インピーダンス（例えば抵抗）を通して累積
テストシグナルを生成する。勿論図４に示されたＤＦＴ
テスト配置は全チップ上に任意回繰り返しても良い。こ
のような「分布」した態様の場合、複数のシャドーサプ
ライラインのそれぞれの負荷を通してそれぞれ生成する
複数のテストシグナルは合計されてシグナル論理出力を
生成し、これは専用回路による適切な演算に従って解釈
されることができる。本発明の特殊な態様によると、常
に同じ論理状態にあるべき少なくとも２個のシグナルノ
ードを特徴とする論理回路は、本発明のテストスキーム
を後述の通り修正することにより、スタックアット欠陥
の存在のテストにも使用できる。
【００１８】静的な実行 本発明の最も簡単な静的な実行は、パワーサプライライ
ンＶDD（図４に示す）又はグラウンドのいずれかに直列
接続した単純なトランジスタで典型的に実現できる抵抗
性負荷（ＬＯＡＤ）を使用することを特徴とする。図４
のパワーサプライラインＶDDに向かう抵抗性負荷を使用
するこの簡単なスキームを幾分詳細に説明する。他の機
能的な等価な代替態様はこの説明から当業者により容易
に誘導されるであろう。このような静的スキームの基本
的な動作は非常に簡単である。追跡される（マクロ）セ
ルの出力におけるある中間電圧範囲に入る中間電圧の存
在は、テストインバータを通して対応するシャドーサプ
ライ（ＡＵＸ−ＬＩＮＥ）及びグラウンド間の導電性経
路を「開く」。この条件下では、静電気流が負荷を通し
て流れテストノードの電圧を降下させる。次いでこのよ
うな電圧降下は好適な回路により容易に読み取られ、テ
スト回路の出力で標準的な論理値を生成する。
ンＶDD（図４に示す）又はグラウンドのいずれかに直列
接続した単純なトランジスタで典型的に実現できる抵抗
性負荷（ＬＯＡＤ）を使用することを特徴とする。図４
のパワーサプライラインＶDDに向かう抵抗性負荷を使用
するこの簡単なスキームを幾分詳細に説明する。他の機
能的な等価な代替態様はこの説明から当業者により容易
に誘導されるであろう。このような静的スキームの基本
的な動作は非常に簡単である。追跡される（マクロ）セ
ルの出力におけるある中間電圧範囲に入る中間電圧の存
在は、テストインバータを通して対応するシャドーサプ
ライ（ＡＵＸ−ＬＩＮＥ）及びグラウンド間の導電性経
路を「開く」。この条件下では、静電気流が負荷を通し
て流れテストノードの電圧を降下させる。次いでこのよ
うな電圧降下は好適な回路により容易に読み取られ、テ
スト回路の出力で標準的な論理値を生成する。
【００１９】既に強調した通り、本発明方法は機能回路
と直列の素子を必要とせず、従ってその機能は負荷イン
ピーダンスの増加により最小の影響しか受けない。図４
に示した通り、各々が複数のＤＦＴネットワークの１個
に関連する別個のテストノードで読出可能な複数のテス
トシグナルが同じ集積回路内で生成すると、これらのテ
ストシグナルはＮＯＲ（ＮＡＮＤ）機能を行なうネット
ワークの入力に集められ、単一の論理出力を生成する。
一般にこの配置はスキームの電気的設計を簡単にする
（より均衡したインバータ／負荷トレードオフ比を導く
ため）が、それはチップ上のシグナルと電力の分布のレ
イアウトを非常に複雑にもする。従って簡略性と便利さ
のためには、チップ当たり単一のシャドーライン−単一
負荷の場合が好ましい。
と直列の素子を必要とせず、従ってその機能は負荷イン
ピーダンスの増加により最小の影響しか受けない。図４
に示した通り、各々が複数のＤＦＴネットワークの１個
に関連する別個のテストノードで読出可能な複数のテス
トシグナルが同じ集積回路内で生成すると、これらのテ
ストシグナルはＮＯＲ（ＮＡＮＤ）機能を行なうネット
ワークの入力に集められ、単一の論理出力を生成する。
一般にこの配置はスキームの電気的設計を簡単にする
（より均衡したインバータ／負荷トレードオフ比を導く
ため）が、それはチップ上のシグナルと電力の分布のレ
イアウトを非常に複雑にもする。従って簡略性と便利さ
のためには、チップ当たり単一のシャドーライン−単一
負荷の場合が好ましい。
【００２０】設計の考慮 テストインバータの実現に関する限り、その設計のため
の出発パラメータは検出されるべき中間電圧の範囲であ
る。原理的には重要な中間電圧の設計範囲は、最大の耐
えられる過剰遅れを固定することにより決定される。テ
ストスキームの出力回路の感度に依存する負荷における
検出可能な電流の最小値は、考慮しなければならない他
の設計パラメータである。一旦これらのパラメータが固
定されると、追跡される機能（マクロ）セルの論理スレ
ッショルド電圧に等しい入力電圧用の静電気流を最大に
するために、負荷の存在も補償することにより、テスト
インバータを容易に設計できる。
の出発パラメータは検出されるべき中間電圧の範囲であ
る。原理的には重要な中間電圧の設計範囲は、最大の耐
えられる過剰遅れを固定することにより決定される。テ
ストスキームの出力回路の感度に依存する負荷における
検出可能な電流の最小値は、考慮しなければならない他
の設計パラメータである。一旦これらのパラメータが固
定されると、追跡される機能（マクロ）セルの論理スレ
ッショルド電圧に等しい入力電圧用の静電気流を最大に
するために、負荷の存在も補償することにより、テスト
インバータを容易に設計できる。
【００２１】シャドーラインを２本のサプライレールの
一方又は他方に接続する抵抗性負荷は、種々の手法で実
現でき、典型的にはそれぞれパワーサプライ又はグラウ
ンドに直列接続されたｐ−及びｎ−チャンネルＭＯＳＦ
ＥＴｓは満足できる負荷である。「オーバーヘッド」レ
イアウトが関連する限り、１本のシャドーライン又は複
数のこのようなシャドーラインを実現する必要性が負担
になることは疑いなく真実である。しかし（その抵抗は
大部分抵抗性負荷の一部と考えられるため）このような
シャドーラインはむしろ抵抗性であると認識されるべき
である。従ってこのようなシャドーラインは、利用でき
るパターン化技術が許す限り狭くすることが好ましい。
更にそれが「主要な」サプライラインと単純に平行に走
るという事実から、レイアウト（ルート）を非常に複雑
にすることなく、主要なサプライラインの幅の一部であ
る幅を有する平行な金属ストリップとしてシャドーライ
ンを実現することができる。
一方又は他方に接続する抵抗性負荷は、種々の手法で実
現でき、典型的にはそれぞれパワーサプライ又はグラウ
ンドに直列接続されたｐ−及びｎ−チャンネルＭＯＳＦ
ＥＴｓは満足できる負荷である。「オーバーヘッド」レ
イアウトが関連する限り、１本のシャドーライン又は複
数のこのようなシャドーラインを実現する必要性が負担
になることは疑いなく真実である。しかし（その抵抗は
大部分抵抗性負荷の一部と考えられるため）このような
シャドーラインはむしろ抵抗性であると認識されるべき
である。従ってこのようなシャドーラインは、利用でき
るパターン化技術が許す限り狭くすることが好ましい。
更にそれが「主要な」サプライラインと単純に平行に走
るという事実から、レイアウト（ルート）を非常に複雑
にすることなく、主要なサプライラインの幅の一部であ
る幅を有する平行な金属ストリップとしてシャドーライ
ンを実現することができる。
【００２２】最終的な欠陥のあるシグナル経路の上昇／
下降伝達遅れの最大の受け入れられる増加が一旦限定さ
れると、電圧スレッショルドは図３に示したようなダイ
アグラムを参照することにより決定できる。例えば５Ｖ
の集積回路に関しては、対称のゲート設計を取るとする
と、3.25Ｖから1.75Ｖの中間電圧スレッショルド範囲が
名目伝達遅れの50％より大きい限界付加的遅れに相当す
る。図１から３のスキーム及びダイアグラムによりかつ
テストインバータの対称設計を適用することにより示さ
れる状況では、欠陥ゲート出力ノードにより駆動される
インバータを通して流れる最小電流は約110 μＡに等し
く、これはテストインバータがその論理スレッショルド
にあるときにテストインバータを通して流れる電流の約
40％に相当する。
下降伝達遅れの最大の受け入れられる増加が一旦限定さ
れると、電圧スレッショルドは図３に示したようなダイ
アグラムを参照することにより決定できる。例えば５Ｖ
の集積回路に関しては、対称のゲート設計を取るとする
と、3.25Ｖから1.75Ｖの中間電圧スレッショルド範囲が
名目伝達遅れの50％より大きい限界付加的遅れに相当す
る。図１から３のスキーム及びダイアグラムによりかつ
テストインバータの対称設計を適用することにより示さ
れる状況では、欠陥ゲート出力ノードにより駆動される
インバータを通して流れる最小電流は約110 μＡに等し
く、これはテストインバータがその論理スレッショルド
にあるときにテストインバータを通して流れる電流の約
40％に相当する。
【００２３】クロックによる実行 本発明は、シャドーサプライラインを接続するための抵
抗性負荷を使用することなく、動的スキームに従ってリ
セット動作を特徴とするシャドーパワーサプライでキャ
パシタを使用すること又はパラシチックなキャパシタン
スを利用することによっても容易に実現できる。この代
替態様は図５に示されている。再度簡略化のために複数
のテスト回路を「分布」させる代わりに単一の感知回路
の場合を考える。図５の回路ダイアグラムを参照する
と、キャパシタＣがシャドーサプライラインＡＵＸ−Ｌ
ＩＮＥのパラシチックなキャパシタンスにより表示され
ている。各クロックピリオド（ＣＫ）の初期において、
テストノードはＶDDにリセットされ、つまりキャパシタ
ＣはトランジスタＴR をターンオンすることにより放電
する。
抗性負荷を使用することなく、動的スキームに従ってリ
セット動作を特徴とするシャドーパワーサプライでキャ
パシタを使用すること又はパラシチックなキャパシタン
スを利用することによっても容易に実現できる。この代
替態様は図５に示されている。再度簡略化のために複数
のテスト回路を「分布」させる代わりに単一の感知回路
の場合を考える。図５の回路ダイアグラムを参照する
と、キャパシタＣがシャドーサプライラインＡＵＸ−Ｌ
ＩＮＥのパラシチックなキャパシタンスにより表示され
ている。各クロックピリオド（ＣＫ）の初期において、
テストノードはＶDDにリセットされ、つまりキャパシタ
ＣはトランジスタＴR をターンオンすることにより放電
する。
【００２４】引き続き、機能回路の全てのトランジェン
トが減退すると、ＴR がスイッチオフする。この条件で
（マクロ）セルの出力に重要な中間電圧が存在しないと
テストノードは高電圧に維持される（勿論全ての動的回
路の場合のように限定された時間だけ）。その代わりに
欠陥から生ずる中間電圧が（シャドーサプライラインに
接続された１又は２以上のテストインバータを通して）
導電性経路を開くと、テストノードは迅速にグラウンド
ポテンシャルまで放電し、エラーシグナルが生成する。
この場合、（欠陥として認識される）検出されるべき中
間シグナル電圧の範囲とクロックピリオドが与えられる
と、テストインバータの設計は次のように進行する。検
出されるべき中間電圧はテストインバータのトランジス
タのオーバードライブを特定し、これによりこのような
インバータを流れる電流はキャパシタンスＣの実際の値
を考慮することにより固定でき、クロックピリオドの利
用できる部分のテストノードの十分に速い放電を確保す
る。
トが減退すると、ＴR がスイッチオフする。この条件で
（マクロ）セルの出力に重要な中間電圧が存在しないと
テストノードは高電圧に維持される（勿論全ての動的回
路の場合のように限定された時間だけ）。その代わりに
欠陥から生ずる中間電圧が（シャドーサプライラインに
接続された１又は２以上のテストインバータを通して）
導電性経路を開くと、テストノードは迅速にグラウンド
ポテンシャルまで放電し、エラーシグナルが生成する。
この場合、（欠陥として認識される）検出されるべき中
間シグナル電圧の範囲とクロックピリオドが与えられる
と、テストインバータの設計は次のように進行する。検
出されるべき中間電圧はテストインバータのトランジス
タのオーバードライブを特定し、これによりこのような
インバータを流れる電流はキャパシタンスＣの実際の値
を考慮することにより固定でき、クロックピリオドの利
用できる部分のテストノードの十分に速い放電を確保す
る。
【００２５】このクロックスキームは、（静電気流を生
じないため）テスト相の間の電力消費を無視できるとい
う利点を有する。更にトランジスタＴR をターンオフす
ることにより、通常の集積回路の動作の間に、テストイ
ンバータは動的な電力散逸にも寄与しない。しかしクロ
ックスキームは僅かに複雑であり、（特に多数の別個の
キャパシタンスを有する「分布」テストスキームを特徴
とする場合には）幾分大きいシリコンエリアを必要とす
る。
じないため）テスト相の間の電力消費を無視できるとい
う利点を有する。更にトランジスタＴR をターンオフす
ることにより、通常の集積回路の動作の間に、テストイ
ンバータは動的な電力散逸にも寄与しない。しかしクロ
ックスキームは僅かに複雑であり、（特に多数の別個の
キャパシタンスを有する「分布」テストスキームを特徴
とする場合には）幾分大きいシリコンエリアを必要とす
る。
【００２６】ブリッジング及びスタックアット欠陥検出 本発明の修正された態様が図６に示されている。図６に
示された特定の用途は、バッファ内又は欠陥のない（Ｌ
ＢＦフリー）条件下で同一の論理値を常に有するべき２
個のノードを有することを特徴とする任意の他の回路中
で、ブリッジング欠陥及びスタックアット（及び勿論ト
ランジスタスタックオーブンも）欠陥を明らかにするた
めの効果的なＤＦＴテストスキームに関する。実際には
該スキームは任意の論理エラーを生じさせることのある
任意の欠陥を明らかにできる。３個のカスケード型イン
バータから構成される３段バッファを例として考える。
示された特定の用途は、バッファ内又は欠陥のない（Ｌ
ＢＦフリー）条件下で同一の論理値を常に有するべき２
個のノードを有することを特徴とする任意の他の回路中
で、ブリッジング欠陥及びスタックアット（及び勿論ト
ランジスタスタックオーブンも）欠陥を明らかにするた
めの効果的なＤＦＴテストスキームに関する。実際には
該スキームは任意の論理エラーを生じさせることのある
任意の欠陥を明らかにできる。３個のカスケード型イン
バータから構成される３段バッファを例として考える。
【００２７】本発明によると、「追跡」インバータＳ
Ａ、ＳＢ及びＳＣは機能論理回路の３個のカスケード型
インバータの出力ノードに接続されたそれぞれの入力を
有している。追跡又は感知インバータＳＡ、ＳＢ及びＳ
ＣはサプライレールＶDD及び負荷を通してグラウンドレ
ールに接続されたシャドーサプライレールＡＵＸ−ＬＩ
ＮＥに電気的に接続されている。シグナルノードＡ、Ｂ
及びＣのスタックアット0/1 欠陥を明らかにするために
導入されるテストスキームの修正が、機能的に同じ論理
値の感知シグナルであるべきである第１（ＳＡ）及び最
後（ＳＣ）の追跡インバータの出力間の接続により表さ
れる。この修正された態様でも、テストスキームは、バ
ッファを形成するインバータチェーンを通してシグナル
伝達する際の耐えられない過剰の遅れを生じさせる中間
電圧を検出できるよう維持される。
Ａ、ＳＢ及びＳＣは機能論理回路の３個のカスケード型
インバータの出力ノードに接続されたそれぞれの入力を
有している。追跡又は感知インバータＳＡ、ＳＢ及びＳ
ＣはサプライレールＶDD及び負荷を通してグラウンドレ
ールに接続されたシャドーサプライレールＡＵＸ−ＬＩ
ＮＥに電気的に接続されている。シグナルノードＡ、Ｂ
及びＣのスタックアット0/1 欠陥を明らかにするために
導入されるテストスキームの修正が、機能的に同じ論理
値の感知シグナルであるべきである第１（ＳＡ）及び最
後（ＳＣ）の追跡インバータの出力間の接続により表さ
れる。この修正された態様でも、テストスキームは、バ
ッファを形成するインバータチェーンを通してシグナル
伝達する際の耐えられない過剰の遅れを生じさせる中間
電圧を検出できるよう維持される。
【００２８】更にスタックアット0/1 欠陥は次のように
して明らかにされる。ＩＮ＝０及びシグナルノードＢス
タックアット１と仮定すると、Ｂ及びＣの値は欠陥のな
い状況の値とは異なる。特にＡは論理１値になり、一方
Ｃは１の代わりに０になる。従ってＳＡのｎ−チャンネ
ルトランジスタはＯＮになり、一方Ｃの値はＳＣのｐ−
チャンネルトランジスタを（不正確に）ＯＮに維持す
る。電流が、それぞれプルアップ及びプルダウンデバイ
スであるＳＡ及びＳＣにより形成される経路を通してＶ
DDからグラウンドへ流れ、これによりスタックアット欠
陥を明らかにする。
して明らかにされる。ＩＮ＝０及びシグナルノードＢス
タックアット１と仮定すると、Ｂ及びＣの値は欠陥のな
い状況の値とは異なる。特にＡは論理１値になり、一方
Ｃは１の代わりに０になる。従ってＳＡのｎ−チャンネ
ルトランジスタはＯＮになり、一方Ｃの値はＳＣのｐ−
チャンネルトランジスタを（不正確に）ＯＮに維持す
る。電流が、それぞれプルアップ及びプルダウンデバイ
スであるＳＡ及びＳＣにより形成される経路を通してＶ
DDからグラウンドへ流れ、これによりスタックアット欠
陥を明らかにする。
【図１】論理ゲートで起こることのある抵抗性ブリッジ
ング欠陥の２個の典型的なスキーム。
ング欠陥の２個の典型的なスキーム。
【図２】ＩDDQ の関数として表示した図１に示した欠陥
論理回路の伝達遅れＤ′を示すグラフ。
論理回路の伝達遅れＤ′を示すグラフ。
【図３】中間出力電圧の関数として表示した図１に示し
た欠陥論理回路の伝達遅れＤ′を示すグラフ。
た欠陥論理回路の伝達遅れＤ′を示すグラフ。
【図４】本発明のＤＦＴ構造の一例を示す概略ダイアグ
ラム。
ラム。
【図５】本発明のＤＦＴ構造のクロックモードの一態様
の概略ダイアグラム。
の概略ダイアグラム。
【図６】ブリッジング欠陥及びバッファ中のスタックア
ット欠陥も検出するためのＤＦＴ配置にある本発明の一
態様のダイアグラム。
ット欠陥も検出するためのＤＦＴ配置にある本発明の一
態様のダイアグラム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミケレ・ファブァリ イタリア国 ボローニャ 40122 ヴィ ア・デラ・グラダ 15 (72)発明者 ブルーノ・リッコ イタリア国 ボローニャ 40126 ヴィ ア・サンタ・アポロニア ２
Claims (16)
- 【請求項１】 ＣＭＯＳ又はＢｉＣＭＯＳ論理集積回路
の重大な抵抗性ブリッジング欠陥の存在の評価方法にお
いて、少なくとも１個のシグナルノードに存在する電圧
が予備設定された中間電圧範囲にある中間値を取るとき
にそれを感知することを特徴とする方法。 - 【請求項２】 前記シグナルノードにより駆動されかつ
負荷を通してサプライレールに接続されたテストインバ
ータにより前記感知を行なうようにした請求項１に記載
の方法。 - 【請求項３】 前記テストインバータが前記予備設定さ
れた中間電圧範囲を決定するよう設計されている請求項
２に記載の方法。 - 【請求項４】 前記負荷を通してテストシグナルを誘導
するようにした請求項１から３までのいずれかに記載の
方法。 - 【請求項５】 前記負荷が抵抗性負荷である請求項４に
記載の方法。 - 【請求項６】 前記負荷が、クロック的又は動的に機能
するキャパシタにより置換された請求項４に記載の方
法。 - 【請求項７】 ＣＭＯＳ及びＢｉＣＭＯＳ集積回路での
欠陥の存在をテストするためのＤＦＴシステムにおい
て、 負荷を通して機能回路の２本のパワーサプライレールの
一方に接続された少なくとも１本のシャドーサプライレ
ールを形成し、 シャドーサプライレール及び機能回路の前記２本のサプ
ライレールの他のレールに電気的に接続され、集積回路
のテストされるべきＣＭＯＳ又はＢｉＣＭＯＳ機能回路
のシグナルノードに接続された入力を有する少なくとも
１個のテストインバータ段を形成し、 集積回路のテストされるべきＣＭＯＳ又はＢｉＣＭＯＳ
機能回路の出力ノードに存在し、それぞれのテストイン
バータ段を通して導電を生じさせるために十分な中間レ
ベルに達する電圧の表示として、前記負荷を通る電流を
感知することを含んで成ることを特徴とするシステム。 - 【請求項８】 前記電流感知負荷が抵抗である請求項７
に記載のシステム。 - 【請求項９】 前記電流感知負荷がシステムのクロック
による実行に従ってキャパシタにより実質的に機能する
請求項７に記載のシステム。 - 【請求項10】 請求項１のテストシステムと同数の複数
の負荷を通して誘導される複数のテストシグナルが、集
積回路で行なわれるテストの結果を示す単一出力論理シ
グナルを生成する組合せ論理機能を実行するネットワー
クに入力される請求項７に記載のシステム。 - 【請求項11】 ＣＭＯＳ及びＢｉＣＭＯＳ集積回路中の
欠陥の存在をテストするためのＤＦＴ回路において、 前記集積回路の機能的ＣＭＯＳ又はＢｉＣＭＯＳ回路の
２本のサプライレールの一方に負荷を通して接続された
少なくとも１本のシャドーサプライレール、 前記シャドーサプライレール及び機能的ＣＭＯＳ又はＢ
ｉＣＭＯＳ回路の前記２本のサプライレールの他方に電
気的に接続され、集積回路のテストされるべきそれぞれ
のＣＭＯＳ又はＢｉＣＭＯＳ機能回路の出力ノードに接
続された入力を有する少なくとも１個のテストインバー
タ、 を含んで成ることを特徴とするＤＦＴ回路。 - 【請求項12】 前記負荷が抵抗である請求項11に記載の
回路。 - 【請求項13】 前記負荷がシステムのクロックによる実
行に従ってキャパシタにより実質的に機能する請求項11
に記載の回路。 - 【請求項14】 少なくとも２個の前記テストインバータ
及び該２個のテストインバータの出力ノード間の接続を
含んで成る請求項11に記載の回路。 - 【請求項15】 集積回路の追跡されるべきＣＭＯＳ又は
ＢｉＣＭＯＳゲートの出力ノードに存在しかつ少なくと
も１個の追跡テストインバータ段を通る導電を生じさせ
るために十分な値を有する電圧の表示として、前記負荷
を通してシグナルを感知できる回路を更に含んで成る請
求項11に記載の回路。 - 【請求項16】 前記複数のテスト回路を含んで成り、更
にテスト回路と同数の複数の負荷を通して誘導される複
数のシグナルが、集積回路で行なわれるテストの結果を
示す単一出力論理シグナルを生成する組合せ論理機能を
実行するネットワークに入力される請求項11に記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830023.1 | 1994-01-24 | ||
| EP94830023A EP0664512B1 (en) | 1994-01-24 | 1994-01-24 | Design for testability technique of CMOS and BiCMOS ICs |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07218578A true JPH07218578A (ja) | 1995-08-18 |
Family
ID=8218366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7028652A Pending JPH07218578A (ja) | 1994-01-24 | 1995-01-24 | ＣＭＯＳ又はＢｉＣＭＯＳ集積回路の欠陥テスト方法及び回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5581563A (ja) |
| EP (1) | EP0664512B1 (ja) |
| JP (1) | JPH07218578A (ja) |
| DE (1) | DE69419589T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3429082B2 (ja) * | 1994-09-30 | 2003-07-22 | 株式会社リコー | テストベクタ編集装置 |
| US6252417B1 (en) | 1999-04-22 | 2001-06-26 | International Business Machines Corporation | Fault identification by voltage potential signature |
| CA2364421A1 (en) * | 2001-12-05 | 2003-06-05 | Ecole De Technologie Superieure | Integrated circuit testing system and method |
| US6949935B1 (en) * | 2002-11-01 | 2005-09-27 | Cypress Semiconductor Corp. | Method and system for built in testing of switch functionality of tunable capacitor arrays |
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