JPH04213849A - 半導体装置及びその初期不良検出方法 - Google Patents
半導体装置及びその初期不良検出方法Info
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- JPH04213849A JPH04213849A JP2401175A JP40117590A JPH04213849A JP H04213849 A JPH04213849 A JP H04213849A JP 2401175 A JP2401175 A JP 2401175A JP 40117590 A JP40117590 A JP 40117590A JP H04213849 A JPH04213849 A JP H04213849A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000012360 testing method Methods 0.000 claims abstract description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその初期
不良検出方法に係り、特にＣ−ＭＯＳゲートアレイとそ
の静止電源電流を測定する方法に関する。最近のゲート
アレイにおいて（特にＣ−ＭＯＳゲートアレイにおいて
）は、顧客ニーズにより多ピン化及び使用可能な内部構
成回路の大規模化が進んでいる。しかし、回路の大規模
化に対する機能（ＦＮ）試験面での故障検出率の向上に
は、膨大な時間と費用を要しているにも拘らず、顧客で
の実機不良（初期不良）の低減には苦慮しているのが現
実である。そこで、この初期不良を容易に検出できるよ
うな構成の半導体装置及び初期不良の検出方法が必要と
される。
不良検出方法に係り、特にＣ−ＭＯＳゲートアレイとそ
の静止電源電流を測定する方法に関する。最近のゲート
アレイにおいて（特にＣ−ＭＯＳゲートアレイにおいて
）は、顧客ニーズにより多ピン化及び使用可能な内部構
成回路の大規模化が進んでいる。しかし、回路の大規模
化に対する機能（ＦＮ）試験面での故障検出率の向上に
は、膨大な時間と費用を要しているにも拘らず、顧客で
の実機不良（初期不良）の低減には苦慮しているのが現
実である。そこで、この初期不良を容易に検出できるよ
うな構成の半導体装置及び初期不良の検出方法が必要と
される。
【０００２】
【従来の技術】従来、Ｃ−ＭＯＳゲートアレイを入力回
路や入出力回路に有する半導体集積回路（ＩＣ）におい
て、初期不良率をできるだけ低減するために、■機能試
験による故障検出率を向上したり、■ＩＣ製造工程にお
ける歩留り向上対策（安定した工程づくり）を施してお
り、またＣ−ＭＯＳゲートアレイの静止電源電流を測定
することでＩＣの初期不良を検出している。
路や入出力回路に有する半導体集積回路（ＩＣ）におい
て、初期不良率をできるだけ低減するために、■機能試
験による故障検出率を向上したり、■ＩＣ製造工程にお
ける歩留り向上対策（安定した工程づくり）を施してお
り、またＣ−ＭＯＳゲートアレイの静止電源電流を測定
することでＩＣの初期不良を検出している。
【０００３】上記の機能試験による故障検出率の向上に
は、スキャン回路を利用し、テスト端子を設定する回路
設計時の工夫や、テスト端子を利用することによる回路
のブロック化があり、既知の試験パターンをＩＣに入力
して、被試験ＩＣから期待する出力パターンが取り出さ
れるか否か検査する。また、上記のＩＣ製造工程におけ
る歩留り向上対策としては、クリーンルームを向上して
塵埃による故障の発生を低減したり、各製造工程を極力
機械化するなどの対策がある。
は、スキャン回路を利用し、テスト端子を設定する回路
設計時の工夫や、テスト端子を利用することによる回路
のブロック化があり、既知の試験パターンをＩＣに入力
して、被試験ＩＣから期待する出力パターンが取り出さ
れるか否か検査する。また、上記のＩＣ製造工程におけ
る歩留り向上対策としては、クリーンルームを向上して
塵埃による故障の発生を低減したり、各製造工程を極力
機械化するなどの対策がある。
【０００４】ここで、初期不良率をゼロに近付けるには
、製造工程段階にて偶発的に生じる不良まで完全に試験
工程で検出する必要がある。しかし、ＩＣ製造工程段階
において生じる偶発的な不良が、製造工程での努力にも
拘らず、歩留り１００％にすることが不可能であるため
、各種の工夫をする必要がある。その工夫の一つとして
、Ｃ−ＭＯＳゲートアレイＩＣでは、Ｃ−ＭＯＳの高電
位側電源ＶＤＤと低電位側電源ＶＳＳとの間では静止電
源電流（ＩＤＤＳ ）が流れないことを利用し、ＩＤＤ
Ｓ が流れないとき正常、ＩＤＤＳ が流れるとき不良
と判定する初期不良検出方法が従来より行なわれている
。
、製造工程段階にて偶発的に生じる不良まで完全に試験
工程で検出する必要がある。しかし、ＩＣ製造工程段階
において生じる偶発的な不良が、製造工程での努力にも
拘らず、歩留り１００％にすることが不可能であるため
、各種の工夫をする必要がある。その工夫の一つとして
、Ｃ−ＭＯＳゲートアレイＩＣでは、Ｃ−ＭＯＳの高電
位側電源ＶＤＤと低電位側電源ＶＳＳとの間では静止電
源電流（ＩＤＤＳ ）が流れないことを利用し、ＩＤＤ
Ｓ が流れないとき正常、ＩＤＤＳ が流れるとき不良
と判定する初期不良検出方法が従来より行なわれている
。
【０００５】
【発明が解決しようとする課題】しかるに、前記したＩ
Ｃ製造工程における歩留り向上対策は大変に費用を要す
る。また、スキャン回路の利用は現状で有効な初期不良
検出方法と考えられるが、この方法は回路内部の記憶素
子をシフトレジスタとなるように回路設計し、試験時に
順序回路を組合せ回路と等価に扱う方法であるため、通
常のＩＣに比しチップ面積が１．５倍又はそれ以上必要
となり、また専用のパターンが必要で、特に中小規模の
ＩＣには不向きである。
Ｃ製造工程における歩留り向上対策は大変に費用を要す
る。また、スキャン回路の利用は現状で有効な初期不良
検出方法と考えられるが、この方法は回路内部の記憶素
子をシフトレジスタとなるように回路設計し、試験時に
順序回路を組合せ回路と等価に扱う方法であるため、通
常のＩＣに比しチップ面積が１．５倍又はそれ以上必要
となり、また専用のパターンが必要で、特に中小規模の
ＩＣには不向きである。
【０００６】また、ＩＣの入力部は図５に示す如く、端
子１と入力回路２との接続点がプルアップ抵抗ＲＵ を
介して高電位側電源ＶＤＤに接続されているものと、図
６に示す如く、端子１と入力回路２との接続点がプルダ
ウン抵抗ＲＤ を介して低電位側電源ＶＳＳに接続され
ているものとがある。上記の抵抗ＲＵ ，ＲＤ はＣ−
ＭＯＳトランジスタで構成されている入力回路２が、実
際の実機上で未使用となることがあり、その未使用時に
入力回路２のＣ−ＭＯＳ入力がオープンになるのを防止
するために設けられている。
子１と入力回路２との接続点がプルアップ抵抗ＲＵ を
介して高電位側電源ＶＤＤに接続されているものと、図
６に示す如く、端子１と入力回路２との接続点がプルダ
ウン抵抗ＲＤ を介して低電位側電源ＶＳＳに接続され
ているものとがある。上記の抵抗ＲＵ ，ＲＤ はＣ−
ＭＯＳトランジスタで構成されている入力回路２が、実
際の実機上で未使用となることがあり、その未使用時に
入力回路２のＣ−ＭＯＳ入力がオープンになるのを防止
するために設けられている。
【０００７】しかし、図５に示した入力回路２では入力
信号として“０”が入力された場合にプルアップ抵抗Ｒ
Ｕ を介して端子１側へ電流が流れてしまい、また図６
に示した入力回路２では、入力信号として“１”が入力
された場合に端子１よりプルダウン抵抗ＲＤ を介して
低電位側電源ＶＳＳに電流が流れてしまう。そのため、
従来の初期不良検出方法では図５に示す構成の入力回路
２に対しては“１”のみを入力し、また図６に示す構成
の入力回路２に対しては“０”のみを入力して静止電源
電流が流れるか否かの検査を行なうしかない。
信号として“０”が入力された場合にプルアップ抵抗Ｒ
Ｕ を介して端子１側へ電流が流れてしまい、また図６
に示した入力回路２では、入力信号として“１”が入力
された場合に端子１よりプルダウン抵抗ＲＤ を介して
低電位側電源ＶＳＳに電流が流れてしまう。そのため、
従来の初期不良検出方法では図５に示す構成の入力回路
２に対しては“１”のみを入力し、また図６に示す構成
の入力回路２に対しては“０”のみを入力して静止電源
電流が流れるか否かの検査を行なうしかない。
【０００８】このため、従来のＣ−ＭＯＳ入力回路の静
止電源電流を測定する検査方法では、検査条件が限定さ
れてしまい、必ずしも正確な初期不良検出ができなかっ
た。本発明は上記の点に鑑みなされたもので、Ｃ−ＭＯ
Ｓゲートアレイにおける初期不良検出を容易にできる構
成の半導体装置及びその初期不良検出方法を提供するこ
とを目的とする。
止電源電流を測定する検査方法では、検査条件が限定さ
れてしまい、必ずしも正確な初期不良検出ができなかっ
た。本発明は上記の点に鑑みなされたもので、Ｃ−ＭＯ
Ｓゲートアレイにおける初期不良検出を容易にできる構
成の半導体装置及びその初期不良検出方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の半導体装
置の原理構成図を示す。Ｃ−ＭＯＳによる入力回路（又
は入出力回路）１１の入力端（又は入出力端）１０と電
源との間にトランジスタ１２が設けられ、このトランジ
スタ１２はテスト端子１４よりの制御信号が入力される
制御回路１３によりスイッチング制御される。制御回路
１３は初期不良検出時にトランジスタ１２をオフとし、
通常使用時はトランジスタ１２をオンとする。
置の原理構成図を示す。Ｃ−ＭＯＳによる入力回路（又
は入出力回路）１１の入力端（又は入出力端）１０と電
源との間にトランジスタ１２が設けられ、このトランジ
スタ１２はテスト端子１４よりの制御信号が入力される
制御回路１３によりスイッチング制御される。制御回路
１３は初期不良検出時にトランジスタ１２をオフとし、
通常使用時はトランジスタ１２をオンとする。
【００１０】図２は本発明の半導体装置の初期不良検出
方法の原理説明図を示す。本発明方法ではまず、図１の
トランジスタ１２をオフとし（ステップ２１）、続いて
入力回路（又は入出力回路）１１の静止電源電流ＩＤＤ
Ｓ を測定し（ステップ２２）、その測定値がゼロか否
か判定して（ステップ２３）、不良か否かの判定結果を
得る（ステップ２４，２５）。
方法の原理説明図を示す。本発明方法ではまず、図１の
トランジスタ１２をオフとし（ステップ２１）、続いて
入力回路（又は入出力回路）１１の静止電源電流ＩＤＤ
Ｓ を測定し（ステップ２２）、その測定値がゼロか否
か判定して（ステップ２３）、不良か否かの判定結果を
得る（ステップ２４，２５）。
【００１１】
【作用】本発明装置では、入力回路１１のＣ−ＭＯＳ入
力端子１０と電源（高電位側電源又は低電位側電位）と
の間に接続されたトランジスタ１２を、制御回路１３に
より初期不良検出時のみオフとする。これにより、初期
不良検出時はトランジスタ１２が入力回路１１から実質
的に切離された状態となるから、入力回路１１だけの静
止電源電流ＩＤＤＳ の測定ができる。
力端子１０と電源（高電位側電源又は低電位側電位）と
の間に接続されたトランジスタ１２を、制御回路１３に
より初期不良検出時のみオフとする。これにより、初期
不良検出時はトランジスタ１２が入力回路１１から実質
的に切離された状態となるから、入力回路１１だけの静
止電源電流ＩＤＤＳ の測定ができる。
【００１２】一方、通常使用時には制御回路１３により
トランジスタ１２がオンとされるため、トランジスタ１
２が実質的にプルアップ抵抗又はプルダウン抵抗の機能
を果たすことができる。また、図２に示す本発明方法で
は、トランジスタ２１を初期不良検出時にオフとした後
、入力回路（又は入出力回路）１１のＩＤＤＳ を測定
するという簡単な手順で、初期不良の有無を測定値から
判定することができる。
トランジスタ１２がオンとされるため、トランジスタ１
２が実質的にプルアップ抵抗又はプルダウン抵抗の機能
を果たすことができる。また、図２に示す本発明方法で
は、トランジスタ２１を初期不良検出時にオフとした後
、入力回路（又は入出力回路）１１のＩＤＤＳ を測定
するという簡単な手順で、初期不良の有無を測定値から
判定することができる。
【００１３】
【実施例】図３は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付し、その説
明を省略する。図３において、１１１ 及び１１２ は
入力回路、１１３ 及び１１４ は入出力回路であり、
夫々ＩＣの内部回路に夫々接続される一方、入力端子１
０１ ，１０２ 又は入出力端子１０３ ，１０４ に
接続されている。
図中、図１と同一構成部分には同一符号を付し、その説
明を省略する。図３において、１１１ 及び１１２ は
入力回路、１１３ 及び１１４ は入出力回路であり、
夫々ＩＣの内部回路に夫々接続される一方、入力端子１
０１ ，１０２ 又は入出力端子１０３ ，１０４ に
接続されている。
【００１４】入力端子１０１ と入力回路１１１ の接
続点はｐチャンネルＭＯＳ型トランジスタ（Ｔｒ）１２
１ のドレインに接続され、また入力端子１０２ と入
力回路１１２ の接続点はｎチャンネルＭＯＳ型トラン
ジスタ１２２ のドレインに接続されている。また、入
出力端子１０３ と入出力回路１１３ との接続点はｐ
チャンネルＭＯＳ型トランジスタ１２３ のドレインに
接続され、入出力端子１０４ と入出力回路１１４ と
の接続点はｎチャンネルＭＯＳ型トランジスタ１２４
のドレインに接続されている。
続点はｐチャンネルＭＯＳ型トランジスタ（Ｔｒ）１２
１ のドレインに接続され、また入力端子１０２ と入
力回路１１２ の接続点はｎチャンネルＭＯＳ型トラン
ジスタ１２２ のドレインに接続されている。また、入
出力端子１０３ と入出力回路１１３ との接続点はｐ
チャンネルＭＯＳ型トランジスタ１２３ のドレインに
接続され、入出力端子１０４ と入出力回路１１４ と
の接続点はｎチャンネルＭＯＳ型トランジスタ１２４
のドレインに接続されている。
【００１５】更に、ｐチャンネルＭＯＳ型トランジスタ
１２１ 及び１２３ の各ソースは高電位側電源ＶＤＤ
に接続され、ｎチャンネルＭＯＳ型トランジスタ１２２
及び１２４ の各ソースは低電位側電源ＶＳＳに接続
されている。 テスト端子１４は制御回路１３を構成するゲート３１に
接続されている。ゲート３１は反転出力端子と非反転出
力端子を有し、反転出力端子がトランジスタ１２２ 及
び１２４ の各ゲートに接続され、非反転出力端子がト
ランジスタ１２１ 及び１２３ の各ゲートに接続され
ている。
１２１ 及び１２３ の各ソースは高電位側電源ＶＤＤ
に接続され、ｎチャンネルＭＯＳ型トランジスタ１２２
及び１２４ の各ソースは低電位側電源ＶＳＳに接続
されている。 テスト端子１４は制御回路１３を構成するゲート３１に
接続されている。ゲート３１は反転出力端子と非反転出
力端子を有し、反転出力端子がトランジスタ１２２ 及
び１２４ の各ゲートに接続され、非反転出力端子がト
ランジスタ１２１ 及び１２３ の各ゲートに接続され
ている。
【００１６】入力回路１１１ 及び１１２ は例えば図
４に示す如きＣ−ＭＯＳインバータの構成とされている
。同図において、Ｃ−ＭＯＳインバータはｐチャンネル
ＭＯＳ型トランジスタｐ１ とｎチャンネルＭＯＳ型ト
ランジスタｎ１ とがゲート同士、ドレイン同士を夫々
接続され、トランジスタｐ１ のソースは高電位側電源
ＶＤＤに接続され、一方トランジスタｎ１ のソースは
低電位側電源ＶＳＳに接続されている。また、４１は入
力端子、４２は出力端子である。また、入出力回路１１
３ 及び１１４ は上記のＣ−ＭＯＳインバータを用い
た公知の構成とされている。
４に示す如きＣ−ＭＯＳインバータの構成とされている
。同図において、Ｃ−ＭＯＳインバータはｐチャンネル
ＭＯＳ型トランジスタｐ１ とｎチャンネルＭＯＳ型ト
ランジスタｎ１ とがゲート同士、ドレイン同士を夫々
接続され、トランジスタｐ１ のソースは高電位側電源
ＶＤＤに接続され、一方トランジスタｎ１ のソースは
低電位側電源ＶＳＳに接続されている。また、４１は入
力端子、４２は出力端子である。また、入出力回路１１
３ 及び１１４ は上記のＣ−ＭＯＳインバータを用い
た公知の構成とされている。
【００１７】次に本実施例の動作について説明する。ま
ず、この半導体集積回路（ＩＣ）の初期不良検出時には
テスト端子１４に“１”を固定入力する。これにより、
ゲート３１を介してトランジスタ１２１ 及び１２３
の各ゲートに夫々“１”が入力されるため、トランジス
タ１２１ 及び１２３ はオフとされる。また、これと
同時にトランジスタ１２２及び１２４ の各ゲートに夫
々“０”が入力されるため、トランジスタ１２２ 及び
１２４ も夫々オフとされる。
ず、この半導体集積回路（ＩＣ）の初期不良検出時には
テスト端子１４に“１”を固定入力する。これにより、
ゲート３１を介してトランジスタ１２１ 及び１２３
の各ゲートに夫々“１”が入力されるため、トランジス
タ１２１ 及び１２３ はオフとされる。また、これと
同時にトランジスタ１２２及び１２４ の各ゲートに夫
々“０”が入力されるため、トランジスタ１２２ 及び
１２４ も夫々オフとされる。
【００１８】従って、トランジスタ１２１ 〜１２４
はすべて電気的に端子１０１ 〜１０４ と切離された
状態となるため、端子１０１ 及び１０３ に“０”が
入力されてもトランジスタ１２１ 及び１２３ に電流
が流れることはなく、端子１０２ 及び１０４ に“１
”が入力されてもトランジスタ１２２ 及び１２４ に
電流が流れることはない。
はすべて電気的に端子１０１ 〜１０４ と切離された
状態となるため、端子１０１ 及び１０３ に“０”が
入力されてもトランジスタ１２１ 及び１２３ に電流
が流れることはなく、端子１０２ 及び１０４ に“１
”が入力されてもトランジスタ１２２ 及び１２４ に
電流が流れることはない。
【００１９】Ｃ−ＭＯＳゲートアレイにおける静止電源
電流の規格値は非常に小さな値であるため、付加回路と
して端子１０１ 〜１０４ に設けられたトランジスタ
１２１ 〜１２４ に電流が流れただけでも規格外とな
るが、上記の理由から初期不良検出時はトランジスタ１
２１ 〜１２４ に電流は流れず、入力回路１１１ ，
１１２ 、入出力回路１１３ ，１１４ の正確な静止
電源電流の測定ができる。
電流の規格値は非常に小さな値であるため、付加回路と
して端子１０１ 〜１０４ に設けられたトランジスタ
１２１ 〜１２４ に電流が流れただけでも規格外とな
るが、上記の理由から初期不良検出時はトランジスタ１
２１ 〜１２４ に電流は流れず、入力回路１１１ ，
１１２ 、入出力回路１１３ ，１１４ の正確な静止
電源電流の測定ができる。
【００２０】図４に示したように、入力回路１１１ 及
び１１２ は入力端子１０１ ，１０２ に論理“１”
，“０”のいずれが入力されても必ず一方のトランジス
タがオフとなるから、トランジスタｐ１ のソースとｎ
１ のソースとの間に静止電源電流は正常なときは流れ
ない（入出力回路１１３ ，１１４ も同様）。従って
、トランジスタ１２１ 〜１２４ を夫々オフ状態にし
て、入力回路１１１ ，１１２ 、入出力回路１１３
及び１１４ に電流が流れる否か測定し、電流が流れて
いる場合は不良と正確に判定できる。
び１１２ は入力端子１０１ ，１０２ に論理“１”
，“０”のいずれが入力されても必ず一方のトランジス
タがオフとなるから、トランジスタｐ１ のソースとｎ
１ のソースとの間に静止電源電流は正常なときは流れ
ない（入出力回路１１３ ，１１４ も同様）。従って
、トランジスタ１２１ 〜１２４ を夫々オフ状態にし
て、入力回路１１１ ，１１２ 、入出力回路１１３
及び１１４ に電流が流れる否か測定し、電流が流れて
いる場合は不良と正確に判定できる。
【００２１】また、本実施例では端子１０１ 〜１０４
に夫々“０”，“１”のどちらを入力しても上記の初
期不良検出ができるから、機能試験で使用する“０”と
“１”が混在する特定パターンの試験信号をトランジス
タ１２１ 〜１２４ のスイッチングスピードを考慮し
て機能試験時に比べ十分遅い速度で入力端子１０１ 〜
１０４ に入力した場合でも、初期不良を検出すること
ができる。
に夫々“０”，“１”のどちらを入力しても上記の初
期不良検出ができるから、機能試験で使用する“０”と
“１”が混在する特定パターンの試験信号をトランジス
タ１２１ 〜１２４ のスイッチングスピードを考慮し
て機能試験時に比べ十分遅い速度で入力端子１０１ 〜
１０４ に入力した場合でも、初期不良を検出すること
ができる。
【００２２】次に顧客の使用時について説明する。この
場合は、テスト端子１４に“０”を固定入力する。これ
により、トランジスタ１２１ 及び１２３ の各ゲート
に“０”が入力され、トランジスタ１２２ 及び１２４
の各ゲートに“１”が夫々入力されるから、トランジ
スタ１２１ 〜１２４ はすべてオンとなる。トランジ
スタ１２１ 〜１２４ がオンであるときは入力回路１
１１ 、入出力回路１１３ は夫々電源ＶＤＤにトラン
ジスタ１２１，１２３ を介して接続され、入力回路１
１２ ，入出力回路１１４ はＶＳＳにトランジスタ１
２２ ，１２４ を介して接続されることとなるから、
入力端子１０１ ，１０２ や入出力端子１０３ ，１
０４ をオープン状態にしても、この回路１１１ 〜１
１４ を有するＩＣの正常使用ができる。
場合は、テスト端子１４に“０”を固定入力する。これ
により、トランジスタ１２１ 及び１２３ の各ゲート
に“０”が入力され、トランジスタ１２２ 及び１２４
の各ゲートに“１”が夫々入力されるから、トランジ
スタ１２１ 〜１２４ はすべてオンとなる。トランジ
スタ１２１ 〜１２４ がオンであるときは入力回路１
１１ 、入出力回路１１３ は夫々電源ＶＤＤにトラン
ジスタ１２１，１２３ を介して接続され、入力回路１
１２ ，入出力回路１１４ はＶＳＳにトランジスタ１
２２ ，１２４ を介して接続されることとなるから、
入力端子１０１ ，１０２ や入出力端子１０３ ，１
０４ をオープン状態にしても、この回路１１１ 〜１
１４ を有するＩＣの正常使用ができる。
【００２３】
【発明の効果】上述の如く、本発明によれば、従来測定
条件を選択する必要があった入力端子の付加回路を考慮
することなくＣ−ＭＯＳゲートアレイにおける静止電源
電流ＩＤＤＳ の測定ができ、よってこのＩＤＤＳの測
定範囲の拡大により、従来機能試験で検出不可能であっ
た初期不良品の検出ができ、また検出方法が簡単である
等の特長を有するものである。
条件を選択する必要があった入力端子の付加回路を考慮
することなくＣ−ＭＯＳゲートアレイにおける静止電源
電流ＩＤＤＳ の測定ができ、よってこのＩＤＤＳの測
定範囲の拡大により、従来機能試験で検出不可能であっ
た初期不良品の検出ができ、また検出方法が簡単である
等の特長を有するものである。
【図１】本発明装置の原理構成図である。
【図２】本発明方法の原理説明図である。
【図３】本発明の一実施例の構成図である。
【図４】Ｃ−ＭＯＳインバータの回路図である。
【図５】入力回路の一例の構成図である。
【図６】入力回路の他の例の構成図である。
１１ 入力回路（入出力回路）
１２ トランジスタ
１２１ ，１２３ ｐチャンネルＭＯＳ型トランジ
スタ１２２ ，１２４ ｎチャンネルＭＯＳ型トラ
ンジスタ１３ 制御回路 １４ テスト端子 ２１〜２５ ステップ
スタ１２２ ，１２４ ｎチャンネルＭＯＳ型トラ
ンジスタ１３ 制御回路 １４ テスト端子 ２１〜２５ ステップ
Claims (2)
- 【請求項１】 Ｃ−ＭＯＳゲートアレイによる入力回
路（１１）の入力端又は入出力回路（１１）の入出力端
と電源との間に接続されたトランジスタ（１２）と、テ
スト端子（１４）よりの制御信号により該トランジスタ
（１２）を初期不良検出時オフとし、通常使用時は該ト
ランジスタ（１２）をオンとする制御回路（１３）とを
有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載のトランジスタ（１２）
をオフとし（２１）、前記入力回路又は入出力回路の静
止電源電流を測定し（２２）、その測定値がゼロか否か
判定して（２３）、不良か否かの判定結果を得る（２４
，２５）ことを特徴とする半導体装置の初期不良検出方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401175A JPH04213849A (ja) | 1990-12-10 | 1990-12-10 | 半導体装置及びその初期不良検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401175A JPH04213849A (ja) | 1990-12-10 | 1990-12-10 | 半導体装置及びその初期不良検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213849A true JPH04213849A (ja) | 1992-08-04 |
Family
ID=18511027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401175A Withdrawn JPH04213849A (ja) | 1990-12-10 | 1990-12-10 | 半導体装置及びその初期不良検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213849A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6446231B1 (en) | 1999-07-07 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Method for testing a semiconductor integrated circuit when a difference between max current and min current exceeds a threshold value |
| EP1584935A1 (en) * | 2004-03-29 | 2005-10-12 | NEC Electronics Corporation | Configuration of unused external pins during the test mode in a semiconductor integrated circuit |
| CN105425133A (zh) * | 2015-12-10 | 2016-03-23 | 重庆凯西驿电子科技有限公司 | 二极管失效分析实验用反应釜 |
-
1990
- 1990-12-10 JP JP2401175A patent/JPH04213849A/ja not_active Withdrawn
Cited By (7)
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