JP5533063B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に関する。
電子機器にはLSI等の様々は半導体装置が搭載される。その半導体装置に対しては、製品として出荷する前に、仕様を満たすどうかを確認するための電気的な試験が行われる。その試験は、ウエハレベルで行われることもあれば、ウエハをダイシングしてチップに個片化した後に行われることもある。
その試験においては、回路のパッドに探針を接触させ、当該探針から回路の電流を取り出すことにより、回路動作が仕様を満たすかどうかが判断される。このとき、試験の信頼性を向上させるべく、高精度に当該試験を行うのが好ましい。
特開２０００−１９６０２１号公報 特開２００７−２５８７２８号公報
半導体集積回路において、電気的な試験の信頼性を高めることを目的とする。
以下の開示の一観点によれば、高電位電源電圧が供給される第１の電源線と、前記高電位電源電圧よりも低電位の低電位電源電圧が供給される第２の電源線と、前記第１および第２の電源線に接続される内部回路と、第１のスイッチと、ドレインが前記第１のスイッチを介して前記内部回路に接続される第１の第１導電型MOSトランジスタと、前記第１の第１導電型MOSトランジスタとカレントミラー接続された第２の第１導電型MOSトランジスタと、ドレインが前記第２の第１導電型MOSトランジスタのドレインに接続された第１の第２導電型MOSトランジスタと、前記第１の第２導電型MOSトランジスタとカレントミラー接続された第２の第２導電型MOSトランジスタと、一端が前記第２の電源線に接続され、他端が前記第１の第２導電型MOSトランジスタのソースに接続された第２のスイッチと、一端が前記第２の第２導電型MOSトランジスタのドレインに接続され、他端が試験パッドに接続された第３のスイッチと、第４のスイッチと、第５のスイッチと、ソースが前記第４のスイッチを介して前記第１の電源線に接続され、ドレインが前記第５のスイッチを介して前記内部回路に接続される第３の第２導電型MOSトランジスタと、前記第３の第２導電型MOSトランジスタとカレントミラー接続された第４の第２導電型MOSトランジスタと、一端が前記第４の第２導電型MOSトランジスタのドレインに接続され、他端が前記試験パッドに接続された第６のスイッチとを有し、前記第３のスイッチがオン状態であるときに、前記第１および第２のスイッチがオン状態であると共に、前記第４、第５および第６のスイッチがオフ状態であり、前記第６のスイッチがオン状態であるときに、前記第４および第５のスイッチがオン状態であると共に、前記第１、第２および第３のスイッチがオフ状態である半導体集積回路が提供される。
また、その半導体集積回路に関連する技術として、信号電流の入力又は出力に供する内部回路と、前記信号電流に応じた複製電流を出力するカレントミラー部と、前記複製電流を取り出す試験パッドとが形成された半導体装置を用意する工程と、前記試験パッドに試験装置の探針を接触させ、該探針を介して前記試験装置に前記複製電流を取り込み、前記試験装置が該複製電流に基づいて前記内部回路の電気的な試験をする工程とを有する半導体装置の試験方法がある。
以下の開示によれば、カレントミラー部が信号電流から複製電流を生成し、その複製電流を試験パッドから取り出す。カレントミラー部は、一定の値の複製電流を生成するように機能するので、試験装置の探針と試験パッドとの間に接触抵抗がある場合でも、それが原因で複製電流の値が変動することがない。これにより、接触抵抗の影響を排除しながら、高精度に内部回路の試験を行うことができる。
図１は、半導体装置に対して電気的な試験を行うときの断面図である。 図２は、半導体装置と試験装置の等価回路図である。 図３は、第１実施形態に係る半導体集積回路の回路図である。 図４は、第１実施形態に係る半導体集積回路が備えるスイッチの回路図である。 図５は、第１実施形態に係る半導体集積回路の試験時におけるタイミングチャートである。 図６は、第１実施形態に係る半導体集積回路の試験方法のフローチャートである。 図７は、第１実施形態に係る半導体集積回路において、第２の複製電流を測定するときの回路図である。 図８は、第１実施形態に係る半導体集積回路において、第３の複製電流を測定するときの回路図である。 図９は、第２実施形態に係る半導体集積回路において、トランジスタのサイズについて説明するための平面図である。 図１０は、第２実施形態に係る半導体集積回路において、第１のカレントミラー回路と第２のカレントミラー回路の各トランジスタのサイズについて説明するための回路図である。 図１１は、第２実施形態に係る半導体集積回路において、第３のカレントミラー回路の各トランジスタのサイズについて説明するための回路図である。 図１２は、第３実施形態に係る半導体集積回路の回路図である。 図１３は、第４実施形態に係る半導体集積回路の回路図である。 図１４は、第４実施形態に係る半導体集積回路のスイッチの開閉状態を示す図である。 図１５は、第５実施形態に係るスイッチの回路図である。
各実施形態の説明に先立ち、各実施形態の基礎となる事項について説明する。
図１は、半導体装置１０に対して電気的な試験を行うときの断面図である。
図１に示すように、半導体装置１０は、シリコン基板１の上方に試験パッド２を有する。その試験パッド２は、ポリイミド層等の保護層３の窓３ａから露出しており、試験時には試験装置１４の探針４が接触する。
そして、試験に際しては、試験パッド２に探針４が接触した状態で、半導体装置１０の内部回路で発生した電流Iを試験装置１４が測定し、その測定結果に基づいて内部回路の回路特性が仕様を満たすかどうかが判断される。
但し、このように試験パッド２に探針４を接触させると、これらの間に接触抵抗１５が発生する。その接触抵抗１５は、以下に説明するように、試験装置１４において電流Iを正確に測定するのを阻害する要因となる。
図２は、この半導体装置１０と試験装置１４の等価回路図である。
図２に示すように、半導体装置１０には内部回路１１が設けられる。
内部回路１１は、例えば、半導体装置１０の出力電圧のレベルを別の半導体装置の電圧レベルに合わせるのに使用され、電源線１２に供給された電源電圧Vddにより駆動する。
ここで、内部回路１１の様々な回路特性のなかで特に抵抗に着目すると、内部回路１１は、電源線１２に接続された抵抗１６に等価であると考えることができる。
その抵抗１６は、試験パッド２を介して上記の接触抵抗１５と直列に接続されている。よって、試験装置１４の内部抵抗を無視して接触抵抗１５の一方の端部が接地電位であるとみなし、接触抵抗１５の抵抗値をr、抵抗１６の抵抗値をRとすれば、内部回路１１から出力される上記の電流Iはオームの法則からI＝Vdd／（R+r）となる。
しかしながら、測定器１４で本来測定するべき電流は、接触抵抗１５がない場合に内部回路１１から出力される電流I0（＝Vdd／R）であって、上記の電流I（＝Vdd／（R+r））はこのI0から解離したものとなってしまう。
このように、接触抵抗１５が原因で、測定器１４においては、本来測定すべき電流I0とは異なる電流Iを測定しまい、内部回路１１の回路特性を正確に測定するのが難しい。
そのため、この方法では、接触抵抗１５を低減するために一定のメンテナンス周期で探針４（図１参照）の先端をクリーニングしなければならず、試験に時間を要してしまう。また、場合によっては、探針４を交換しなければならないこともあり、試験のコストが上昇してしまう。
このように、この方法では、半導体装置１０に対して高速かつ低コストに試験を行うのが難しい。
本願発明者は、このような問題に鑑み、以下に説明するような各実施形態に想到した。
（第１実施形態）
図３は、本実施形態に係る半導体集積回路の回路図である。
この半導体集積回路２０は、LSI等の半導体装置の内部に形成されるものであって、第１及び第２の電源線２６、２７と、内部回路２１と、カレントミラー部２２とを有する。
このうち、内部回路２１は、第１の電源線２６に供給された電源電圧Vddによって駆動し、例えば、LSIの内部で生成された信号の電圧レベルを他のLSIの電圧レベルに合わせる機能を有する。
その内部回路２１は、電極パッド３１と電気的に接続される。電極パッド３１は、実使用化において、他のLSIと内部回路２１とを電気的に接続するのに使用される。
そして、内部回路２１は、他のLSIに出力信号電流I3を出力したり、当該他のLSIから入力信号電流I6の入力を受けたりする。
一方、カレントミラー部２２は、第１〜第３のカレントミラー回路２３〜２５を有する。
このうち、第１のカレントミラー回路２３は、内部回路２１からの出力信号電流I3がドレインに入力される第１のnチャンネルMOSトランジスタTRn1と、該トランジスタTRn1とゲート同士が接続された第２のnチャンネルMOSトランジスタTRn2とを有する。
また、第１のnチャンネルMOSトランジスタTRn1においては、ゲートとドレインとが接続される。
このような各トランジスタTRn1、TRn2の接続形態はカレントミラー接続とも呼ばれる。
なお、カレントミラー回路が電流の複製機能を発揮するには各トランジスタのソース側を同電位にしなければならないので、本実施形態では上記の各トランジスタTRn1、TRn2のソースを接地電位としている。
また、第２のカレントミラー回路２４は、上記のトランジスタTRn2のドレイン電流が入力される第１のpチャンネルMOSトランジスタTRp1と、該トランジスタTRp1とカレントミラー接続された第２のpチャンネルMOSトランジスタTRp2とを有する。
そのような第２のカレントミラー回路２４において電流の複製機能を持たせるべく、各トランジスタTRp1、TRp2のソースは、互いに接続されて同電位とされる。
一方、第３のカレントミラー回路２５は、内部回路２１に入力される入力信号電流I6がドレインから出力される第３のpチャンネルMOSトランジスタTRp3と、該トランジスタTRp3とカレントミラー接続された第４のpチャンネルMOSトランジスタTRp4と有する。
その第３のカレントミラー回路２５においては、該回路が電流の複製機能を発揮できるように、各トランジスタTRp3、TRp4のソースが互いに接続されて同電位とされる。
そして、これらのカレントミラー回路２３〜２５で複製された複製電流は、試験パッド３２から外部に取り出される。
また、この半導体集積回路２０の各部には第１〜第６のスイッチSW1〜SW6が設けられる。
このうち、第１及び第４のスイッチSW1、SW4はカレントミラー部２２と内部回路２１との間に設けられ、第３及び第６のスイッチSW3、SW6は試験パッド３２とカレントミラー部２２との間に設けられる。また、第２のスイッチSW2と第３のスイッチSW5は各電源線２６、２７とカレントミラー部２２との間に設けられる。
図４は、これらのスイッチSW1〜SW6の回路図である。
スイッチSW1〜SW6は、第１のスイッチングトランジスタTR1と第２のスイッチングトランジスタTR2とを有する。これらのうち、第１のスイッチングトランジスタTR1はpチャンネルのMOSトランジスタであり、第２のスイッチングトランジスタTR2はnチャンネルのMOSトランジスタである。
また、各スイッチングトランジスタTR1、TR2は、各々のソースとドレイン同士が電気的に接続される共に、各ゲートがインバータ３０の入力端２８と出力端２９に電気的に接続される。
なお、インバータ３０の入力端２８は、外部の試験装置等の探針が接触するスイッチングパッド３６と電気的に接続される。
このような回路構成によれば、試験装置からスイッチングパッド３６に入力されるスイッチング信号Sをハイレベルにすることで、p型の第１のスイッチングトランジスタTR1がオン状態となる。このとき、n型の第２のスイッチングトランジスタTR2も、スイッチング信号Sをインバータ３０で反転してなるローレベルの信号がゲートに入力されるので、オン状態となる。
よって、この状態では、各トランジスタTR1、TR2がオン状態となり、スイッチング端子３３、３４間に電流Isが流れる。しかも、その電流Isは各トランジスタTR1、TR2に分かれて流れるので、一つのトランジスタのみをスイッチSW1〜SW6として利用する場合と比較して、これらのスイッチSW1〜SW6を低抵抗化することができる。これにより、SW1〜SW6の抵抗が原因で、半導体集積回路２０に対する試験精度が低下するのを抑制できる。
なお、スイッチSW1〜SW6をオフ状態にするには、スイッチングパッド３６に入力されるスイッチング信号Sをローレベルにし、各トランジスタTR1、TR2がオフ状態にすればよい。
次に、この半導体集積回路２０が形成された半導体装置の試験方法について、図５と図６を参照しながら説明する。図５は、試験時における半導体集積回路２０のタイミングチャートである。また、図６は、この試験方法のフローチャートである。
なお、この試験は、ウエハレベルで行ってもよいし、ウエハをダイシングしてチップに個片化した後に行ってもよい。
まず、図６の最初のステップP1では、上記した半導体集積回路２０が形成された半導体装置を用意する。
次いで、ステップP2に移り、以下のように試験を開始する。
まず、図５に示すように、時刻T1において各電源線２６、２７（図３参照）に電源電圧Vddを供給することにより、半導体集積回路２０全体の電源を入れる。
なお、各電源線２６、２７に供給される電源電圧Vddは同一レベルである必要はなく、各電源線２６、２７に異なるレベルの電源電圧を供給してもよい。
次いで、時刻T2において、第１の電源線２６に電源電圧Vddが供給されたのを受けて、内部回路２１が動作を開始する。
次に、時刻T3において、第１〜第３のスイッチSW1〜SW3をオン状態にする。なお、第４〜第６のスイッチSW4〜SW6はオフ状態に維持される。
図７は、このときの半導体集積回路２０の回路図である。
図７に示すように、この状態では、内部回路２１から出力された出力信号電流I3が第１のスイッチSW1を介して第１のカレントミラー回路２３に入力される。
そして、出力信号電流I3は、第１のカレントミラー回路２３において複製され、これにより第１の複製電流I4が生成される。
その第１の複製電流I4は、第１の電源線２６から第２のスイッチSW2を介して第２のカレントミラー回路２４に入力される。更に、第２のカレントミラー回路２４においては、第１の複製電流I4が第２のpチャンネルMOSトランジスタTRp2のドレイン電流に複製され、当該ドレイン電流が第２の複製電流I5として出力される。
試験時には、図７のように、試験パッド３２に試験装置１４の探針４を接触させる。探針４は、例えば、ウエハプローバのプローブや、ICテスタのコンタクタである。
試験装置１４は、第３のスイッチSW3と試験パッド３２とを介して第２の複製電流I5を取り込む。そして、試験装置１４は、内部回路２１から出力された信号電流I3に代えて、この第２の複製電流I5を利用して、内部回路２１の回路特性が仕様を満たしているかどうかを判断する。
ここで、試験装置１４の探針４と試験パッド３２との間には接触抵抗１５が発生するが、各カレントミラー回路２３、２４は、その接触抵抗１５の有無によらず常に一定の電流値をもった第２の複製電流I5を複製する性質がある。
よって、本実施形態では、接触抵抗１５の影響を排除して、定電流化された第２の複製電流I5に基づいて内部回路２１の回路特性を試験することができる。
なお、この例では、二段のカレントミラー回路２３、２４を用いたが、これに代えて第１のカレントミラー回路２３のみ用い、当該回路２３から出力された第１の複製電流I4を試験パッド３２から取り出すことも考えられる。
但し、既述のように、第１のカレントミラー回路２３は、二つのトランジスタTRn1、TRn2のソース同士を同電位にすることで電流複製機能が発揮する。したがって、トランジスタTRn2のソースを試験パッド３２に接続すると、探針４の電位によっては各トランジスタTRn1、TRn2のソースが異電位になってしまい、第１のカレントミラー回路２３が電流複製機能を果たさなくなるおそれがある。
よって、出力電流I3を複製するには、本例のように第１のカレントミラー回路２３の後段に、pチャンネルのトランジスタTRp1、TRp2を含む第２のカレントミラー回路２４を設け、当該トランジスタTRp2のドレインから第２の複製電流I5を取り出すのが好ましい。
次に、図５の時刻T4において、第１〜第３のスイッチSW1〜SW3をオフ状態にする。
続いて、時刻T5において、第４〜第６のスイッチSW4〜SW6をオン状態にする。
図８は、このときの半導体集積回路２０の回路図である。
図８に示されるように、この状態では、入力信号電流I6が、第５のスイッチSW5を介して第２の電源線２７から第３のカレントミラー回路２５に入力される。
その入力信号電流I6は、第４のスイッチSW4を介して第３のpチャンネルMOSトランジスタTRp3のドレインから出力され、最終的には内部回路２１に入力される。
また、第３のカレントミラー回路２５においては、入力信号電流I6が第４のpチャンネルMOSトランジスタTRp4のドレイン電流に複製され、当該ドレイン電流が第３の複製電流I7として出力される。
その第３の複製電流I7は、第６のスイッチSW6と試験パッド３２とを介して試験装置１４に入力される。そして、試験装置１４は、内部回路２１に入力される信号電流I6に代えて、第３の複製電流I7を利用することにより、内部回路２１の回路特性が仕様を満たしているかどうかを判断する。
このとき、試験装置１４の探針４と試験パッド３２との間に接触抵抗１５が存在しても、第３のカレントミラー回路２５は、接触抵抗１５の有無によらず常に一定の電流値を持った第３の複製電流I7を複製する性質がある。
そのため、内部回路２１に入力される入力信号電流I6が仕様を満たすかどうかを判断する場合でも、上記のように入力信号電流I6から複製されて定電流化された第３の複製電流I7を利用することで、接触抵抗１５の影響を排除することができる。
この後は、図５の時刻T6において第４〜第６のスイッチSW4〜SW6をオフ状態にした後、時刻T7において内部回路２１の動作を終了する。
そして、時刻T8において各電源線２６、２７への電源電圧Vddの供給を停止することにより、半導体集積回路２０に対する試験を終了する。
なお、上記した図５の例では、時刻T3〜T4の間に第２の複製電流I5の試験をし、その後に時刻T5〜T6の間に第３の複製電流I7の試験をしたが、試験順序はこれに限定されない。
例えば、最初に第３の複製電流I7の試験をし、次に第２の複製電流I5の試験をしてもよい。或いは、第２の複製電流I5と第３の複製電流I7のいずれか一方のみに試験をしてもよい。
以上説明したように、本実施形態によれば、内部回路２１に入出力される信号電流I3、I6を試験装置１４で直接測定するのではなく、これらの信号電流I3、I6をカレントミラー部２２で複製した第２及び第３の複製電流I5、I7を試験装置１４で測定するようにした。
カレントミラー部２２で生成される各複製電流I5、I7は、接触抵抗１５によってその値が変動することがないので、本実施形態では接触抵抗１５の影響を排除しながら、各複製電流I5、I7に基づいて内部回路２１の試験を高精度に行うことができる。
また、このように接触抵抗１５の影響を排除し得るので、接触抵抗１５を低減するための探針４のクリーニングや交換の作業回数を低減できる。これにより、試験装置１４を実質的にメンテナンスフリーにすることができ、試験を高速かつ低コストで行うことができる。
（第２実施形態）
本実施形態では、第１実施形態で説明した第１〜第３のカレントミラー回路２３〜２５に含まれる各トランジスタTRn1〜TRn2、TRp1〜TRp4の好適なサイズについて説明する。
図９は、トランジスタのサイズについて説明するための平面図である。
図９に示されるように、各トランジスタTRn1〜TRn2、TRp1〜TRp4は、シリコン基板等の半導体基板４０の上に、ゲート電極４１、ソース４２、及びドレイン４３を備える。
ここで、トランジスタのゲート幅をW、ゲート長をLとすると、トランジスタのサイズαはこれらの比W／Lで定義される。そして、トランジスタの増幅率βは、当該サイズα（＝W／L）に比例する。
図１０は、第１のカレントミラー回路２３と第２のカレントミラー回路２４の各トランジスタTRn1〜TRn2、TRp1〜TRp2のサイズについて説明するための回路図である。
図１０に示されるように、本実施形態では第１のnチャンネルMOSトランジスタTRn1のサイズをαとしたとき、残りのトランジスタTRn2、TRp1〜TRp2のサイズをαのA倍とする。このような倍率にするには、例えば、トランジスタTRn2、TRp1〜TRp2のゲート幅WをトランジスタTRn1のそれのA倍にすればよい。
このとき、第１のカレントミラー回路２３で生成される第１の複製電流I4の大きさは、各トランジスタTRn1、TRn2のサイズの比に依存する。例えば、上記のようにTRn2のサイズがTRn1のA倍のときは、第１の複製電流I4の大きさは信号電流I3のA倍となる。
一方、第２のカレントミラー回路２４においては、トランジスタTRp1、TRp2のサイズが同じなので、第１の複製電流I4と同一の大きさの第２の複製電流I5が生成される。
このことから、最終的には、第２の複製電流I5の大きさは、もとの信号電流I3のA倍となる。
上記したような各トランジスタTRn1〜TRn2、TRp1〜TRp2のサイズ比Aをどのような値にするかは、もとの信号電流I3に応じて次のように決められる。
例えば、信号電流I3が微弱である場合に、当該信号電流I3と同じ大きさの複製電流I5を生成したのでは、試験装置１４において余裕をもって複製電流I5を測定できない。
よって、この場合は、サイズ比Aを１よりも大きい値、例えば１０とすることで、第２の複製電流I5をもとの信号電流I3の１０倍にするのが好ましい。このようにすると、もとの信号電流I3と同一の大きさに第２の複製電流I5を複製する場合と比較して、試験装置１４において当該複製電流I5を余裕をもって測定することができる。
一方、内部回路２１に対して高電力が要求されている場合には、内部回路２１から大きな電流値をもった信号電流I3が出力され、これと同一の大きさに第１の複製電流I5を複製したのでは試験装置１４が発熱する場合がある。
よって、この場合は、サイズ比Aを１よりも小さい値、例えば１／１０とすることで、第２の複製電流I5をもとの信号電流I3の１／１０倍に縮小するのが好ましい。このようにすると、もとの信号電流I3と同一の大きさに第２の複製電流I5を複製する場合と比較して、試験装置１４の発熱を抑制することができる。
図１１は、第３のカレントミラー回路２５の各トランジスタTRp3、TRp4のサイズについて説明するための回路図である。
図１１に示すように、第３のカレントミラー回路２５においても、第３のpチャンネルMOSトランジスタTRp3のサイズをαとし、第４のpチャンネルMOSトランジスタTRp4のサイズをそのA倍とする。
サイズ比Aの値は、図１０で説明したのと同様の理由により、内部回路２１に入力される入力信号電流I6の大きさに応じて決められる。すなわち、信号電流I6が微弱な場合にはAを１よりも大きくすることにより第３の複製電流I7を大きくし、信号電流I6が大きな場合にはAを１よりも小さくして第３の複製電流I7を小さくするのが好ましい。
以上説明したように、本実施形態によれば、トランジスタのサイズ比Aに応じた大きさに各複製電流I5、I7を生成できるので、測定試験装置１４での測定に好適な大きさにこれらの複製電流I5、I7を調節することができる。
（第３実施形態）
図１２は、本実施形態に係る半導体集積回路の回路図である。
なお、図１２において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
図１２に示されるように、本実施形態に係る半導体集積回路５０においては、内部回路２１を複数設けると共に、これらの内部回路２１の各々に対応してカレントミラー部２２を複数設ける。なお、内部回路２１とカレントミラー部２２との接続形態は第１実施形態と同じなので、その説明は省略する。
このようにすると、複数の内部回路２１の各々に対応した第２の増幅電流I5と第３の増幅電流I7を生成することができ、これらの電流I5、I7を利用して各内部回路２１を個別に試験することができる。
（第４実施形態）
図１３は、本実施形態に係る半導体集積回路の回路図である。
なお、図１３において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
図１３に示すように、本実施形態では、既述の信号電流I3、I6の入出力に供する第１〜第３の内部回路５１〜５３を複数設ける。そして、これらの内部回路５１〜５３のうちのいずれか一つのみを選択的にカレントミラー部２２に接続すべく、第７〜第１２のスイッチSW7〜SW12を設ける。
なお、カレントミラー部２２の回路構成とその動作は第１実施形態と同じである。
このような回路構成によれば、一つのカレントミラー部２２により、複数の内部回路５１〜５３の各々の信号電流I3、I6を複製できる。
例えば、第１の内部回路５１の出力信号電流I3を複製して第２の複製電流I5を得るときは、スイッチSW2、SW3、SW7をオン状態にし、これ以外のスイッチSW5、SW6、SW8〜SW12をオフ状態にする。
また、第１の内部回路５１の入力信号電流I6を複製して第３の複製電流I7を得るときは、スイッチSW5、SW6、SW10をオン状態にし、これ以外のスイッチSW2、SW3、SW7〜SW9、SW11、SW12をオフ状態にする。
そして、試験パッド３２を介して試験装置においてこれらの複製電流I5、I7を測定することで、第１実施形態と同様に、第１の内部回路５１の試験を行うことができる。
同様に、第２の内部回路５２や第３の内部回路５３の試験を行う場合には、図１４に示すように各スイッチSW3、SW6〜SW12の開閉状態を制御することにより、各信号電流I3、I6を複製すればよい。
以上説明した本実施形態によれば、図１３に示したように、各内部回路５１〜５３に共通の一つのカレントミラー部２２を設けるので、各内部回路５１〜５３に個別に複数のカレントミラー部２２を設ける場合よりも、半導体集積回路を小型化することができる。
（第５実施形態）
第１実施形態では、図４に示したように、各スイッチSW1〜SW6の各々にスイッチングのための専用のスイッチングパッド３６を設け、そのスイッチングパッド３６にスイッチング信号Sを入力することで、各スイッチSW1〜SW6の開閉状態を制御した。
本実施形態では、このようにスイッチング用の専用パッド３６を設けるのではなく、以下のように多目的に使用されるパッドを用い、各スイッチSW1〜SW6を制御する。
図１５は、本実施形態に係るスイッチSW1〜SW6とその周辺の回路図である。なお、図１５において、第１実施形態と同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
図１５に示されるように、スイッチSW1〜SW6の回路構成自体は第１実施形態の図４におけるのと同じである。
但し、本実施形態では、スイッチSW1〜SW6のインバータ３０の入力端２８に、論理回路５７を電気的に接続する。そして、その論理回路５７に、以下のように多目的に使用される電極パッド６０と、試験対象とは別の内部回路５８、５９とを電気的に接続する。
論理回路５７における論理は、電極パッド６０から入力されるシリアルデータSDによって変更することができる。そのような論理の変更によって、論理回路５７は、内部回路５８、５９、及びスイッチSW1〜SW6のいずれか一に電極パッド６０を電気的に接続する。
これにより、電極パッド６０は、別の内部回路５８、５９から信号を取り出すための入出力用のパッドとしても利用できるし、スイッチSW1〜SW6のいずれかにスイッチング信号Sを入力するためのパッドとしても利用できる。そのため、第１実施形態のようにスイッチング信号Sを入力するための専用のスイッチングパッド３６を設ける場合と比較して、パッドの数を少なくすることができる。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 信号電流の入力又は出力に供する内部回路と、
前記信号電流に応じた複製電流を出力するカレントミラー部と、
前記複製電流を取り出す試験パッドと、
を有することを特徴とする半導体集積回路。
（付記２） 前記カレントミラー部は、
前記内部回路から出力された前記信号電流がドレインに入力される第１の第１導電型MOSトランジスタと、該第１の第１導電型MOSトランジスタとカレントミラー接続された第２の第１導電型MOSトランジスタとを有する第１のカレントミラー回路と、
前記第２の第１導電型MOSトランジスタのドレイン電流が入力される第１の第２導電型MOSトランジスタと、該第１の第２導電型MOSトランジスタとカレントミラー接続された第２の第２導電型MOSトランジスタとを有する第２のカレントミラー回路とを有し、
前記第２の第２導電型MOSトランジスタのドレイン電流が、前記複製電流として前記試験パッドから取り出されることを特徴とする付記１に記載の半導体集積回路。
（付記３） 前記第１の第１導電型MOSトランジスタのサイズは、前記第２の第１導電型MOSトランジスタのサイズよりも小さいことを特徴とする付記２に記載の半導体集積回路。
（付記４） 前記第１の第１導電型MOSトランジスタのサイズは、前記第２の第１導電型MOSトランジスタのサイズよりも大きいことを特徴とする付記２に記載の半導体集積回路。
（付記５） 前記第１の第１導電型チャンネルMOSトランジスタの前記サイズは、該トランジスタのゲート幅とゲート長との比であり、
前記第２の第１導電型チャンネルMOSトランジスタの前記サイズは、該トランジスタのゲート幅とゲート長との比であることを特徴とする付記３又は付記４に記載の半導体集積回路。
（付記６） 前記カレントミラー部は、
前記内部回路に入力される前記信号電流がドレインから出力される第３の第２導電型MOSトランジスタと、該第３の第２導電型MOSトランジスタとカレントミラー接続された第４の第２導電型MOSトランジスタとを備えた第３のカレントミラー回路を有し、
前記第４の第２導電型MOSトランジスタのドレイン電流が、前記複製電流として前記試験パッドから取り出されることを特徴とする付記１に記載の半導体集積回路。
（付記７） 前記第１導電型はn型であり、前記第２導電型はp型であることを特徴とする付記２〜６のいずれかに記載の半導体集積回路。
（付記８） 前記内部回路を複数設けると共に、複数の該内部回路の各々に対応して前記カレントミラー部を複数設けたことを特徴とする付記１に記載の半導体集積回路。
（付記９） 前記内部回路を複数設けると共に、複数の該内部回路のいずれかを選択的に前記カレントミラー部に接続するスイッチを設けたことを特徴とする付記１に記載の半導体集積回路。
（付記１０） 前記試験パッドと前記カレントミラー部との間、前記カレントミラー部と前記内部回路との間、及び電源線と前記カレントミラー部との間のいずれかに、スイッチング信号に基づいて開閉するスイッチを設けたことを特徴とする付記１に記載の半導体集積回路。
（付記１１） 前記スイッチは、
第１のスイッチングトランジスタと、
前記第１のスイッチングトランジスタと異なる導電型であり、ソースが前記第１のスイッチングトランジスタのドレインに電気的に接続され、ドレインが前記第１のスイッチングトランジスタのソースに電気的に接続された第２のスイッチングトランジスタと、
入力端が前記第１のスイッチングトランジスタのゲートに電気的に接続され、出力端が前記第２のスイッチングトランジスタのゲートに電気的に接続されたインバータとを有し、
前記インバータに前記スイッチング信号を入力することにより、前記第１のスイッチングトランジスタと前記第２のスイッチングトランジスタの各々の開閉を制御することを特徴とする付記１０に記載の半導体集積回路。
（付記１２） 電極パッドと、
前記内部回路とは別の内部回路と、
論理回路とを有し、
前記論理回路は、論理の変更により、前記電極パッドを前記スイッチと前記別の内部回路のいずれか一方に選択的に電気的に接続することを特徴とする付記１０に記載の半導体集積回路。
（付記１３） 信号電流の入力又は出力に供する内部回路と、前記信号電流に応じた複製電流を出力するカレントミラー部と、前記複製電流を取り出す試験パッドとが形成された半導体装置を用意する工程と、
前記試験パッドに試験装置の探針を接触させ、該探針を介して前記試験装置に前記複製電流を取り込み、前記試験装置が該複製電流に基づいて前記内部回路の電気的な試験をする工程と、
を有することを特徴とする半導体装置の試験方法。
（付記１４） 前記カレントミラー部は、
前記内部回路から出力された前記信号電流がドレインに入力される第１の第１導電型MOSトランジスタと、該第１の第１導電型MOSトランジスタとカレントミラー接続された第２の第１導電型MOSトランジスタとを有する第１のカレントミラー回路と、
前記第２の第１導電型MOSトランジスタのドレイン電流が入力される第１の第２導電型MOSトランジスタと、該第１の第２導電型MOSトランジスタとカレントミラー接続された第２の第２導電型MOSトランジスタとを有する第２のカレントミラー回路とを有し、
前記第２の第２導電型MOSトランジスタのドレイン電流が、前記複製電流として前記試験パッドから取り出されることを特徴とする付記１３に記載の半導体装置の試験方法。
（付記１５） 前記カレントミラー部は、
前記内部回路に入力される前記信号電流がドレインから出力される第３の第２導電型MOSトランジスタと、該第３の第２導電型MOSトランジスタとカレントミラー接続された第４の第２導電型MOSトランジスタとを備えた第３のカレントミラー回路を有し、
前記第４の第２導電型MOSトランジスタのドレイン電流が、前記複製電流として前記試験パッドから取り出されることを特徴とする付記１３に記載の半導体装置の試験方法。
１…シリコン基板、２…試験パッド、３…保護層、３ａ…窓、４…探針、１０…半導体装置、１１…内部回路、１２…電源線、１４…試験装置、１５…接触抵抗、１６…抵抗、２０、５０…半導体集積回路、２１…内部回路、２２…カレントミラー部、２３〜２５…第１〜第３のカレントミラー回路、２６、２７…第１及び第２の電源線、２８…入力端、２９…出力端、３０…インバータ、３１…電極パッド、３２…試験パッド、３３、３４、３６…スイッチング端子、４０…半導体基板、４１…ゲート電極、４２…ソース、４３…ドレイン、５１〜５３…第１〜第３の内部回路、５７…論理回路、５８、５９…別の内部回路、６０…電極パッド。

Claims (8)

  1. 高電位電源電圧が供給される第１の電源線と、
    前記高電位電源電圧よりも低電位の低電位電源電圧が供給される第２の電源線と、
    前記第１および第２の電源線に接続される内部回路と、
    第１のスイッチと、
    ドレインが前記第１のスイッチを介して前記内部回路に接続される第１の第１導電型MOSトランジスタと、
    前記第１の第１導電型MOSトランジスタとカレントミラー接続された第２の第１導電型MOSトランジスタと、
    ドレインが前記第２の第１導電型MOSトランジスタのドレインに接続された第１の第２導電型MOSトランジスタと、
    前記第１の第２導電型MOSトランジスタとカレントミラー接続された第２の第２導電型MOSトランジスタと、
    一端が前記第２の電源線に接続され、他端が前記第１の第２導電型MOSトランジスタのソースに接続された第２のスイッチと、
    一端が前記第２の第２導電型MOSトランジスタのドレインに接続され、他端が試験パッドに接続された第３のスイッチと、
    第４のスイッチと、
    第５のスイッチと、
    ソースが前記第４のスイッチを介して前記第１の電源線に接続され、ドレインが前記第５のスイッチを介して前記内部回路に接続される第３の第２導電型MOSトランジスタと、
    前記第３の第２導電型MOSトランジスタとカレントミラー接続された第４の第２導電型MOSトランジスタと、
    一端が前記第４の第２導電型MOSトランジスタのドレインに接続され、他端が前記試験パッドに接続された第６のスイッチと
    を有し、
    前記第３のスイッチがオン状態であるときに、前記第１および第２のスイッチがオン状態であると共に、前記第４、第５および第６のスイッチがオフ状態であり、
    前記第６のスイッチがオン状態であるときに、前記第４および第５のスイッチがオン状態であると共に、前記第１、第２および第３のスイッチがオフ状態であることを特徴とする半導体集積回路。
  2. 前記内部回路から前記第１の第１導電型MOSトランジスタに流れる電流に基づく電流が、前記第２の第２導電型MOSトランジスタのドレインから前記第３のスイッチを介して前記試験パッドに流れ、
    前記第３の第２導電型MOSトランジスタから前記内部回路に流れる電流に基づく電流が、前記第４の第２導電型MOSトランジスタのドレインから前記第６のスイッチを介して前記試験パッドに流れることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記第１の第１導電型MOSトランジスタのサイズは、前記第２の第１導電型MOSトランジスタのサイズよりも小さいことを特徴とする請求項１に記載の半導体集積回路。
  4. 前記第１の第１導電型MOSトランジスタのサイズは、前記第２の第１導電型MOSトランジスタのサイズよりも大きいことを特徴とする請求項１に記載の半導体集積回路。
  5. 前記内部回路を複数設けると共に、複数の該内部回路のいずれかを選択的に、前記第１の第１導電型MOSトランジスタ、前記第２の第１導電型MOSトランジスタ、前記第１の第２導電型MOSトランジスタ、前記第２の第２導電型MOSトランジスタ、前記第３の第２導電型MOSトランジスタ、及び、前記第４の第２導電型MOSトランジスタを有するカレントミラー部に接続するスイッチを設けたことを特徴とする請求項１に記載の半導体集積回路。
  6. 前記第１から第６のスイッチは、スイッチング信号に基づいて開閉することを特徴とする請求項１に記載の半導体集積回路。
  7. 前記第１から第６のスイッチは、
    第１のスイッチングトランジスタと、
    前記第１のスイッチングトランジスタと異なる導電型であり、ソースが前記第１のスイッチングトランジスタのドレインに電気的に接続され、ドレインが前記第１のスイッチングトランジスタのソースに電気的に接続された第２のスイッチングトランジスタと、
    入力端が前記第１のスイッチングトランジスタのゲートに電気的に接続され、出力端が前記第２のスイッチングトランジスタのゲートに電気的に接続されたインバータとを有し、
    前記インバータに前記スイッチング信号を入力することにより、前記第１のスイッチングトランジスタと前記第２のスイッチングトランジスタの各々の開閉を制御することを特徴とする請求項６に記載の半導体集積回路。
  8. 電極パッドと、
    前記内部回路とは別の内部回路と、
    論理回路とを有し、
    前記論理回路は、論理の変更により、前記電極パッドを前記第１から第６のスイッチと前記別の内部回路のいずれか一方に選択的に電気的に接続することを特徴とする請求項６に記載の半導体集積回路。
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