JP3166281B2 - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路およびそ
のテスト方法に関し、特に電源電流が過大である不良を
テストするのに好適な半導体集積回路およびそのテスト
方法に関するものである。
のテスト方法に関し、特に電源電流が過大である不良を
テストするのに好適な半導体集積回路およびそのテスト
方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の大規模化に伴
い、テストに要するコストの増大が問題になっている。
その対策として、従来より集積回路内にテスト回路を設
けることが提案されている。例えば、アイ・イー・イー
・イー、ジャーナル・オブ・ソリッド・ステート・サー
キッツ、第２２巻第５号、第６６３頁から第６６８頁、
１９８７年１０月（IEEE Journal of Solid-State Circ
uits, Vol.22, No.5, pp.663-668, Oct.1987）では、テ
スト回路をチップ上に組み込んだ半導体メモリが提案さ
れている。ボード上に実装した複数個の半導体メモリを
同時にテストできるので、テスト時間を短縮することが
できると論じられている。また、アイ・イー・イー・イ
ー、ジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、第２５巻第４号、第９０３頁から第９１１頁、１９
９０年８月（IEEEJournal of Solid-State Circuits, V
ol.25, No.4, pp.903-911, Aug.1990）では、テスト回
路をマイクロプログラム制御にすることによって、より
複雑なテストを可能にすることが提案されている。
い、テストに要するコストの増大が問題になっている。
その対策として、従来より集積回路内にテスト回路を設
けることが提案されている。例えば、アイ・イー・イー
・イー、ジャーナル・オブ・ソリッド・ステート・サー
キッツ、第２２巻第５号、第６６３頁から第６６８頁、
１９８７年１０月（IEEE Journal of Solid-State Circ
uits, Vol.22, No.5, pp.663-668, Oct.1987）では、テ
スト回路をチップ上に組み込んだ半導体メモリが提案さ
れている。ボード上に実装した複数個の半導体メモリを
同時にテストできるので、テスト時間を短縮することが
できると論じられている。また、アイ・イー・イー・イ
ー、ジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、第２５巻第４号、第９０３頁から第９１１頁、１９
９０年８月（IEEEJournal of Solid-State Circuits, V
ol.25, No.4, pp.903-911, Aug.1990）では、テスト回
路をマイクロプログラム制御にすることによって、より
複雑なテストを可能にすることが提案されている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、半
導体集積回路の機能面のテストはできるが、直流的な特
性のテストはできない。一般に、半導体集積回路の不良
には、大別して機能上の不良と直流特性の不良（以下Ｄ
Ｃ不良という）とがある。上記の半導体メモリの場合に
ついて言えば、機能上の不良とは、メモリセルに書込み
・読出しができない不良のことである。ＤＣ不良とは、
電源電流などの直流特性が規格にはずれている不良のこ
とである。半導体メモリの場合、ＤＣ不良の代表的なも
のは、待機時電源電流が過大である不良である。これ
は、いろいろな原因によって起こりうるが、ダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）のメモリアレー
内で起こるものについて、図１３を用いて説明する。こ
の図１３は、通常の１トランジスタ・１キャパシタ形の
メモリセルを用いたＤＲＡＭのメモリアレーとセンス回
路の等価回路図である。メモリアレー９００内には、ワ
ード線Ｗとデータ線対Ｄ、／Ｄとの交点に、メモリアレ
ーＭＣが配列されている。Ｐはプレート（メモリセルの
キャパシタの対向電極）である。センス回路９１０内に
は、データ線上の信号電圧を増幅するセンスアンプ９１
１、データ線電位を初期設定するためのプリチャージ回
路９１２がある。このＤＲＡＭが待機状態のときの各ノ
ードの電位は次のとおりである。まず、ワード線Ｗはす
べて非選択状態であり、その電位は接地電位（０Ｖ）に
固定されている。データ線Ｄ、／Ｄはプリチャージ回路
９１２、配線９１５を通して直流電源ＶMPの電圧にプリ
チャージされている。プレートＰは配線９０１によって
直流電源ＶPLに接続されている。電源ＶPLとＶMPの電位
は、最近のＤＲＡＭではともに電源電圧ＶCCの１／２に
するのが一般的である。さて、ここでワード線Ｗとデー
タ線Ｄとがリーク抵抗９０２に示すようにショートして
いたとする。この様な不良があると、ＶMP（＝ＶCC／
２）からプリチャージ回路９１２、データ線Ｄ、ワード
線Ｗを通して非選択状態のワード線の接地電位に向かっ
て電流が流れる。ワード線ＷとプレートＰがリーク抵抗
９０３に示すようにショートしていた場合は、ＶPL（＝
ＶCC／２）からプレートＰ、ワード線Ｗを通して非選択
状態のワード線の接地電位に向かって電流が流れる。い
ずれの場合も、待機状態において過大な直流電流が流れ
ることになる。すなわち、ＤＣ不良になる。このような
不良を修復する方法として、データ線を切断すること
が、特開平３−３０１８９号および特開平３−１４２８
７４号に開示されている。たとえば上述のようなショー
トがあっても、そのデータ線を切断してしまえば、直流
電流の経路を断つことができる。しかし、この方法に
は、過大な電流の原因となっているデータ線を特定する
ことが難しいという問題点がある。他の方法が、アイ・
エス・エス・シー・シー、ダイジェスト・オブ・テクニ
カル・ペーパーズ、第２４０頁から第２４１頁、１９８
９年２月（ISSCC Digest of Technical Papers, pp.240
-241, Feb.1989）に開示されている。これは、いわゆる
ウェハスケールインテグレーションに関する文献であ
り、チップごとに電源スイッチを設け、不良チップのス
イッチをオフにするという方法が提案されている。しか
し、やはり過大な電源電流の原因となるチップを特定す
るためのテスト手段については論じられていない。本発
明の目的は、過大な電源電流の原因となる個所を特定す
るためのテスト手段を提供することにある。
導体集積回路の機能面のテストはできるが、直流的な特
性のテストはできない。一般に、半導体集積回路の不良
には、大別して機能上の不良と直流特性の不良（以下Ｄ
Ｃ不良という）とがある。上記の半導体メモリの場合に
ついて言えば、機能上の不良とは、メモリセルに書込み
・読出しができない不良のことである。ＤＣ不良とは、
電源電流などの直流特性が規格にはずれている不良のこ
とである。半導体メモリの場合、ＤＣ不良の代表的なも
のは、待機時電源電流が過大である不良である。これ
は、いろいろな原因によって起こりうるが、ダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）のメモリアレー
内で起こるものについて、図１３を用いて説明する。こ
の図１３は、通常の１トランジスタ・１キャパシタ形の
メモリセルを用いたＤＲＡＭのメモリアレーとセンス回
路の等価回路図である。メモリアレー９００内には、ワ
ード線Ｗとデータ線対Ｄ、／Ｄとの交点に、メモリアレ
ーＭＣが配列されている。Ｐはプレート（メモリセルの
キャパシタの対向電極）である。センス回路９１０内に
は、データ線上の信号電圧を増幅するセンスアンプ９１
１、データ線電位を初期設定するためのプリチャージ回
路９１２がある。このＤＲＡＭが待機状態のときの各ノ
ードの電位は次のとおりである。まず、ワード線Ｗはす
べて非選択状態であり、その電位は接地電位（０Ｖ）に
固定されている。データ線Ｄ、／Ｄはプリチャージ回路
９１２、配線９１５を通して直流電源ＶMPの電圧にプリ
チャージされている。プレートＰは配線９０１によって
直流電源ＶPLに接続されている。電源ＶPLとＶMPの電位
は、最近のＤＲＡＭではともに電源電圧ＶCCの１／２に
するのが一般的である。さて、ここでワード線Ｗとデー
タ線Ｄとがリーク抵抗９０２に示すようにショートして
いたとする。この様な不良があると、ＶMP（＝ＶCC／
２）からプリチャージ回路９１２、データ線Ｄ、ワード
線Ｗを通して非選択状態のワード線の接地電位に向かっ
て電流が流れる。ワード線ＷとプレートＰがリーク抵抗
９０３に示すようにショートしていた場合は、ＶPL（＝
ＶCC／２）からプレートＰ、ワード線Ｗを通して非選択
状態のワード線の接地電位に向かって電流が流れる。い
ずれの場合も、待機状態において過大な直流電流が流れ
ることになる。すなわち、ＤＣ不良になる。このような
不良を修復する方法として、データ線を切断すること
が、特開平３−３０１８９号および特開平３−１４２８
７４号に開示されている。たとえば上述のようなショー
トがあっても、そのデータ線を切断してしまえば、直流
電流の経路を断つことができる。しかし、この方法に
は、過大な電流の原因となっているデータ線を特定する
ことが難しいという問題点がある。他の方法が、アイ・
エス・エス・シー・シー、ダイジェスト・オブ・テクニ
カル・ペーパーズ、第２４０頁から第２４１頁、１９８
９年２月（ISSCC Digest of Technical Papers, pp.240
-241, Feb.1989）に開示されている。これは、いわゆる
ウェハスケールインテグレーションに関する文献であ
り、チップごとに電源スイッチを設け、不良チップのス
イッチをオフにするという方法が提案されている。しか
し、やはり過大な電源電流の原因となるチップを特定す
るためのテスト手段については論じられていない。本発
明の目的は、過大な電源電流の原因となる個所を特定す
るためのテスト手段を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、複数のサブ回路を有
し、各サブ回路ごとに設けられ該サブ回路の電流を遮断
するスイッチ手段と、該サブ回路の電源電流を検出する
検出手段と、該検出手段の出力に応じて上記スイッチ手
段を制御するテスト手段とを有する。さらに、上記検出
手段は、電源電流を電圧に変換する電流電圧変換手段
と、該電圧を検出する電圧検出手段とからなることが望
ましい。尚、本発明におけるサブ回路の電源電流とは、
サブ回路に電源電圧が供給されることにより、電源電圧
からサブ回路に流れる電流もしくはサブ回路から接地電
位に流れる電流などを言うものである。
め、本発明の半導体集積回路は、複数のサブ回路を有
し、各サブ回路ごとに設けられ該サブ回路の電流を遮断
するスイッチ手段と、該サブ回路の電源電流を検出する
検出手段と、該検出手段の出力に応じて上記スイッチ手
段を制御するテスト手段とを有する。さらに、上記検出
手段は、電源電流を電圧に変換する電流電圧変換手段
と、該電圧を検出する電圧検出手段とからなることが望
ましい。尚、本発明におけるサブ回路の電源電流とは、
サブ回路に電源電圧が供給されることにより、電源電圧
からサブ回路に流れる電流もしくはサブ回路から接地電
位に流れる電流などを言うものである。
【０００５】
【作用】各サブ回路のスイッチ手段をオン・オフさせ、
上記検出手段を用いれば、サブ回路に流れる電源電流を
個別に測定することができる。これにより、過大な電源
電流の原因となっているサブ回路を特定することができ
る。
上記検出手段を用いれば、サブ回路に流れる電源電流を
個別に測定することができる。これにより、過大な電源
電流の原因となっているサブ回路を特定することができ
る。
【０００６】
【実施例】以下、本発明の実施例を図面により説明す
る。以下の説明では、主としてＣＭＯＳ技術を用いた半
導体集積回路を例にあげるが、本発明は他の技術を用い
た半導体集積回路にも適用可能である。
る。以下の説明では、主としてＣＭＯＳ技術を用いた半
導体集積回路を例にあげるが、本発明は他の技術を用い
た半導体集積回路にも適用可能である。
【０００７】〔実施例１〕図１に本発明の第１の実施例
の半導体集積回路の構成を示す。図中、１は半導体チッ
プ、２は外部電源電圧ＶCC用端子、３は接地電圧ＶSS用
端子、４はテストエネーブル信号ＴＥの入力端子、１０
はこの集積回路の主要回路部、２０は電圧リミッタ、３
０は電流電圧変換回路、４０は電圧検出回路、６０はテ
スト回路、７０はＲＯＭ、８０は切替スイッチである。
主要回路部１０は、Ｍ個のサブ回路Ｃ1〜ＣMから成り、
各サブ回路ごとに電源スイッチＳ1〜ＳMが設けられてい
る。電圧リミッタ２０は、外部電源ＶCCからこの外部電
源ＶCCの電圧よりも小さな電圧の内部電源ＶCLを発生
し、主要回路部１０に供給する回路である。従って、主
要回路部１０は微細化されたＭＯＳトランジスタで構成
でき、集積密度を向上することができる。尚、この電圧
リミッタ２０は、安定な定電圧特性を有する基準電圧を
発生する基準電圧発生回路２１と、誤差増幅用の差動増
幅器２２と、出力ＰチャネルＭＯＳトランジスタＭ0と
からなる。出力電圧ＶCLを差動増幅器に負帰還すること
によって、外部電源ＶCCの電圧変動にもかかわらず、安
定な定電圧である内部電源電圧ＶCLが得られる。この種
の電圧リミッタについては、特開昭５９−１１０２２
５、あるいは特開平１−１３６３６１で論じられている
ので、ここでは詳細は省略する。本実施例の特徴は、各
サブ回路Ｃ1〜ＣMごとに設けられたスイッチＳ1〜Ｓ
Mと、電流電圧変換回路３０と、電圧検出回路４０と、
テスト回路６０とにより、電源電流不良のテストを可能
にしたことである。すなわち、テスト回路６０は、電源
スイッチＳ1〜ＳMをオン・オフさせ、その時に流れる電
源電流を電圧変換回路３０および電圧検出回路４０によ
り測定して、この集積回路のテストを実行する。以下、
各回路の詳細を説明する。主要回路部１０は、前述のよ
うにＭ個のサブ回路から成る。このうちＣ1〜ＣNのＮ個
が正規のサブ回路であり、残りのＣN+1〜ＣMは正規のサ
ブ回路Ｃ1〜ＣNが不良の場合にそれを置き換えるための
所謂欠陥救済用の予備のサブ回路である。ＲＯＭ７０
は、この欠陥救済のための置き換え方法を記憶しておく
ためのものである。ＲＯＭとしては、たとえば電気的に
切断されるヒューズや不揮発性メモリを用いればよい。
この集積回路が通常動作状態にある時は、切替スイッチ
８０は左側に接続されており、電源スイッチＳ1〜ＳMは
ＲＯＭ７０によって制御される。この通常動作状態の時
は、使用されているサブ回路の電源スイッチのみがオン
になっている。たとえば、予備のサブ回路を全く使用し
ない場合は、Ｓ1〜ＳNがオン、ＳN+1〜ＳMがオフになっ
ている。一方、欠陥救済のために、正規のサブ回路Ｃi
を予備のサブ回路Ｃjで置き換えた場合は、Ｓiがオフ、
Ｓjがオンになる。またテスト時には、切替スイッチ８
０は右側に接続されており、電源スイッチＳ1〜ＳMは、
ＲＯＭ７０ではなく、後述のようにテスト回路６０によ
って制御される。電流電圧変換回路３０は、Ｐチャネル
ＭＯＳトランジスタＭ1と、スイッチＳTと、抵抗Ｒ1と
からなる。電圧リミッタ２０のＭＯＳトランジスタＭ0
と電流電圧変換回路３０のＭＯＳトランジスタＭ1は、
ゲートおよびソース（ＶCC）を共有しているので、いわ
ゆるカレントミラー回路を構成している。したがって、
各トランジスタに流れる電流は、チャネル幅／チャネル
長比に比例する。Ｍ0、Ｍ1のチャネル幅をそれぞれ
Ｗ0、Ｗ1とすると（両トランジスタのチャネル長は等し
いとする）、Ｉ1＝（Ｗ1／Ｗ0）・Ｉ0となる。すなわ
ち、電源電流Ｉ0（電圧リミッタの出力電流）に比例し
た電流Ｉ1が電流電圧変換回路３０のＭＯＳトランジス
タＭ1のドレインから得られる。この電流Ｉ1が抵抗Ｒ1
に流れるので、電圧Ｖ1は、Ｖ1＝（Ｗ1／Ｗ0）・Ｉ0・
Ｒ1となり、電源電流Ｉ0に比例した電圧Ｖ1が得られ
る。尚、テスト・スイッチＳTは、テスト時にのみオン
になる。通常動作時には、このテスト・スイッチＳTを
オフにしておくことにより、消費電流をＩ1の分だけ節
約することができる。電圧検出回路４０は、２個のイン
バータ４１、４２からなる。インバータ４１の論理しき
い値をＶLTとすると、Ｖ1＜ＶLTの時は、インバータ４
１の出力が高レベル、インバータ４２の出力ＥＲＲが低
レベルになる。Ｖ1＞ＶLTの時は逆に、インバータ４１
の出力が低レベル、インバータ４２の出力ＥＲＲが高レ
ベルになる。すなわち、出力ＥＲＲは、電源電流Ｉ0が
次式の関係が成立する時に高レベルになる。
の半導体集積回路の構成を示す。図中、１は半導体チッ
プ、２は外部電源電圧ＶCC用端子、３は接地電圧ＶSS用
端子、４はテストエネーブル信号ＴＥの入力端子、１０
はこの集積回路の主要回路部、２０は電圧リミッタ、３
０は電流電圧変換回路、４０は電圧検出回路、６０はテ
スト回路、７０はＲＯＭ、８０は切替スイッチである。
主要回路部１０は、Ｍ個のサブ回路Ｃ1〜ＣMから成り、
各サブ回路ごとに電源スイッチＳ1〜ＳMが設けられてい
る。電圧リミッタ２０は、外部電源ＶCCからこの外部電
源ＶCCの電圧よりも小さな電圧の内部電源ＶCLを発生
し、主要回路部１０に供給する回路である。従って、主
要回路部１０は微細化されたＭＯＳトランジスタで構成
でき、集積密度を向上することができる。尚、この電圧
リミッタ２０は、安定な定電圧特性を有する基準電圧を
発生する基準電圧発生回路２１と、誤差増幅用の差動増
幅器２２と、出力ＰチャネルＭＯＳトランジスタＭ0と
からなる。出力電圧ＶCLを差動増幅器に負帰還すること
によって、外部電源ＶCCの電圧変動にもかかわらず、安
定な定電圧である内部電源電圧ＶCLが得られる。この種
の電圧リミッタについては、特開昭５９−１１０２２
５、あるいは特開平１−１３６３６１で論じられている
ので、ここでは詳細は省略する。本実施例の特徴は、各
サブ回路Ｃ1〜ＣMごとに設けられたスイッチＳ1〜Ｓ
Mと、電流電圧変換回路３０と、電圧検出回路４０と、
テスト回路６０とにより、電源電流不良のテストを可能
にしたことである。すなわち、テスト回路６０は、電源
スイッチＳ1〜ＳMをオン・オフさせ、その時に流れる電
源電流を電圧変換回路３０および電圧検出回路４０によ
り測定して、この集積回路のテストを実行する。以下、
各回路の詳細を説明する。主要回路部１０は、前述のよ
うにＭ個のサブ回路から成る。このうちＣ1〜ＣNのＮ個
が正規のサブ回路であり、残りのＣN+1〜ＣMは正規のサ
ブ回路Ｃ1〜ＣNが不良の場合にそれを置き換えるための
所謂欠陥救済用の予備のサブ回路である。ＲＯＭ７０
は、この欠陥救済のための置き換え方法を記憶しておく
ためのものである。ＲＯＭとしては、たとえば電気的に
切断されるヒューズや不揮発性メモリを用いればよい。
この集積回路が通常動作状態にある時は、切替スイッチ
８０は左側に接続されており、電源スイッチＳ1〜ＳMは
ＲＯＭ７０によって制御される。この通常動作状態の時
は、使用されているサブ回路の電源スイッチのみがオン
になっている。たとえば、予備のサブ回路を全く使用し
ない場合は、Ｓ1〜ＳNがオン、ＳN+1〜ＳMがオフになっ
ている。一方、欠陥救済のために、正規のサブ回路Ｃi
を予備のサブ回路Ｃjで置き換えた場合は、Ｓiがオフ、
Ｓjがオンになる。またテスト時には、切替スイッチ８
０は右側に接続されており、電源スイッチＳ1〜ＳMは、
ＲＯＭ７０ではなく、後述のようにテスト回路６０によ
って制御される。電流電圧変換回路３０は、Ｐチャネル
ＭＯＳトランジスタＭ1と、スイッチＳTと、抵抗Ｒ1と
からなる。電圧リミッタ２０のＭＯＳトランジスタＭ0
と電流電圧変換回路３０のＭＯＳトランジスタＭ1は、
ゲートおよびソース（ＶCC）を共有しているので、いわ
ゆるカレントミラー回路を構成している。したがって、
各トランジスタに流れる電流は、チャネル幅／チャネル
長比に比例する。Ｍ0、Ｍ1のチャネル幅をそれぞれ
Ｗ0、Ｗ1とすると（両トランジスタのチャネル長は等し
いとする）、Ｉ1＝（Ｗ1／Ｗ0）・Ｉ0となる。すなわ
ち、電源電流Ｉ0（電圧リミッタの出力電流）に比例し
た電流Ｉ1が電流電圧変換回路３０のＭＯＳトランジス
タＭ1のドレインから得られる。この電流Ｉ1が抵抗Ｒ1
に流れるので、電圧Ｖ1は、Ｖ1＝（Ｗ1／Ｗ0）・Ｉ0・
Ｒ1となり、電源電流Ｉ0に比例した電圧Ｖ1が得られ
る。尚、テスト・スイッチＳTは、テスト時にのみオン
になる。通常動作時には、このテスト・スイッチＳTを
オフにしておくことにより、消費電流をＩ1の分だけ節
約することができる。電圧検出回路４０は、２個のイン
バータ４１、４２からなる。インバータ４１の論理しき
い値をＶLTとすると、Ｖ1＜ＶLTの時は、インバータ４
１の出力が高レベル、インバータ４２の出力ＥＲＲが低
レベルになる。Ｖ1＞ＶLTの時は逆に、インバータ４１
の出力が低レベル、インバータ４２の出力ＥＲＲが高レ
ベルになる。すなわち、出力ＥＲＲは、電源電流Ｉ0が
次式の関係が成立する時に高レベルになる。
【０００８】
【数１】
【０００９】従って、抵抗Ｒ1、チャネル幅Ｗ1、および
論理しきい値ＶLTを適当に設定することにより、電源電
流が所定の値を越えているか否かを判定することができ
る。
論理しきい値ＶLTを適当に設定することにより、電源電
流が所定の値を越えているか否かを判定することができ
る。
【００１０】図１のテスト回路６０の構成の一例を図２
に示す。図２で、６１はテストプログラムを記憶してお
くためのＲＯＭ、６２はＲＯＭ６１のアドレスを指定す
るためのプログラムカウンタ、６３はＲＯＭ６２から読
出された命令を解読・実行するための命令デコーダ、６
４、６５は後に説明するようにサブ回路Ｃ1〜ＣMの番号
を指定するためのカウンタ、６６はサブ回路Ｃ1〜ＣMの
電源スイッチＳ1〜ＳMをオン・オフするためのスイッチ
制御回路である。テスト時には、ＲＯＭ６１内のプログ
ラムカウンタ６２で指定されたアドレスに格納されてい
る命令が、順次読出される。命令デコーダ６３は、読み
出された命令と信号ＥＲＲによって、カウンタ６４、６
５の内容を更新したり、スイッチ制御回路６６に指示を
与えたりする。
に示す。図２で、６１はテストプログラムを記憶してお
くためのＲＯＭ、６２はＲＯＭ６１のアドレスを指定す
るためのプログラムカウンタ、６３はＲＯＭ６２から読
出された命令を解読・実行するための命令デコーダ、６
４、６５は後に説明するようにサブ回路Ｃ1〜ＣMの番号
を指定するためのカウンタ、６６はサブ回路Ｃ1〜ＣMの
電源スイッチＳ1〜ＳMをオン・オフするためのスイッチ
制御回路である。テスト時には、ＲＯＭ６１内のプログ
ラムカウンタ６２で指定されたアドレスに格納されてい
る命令が、順次読出される。命令デコーダ６３は、読み
出された命令と信号ＥＲＲによって、カウンタ６４、６
５の内容を更新したり、スイッチ制御回路６６に指示を
与えたりする。
【００１１】次に、第１図の半導体集積回路の電源電流
不良をテスト回路によってテストする方法の一例を、図
３のフローチャートに従って説明する。テスト回路６０
は、テストエネーブル信号ＴＥによって起動される（ス
テップ１００）。次に、まず、正規のサブ回路の電源ス
イッチＳ1〜ＳNをすべてオン、予備サブ回路の電源スイ
ッチＳN+1〜ＳMをすべてオフにする（ステップ１０
１）。この状態で信号ＥＲＲが低レベル、すなわち電源
電流Ｉ0が所定の値以下であれば、この集積回路は（少
なくとも電源電流に関しては）良品であり、以下のテス
トを行う必要はない（ステップ１０２、１０３）。逆に
電源電流Ｉ0が所定の値を越えている時は、このままで
は不良品であるから、修復を試みる。まず、すべてのサ
ブ回路の電源スイッチＳ1〜ＳN、ＳN+1〜ＳMをオフにす
る（ステップ１０４）。これでも過大な電源電流が流れ
ている場合は、不良の原因はサブ回路Ｃ1〜ＣM以外にあ
ることになり、修復は不可能である（ステップ１０５、
１０６）。そうでない場合は、過大な電源電流の原因と
なっているサブ回路を見つけ、それを予備のサブ回路で
置き換える必要がある。まず、正規のサブ回路の番号ｉ
を指定するためのカウンタと予備のサブ回路の番号ｊを
指定するためのカウンタとを初期設定する（ステップ１
０７）。次に、１個の正規のサブ回路の電源スイッチＳ
iのみをオンにする（ステップ１０８）。この状態で信
号ＥＲＲが高レベルならば、この正規のサブ回路に過大
な電源電流が流れているわけであるから、これを予備で
置き換えなければならない（ステップ１０９）。予備の
サブ回路用カウンタをカウントアップし（ステップ１１
０）、予備がまだ残っているかどうかを調べる（ステッ
プ１１１）。残っていなければ修復は不可能である（ス
テップ１１２）。残っていれば、その予備のサブ回路の
電源スイッチＳjのみをオンにして（ステップ１１
３）、電源電流を調べる。過大な電源電流が流れていれ
ば、その予備のサブ回路を使用するわけにはいかないの
で、別の予備のサブ回路を求める（ステップ１１４）。
使用できる予備のサブ回路が見つかったら、それで先の
正規のサブ回路を置き換える旨をＲＯＭ７０に書き込む
（ステップ１１５）。すべての正規のサブ回路について
以上の手続きを行い（ステップ１１６、１１７）、終了
すれば（電源電流に関しては）良品となる（ステップ１
１８）。このテスト方法の特徴は、ステップ１０８、１
０９、あるいはステップ１１３、１１４のように、１個
のサブ回路の電源スイッチだけをオンにして電源電流を
チェックするという手続きが含まれていることである。
これにより、電源電流が所定の範囲内にあるサブ回路を
選ぶことができる。
不良をテスト回路によってテストする方法の一例を、図
３のフローチャートに従って説明する。テスト回路６０
は、テストエネーブル信号ＴＥによって起動される（ス
テップ１００）。次に、まず、正規のサブ回路の電源ス
イッチＳ1〜ＳNをすべてオン、予備サブ回路の電源スイ
ッチＳN+1〜ＳMをすべてオフにする（ステップ１０
１）。この状態で信号ＥＲＲが低レベル、すなわち電源
電流Ｉ0が所定の値以下であれば、この集積回路は（少
なくとも電源電流に関しては）良品であり、以下のテス
トを行う必要はない（ステップ１０２、１０３）。逆に
電源電流Ｉ0が所定の値を越えている時は、このままで
は不良品であるから、修復を試みる。まず、すべてのサ
ブ回路の電源スイッチＳ1〜ＳN、ＳN+1〜ＳMをオフにす
る（ステップ１０４）。これでも過大な電源電流が流れ
ている場合は、不良の原因はサブ回路Ｃ1〜ＣM以外にあ
ることになり、修復は不可能である（ステップ１０５、
１０６）。そうでない場合は、過大な電源電流の原因と
なっているサブ回路を見つけ、それを予備のサブ回路で
置き換える必要がある。まず、正規のサブ回路の番号ｉ
を指定するためのカウンタと予備のサブ回路の番号ｊを
指定するためのカウンタとを初期設定する（ステップ１
０７）。次に、１個の正規のサブ回路の電源スイッチＳ
iのみをオンにする（ステップ１０８）。この状態で信
号ＥＲＲが高レベルならば、この正規のサブ回路に過大
な電源電流が流れているわけであるから、これを予備で
置き換えなければならない（ステップ１０９）。予備の
サブ回路用カウンタをカウントアップし（ステップ１１
０）、予備がまだ残っているかどうかを調べる（ステッ
プ１１１）。残っていなければ修復は不可能である（ス
テップ１１２）。残っていれば、その予備のサブ回路の
電源スイッチＳjのみをオンにして（ステップ１１
３）、電源電流を調べる。過大な電源電流が流れていれ
ば、その予備のサブ回路を使用するわけにはいかないの
で、別の予備のサブ回路を求める（ステップ１１４）。
使用できる予備のサブ回路が見つかったら、それで先の
正規のサブ回路を置き換える旨をＲＯＭ７０に書き込む
（ステップ１１５）。すべての正規のサブ回路について
以上の手続きを行い（ステップ１１６、１１７）、終了
すれば（電源電流に関しては）良品となる（ステップ１
１８）。このテスト方法の特徴は、ステップ１０８、１
０９、あるいはステップ１１３、１１４のように、１個
のサブ回路の電源スイッチだけをオンにして電源電流を
チェックするという手続きが含まれていることである。
これにより、電源電流が所定の範囲内にあるサブ回路を
選ぶことができる。
【００１２】〔実施例２〕図４に本発明の第２の実施例
を示す。第１の実施例との相違点は、電圧リミッタ２０
内に、差動増幅器と出力ＭＯＳトランジスタが２個ずつ
設けられていることである。すなわち、差動増幅器２２
ＡとＭＯＳトランジスタＭ0Aとが待機時用であり、２２
ＢとＭ0Bとが動作時用である。２２ＡとＭ0Aは、チャネ
ル幅／チャネル長比が比較的小さいトランジスタで構成
されており、電流駆動能力は小さいが消費電流は小さ
い。一方、２２ＢとＭ0Bはチャネル幅／チャネル長比が
比較的大きいトランジスタで構成されており、電流駆動
能力が大きい。この集積回路が待機状態にある時は、２
２ＡとＭ0Aのみを動作させて消費電流を抑え、動作状態
にある時は両方とも動作させて電流駆動能力を大きくす
ることができる。本実施例の特徴は、電流電圧変換回路
３０内のＭＯＳトランジスタＭ1が、動作時用の出力Ｍ
ＯＳトランジスタＭ0Bではなく、待機時用の出力ＭＯＳ
トランジスタＭ0Aとカレントミラー回路をなしているこ
とである。これは次のような理由による。第１に、集積
回路の電源電流が問題になるのは多くは待機状態である
から、待機状態における電源電流をチェックできるよう
にするためである。第２に、カレントミラー回路のミラ
ー比（電流Ｉ0とＩ1の比）を正確にするためである。ミ
ラー比は、トランジスタのチャネル長が長く、ドレイン
コンダクタンスが小さいほど正確になる。したがって、
チャネル幅／チャネル長比が小さいトランジスタＭ0Aを
用いてカレントミラー回路を構成する方がよい。以上の
説明から明らかなように、本実施例は、待機時と動作時
とで電源電流が大きく異なる集積回路、たとえば半導体
メモリに適用するのに特に好適である。
を示す。第１の実施例との相違点は、電圧リミッタ２０
内に、差動増幅器と出力ＭＯＳトランジスタが２個ずつ
設けられていることである。すなわち、差動増幅器２２
ＡとＭＯＳトランジスタＭ0Aとが待機時用であり、２２
ＢとＭ0Bとが動作時用である。２２ＡとＭ0Aは、チャネ
ル幅／チャネル長比が比較的小さいトランジスタで構成
されており、電流駆動能力は小さいが消費電流は小さ
い。一方、２２ＢとＭ0Bはチャネル幅／チャネル長比が
比較的大きいトランジスタで構成されており、電流駆動
能力が大きい。この集積回路が待機状態にある時は、２
２ＡとＭ0Aのみを動作させて消費電流を抑え、動作状態
にある時は両方とも動作させて電流駆動能力を大きくす
ることができる。本実施例の特徴は、電流電圧変換回路
３０内のＭＯＳトランジスタＭ1が、動作時用の出力Ｍ
ＯＳトランジスタＭ0Bではなく、待機時用の出力ＭＯＳ
トランジスタＭ0Aとカレントミラー回路をなしているこ
とである。これは次のような理由による。第１に、集積
回路の電源電流が問題になるのは多くは待機状態である
から、待機状態における電源電流をチェックできるよう
にするためである。第２に、カレントミラー回路のミラ
ー比（電流Ｉ0とＩ1の比）を正確にするためである。ミ
ラー比は、トランジスタのチャネル長が長く、ドレイン
コンダクタンスが小さいほど正確になる。したがって、
チャネル幅／チャネル長比が小さいトランジスタＭ0Aを
用いてカレントミラー回路を構成する方がよい。以上の
説明から明らかなように、本実施例は、待機時と動作時
とで電源電流が大きく異なる集積回路、たとえば半導体
メモリに適用するのに特に好適である。
【００１３】〔実施例３〕図５に本発明の第３の実施例
を示す。第１の実施例との相違点は、電圧検出回路４０
の構成にある。この回路は、定電流源Ｉ2と、抵抗Ｒ
2と、差動増幅器４３とからなる。基準定電圧Ｖ2は、Ｖ
2＝Ｉ2Ｒ2である。差動増幅器４３はこの基準定電圧Ｖ2
と電圧Ｖ1とを比較する。Ｖ1＞Ｖ2ならば出力ＥＲＲは
高レベル、Ｖ1＜Ｖ2ならばＥＲＲは低レベルになる。従
って、信号ＥＲＲは、次式の関係が成立する時に、高レ
ベルになる。
を示す。第１の実施例との相違点は、電圧検出回路４０
の構成にある。この回路は、定電流源Ｉ2と、抵抗Ｒ
2と、差動増幅器４３とからなる。基準定電圧Ｖ2は、Ｖ
2＝Ｉ2Ｒ2である。差動増幅器４３はこの基準定電圧Ｖ2
と電圧Ｖ1とを比較する。Ｖ1＞Ｖ2ならば出力ＥＲＲは
高レベル、Ｖ1＜Ｖ2ならばＥＲＲは低レベルになる。従
って、信号ＥＲＲは、次式の関係が成立する時に、高レ
ベルになる。
【００１４】
【数２】
【００１５】本実施例の特徴は、数２から明らかなよう
に、電流の判定条件が抵抗Ｒ1、Ｒ2の絶対値ではなく、
それらの比によって決まることである。したがって、抵
抗値がばらついたり温度によって変化したりしても、判
定条件の変動が少ないという利点がある。本実施例の半
導体集積回路の電源電流のテストは、図３と同様にでき
る。
に、電流の判定条件が抵抗Ｒ1、Ｒ2の絶対値ではなく、
それらの比によって決まることである。したがって、抵
抗値がばらついたり温度によって変化したりしても、判
定条件の変動が少ないという利点がある。本実施例の半
導体集積回路の電源電流のテストは、図３と同様にでき
る。
【００１６】〔実施例４、５〕以上の実施例はいずれ
も、電圧リミッタを有する半導体集積回路の場合であっ
た。しかし、本発明は、電圧リミッタを有しない半導体
集積回路にも適用できる。図６および図７にその例を示
す。図６の実施例では、電流電圧変換回路３０は抵抗Ｒ
0から成り、電圧検出回路４０はインバータ４４から成
る。電圧Ｖ1はＶCC−Ｉ0Ｒ0に等しいから、インバータ
４４の論理しきい値をＶLTとすると、次式の関係が成立
する時に、信号ＥＲＲが高レベルになる。
も、電圧リミッタを有する半導体集積回路の場合であっ
た。しかし、本発明は、電圧リミッタを有しない半導体
集積回路にも適用できる。図６および図７にその例を示
す。図６の実施例では、電流電圧変換回路３０は抵抗Ｒ
0から成り、電圧検出回路４０はインバータ４４から成
る。電圧Ｖ1はＶCC−Ｉ0Ｒ0に等しいから、インバータ
４４の論理しきい値をＶLTとすると、次式の関係が成立
する時に、信号ＥＲＲが高レベルになる。
【００１７】
【数３】
【００１８】図７の実施例では、電流電圧変換回路３０
は、電流源Ｉ3、抵抗Ｒ3、および差動増幅器４５から成
る。電圧Ｖ3はＶCC−Ｉ3Ｒ3に等しいから、次式の関係
が成立する時に、信号ＥＲＲが高レベルになる。
は、電流源Ｉ3、抵抗Ｒ3、および差動増幅器４５から成
る。電圧Ｖ3はＶCC−Ｉ3Ｒ3に等しいから、次式の関係
が成立する時に、信号ＥＲＲが高レベルになる。
【００１９】
【数４】
【００２０】本実施例も、実施例３と同様に、電流の判
定条件が抵抗の絶対値によらず比だけで決まるという利
点がある。実施例４、５の半導体集積回路の電源電流の
テストは、図３と同様にできる。なお、実施例４、５の
Ｒ0が大き過ぎると、主要回路部１０に与えられる電源
電圧（Ｖ1）の低下が大きくなるので、可能な限り小さ
く（たとえば１０Ω以下）するのが望ましい。また、テ
スト状態以外の通常動作状態ではこの抵抗Ｒ0の両端を
低インピーダンスのスイッチ等によりショートするのも
良い対策である。 〔実施例６〕図８に本発明の第６の実施例を示す。本実
施例の特徴は、電圧検出回路４０の構成とその機能にあ
る。これまでの実施例では、電圧検出回路４０は、電圧
Ｖ1の絶対値があるしきい値を越えているか否かを判定
していた。それに対して、本実施例では、電圧の相対比
較を行う。電圧検出回路４０は、切替スイッチＳXと、
サンプルホールド回路４６と、差動増幅器４７とからな
る。まずＳXを上側に接続して電圧Ｖ1をサンプルホール
ド回路に記憶させる。次に、スイッチＳ1〜ＳMのオン／
オフを変更した後、ＳXを下側に接続することによっ
て、Ｓ1〜ＳMの変更前と変更後の電圧Ｖ1が、差動増幅
器４７により比較される。変更前の電圧Ｖ1の方が高け
れば出力ＣＭＰは低レベル、変更後の方が高ければＣＭ
Ｐは高レベルになる。これにより、スイッチＳ1〜ＳMの
変更前と変更後の電源電流を比較することができる。
定条件が抵抗の絶対値によらず比だけで決まるという利
点がある。実施例４、５の半導体集積回路の電源電流の
テストは、図３と同様にできる。なお、実施例４、５の
Ｒ0が大き過ぎると、主要回路部１０に与えられる電源
電圧（Ｖ1）の低下が大きくなるので、可能な限り小さ
く（たとえば１０Ω以下）するのが望ましい。また、テ
スト状態以外の通常動作状態ではこの抵抗Ｒ0の両端を
低インピーダンスのスイッチ等によりショートするのも
良い対策である。 〔実施例６〕図８に本発明の第６の実施例を示す。本実
施例の特徴は、電圧検出回路４０の構成とその機能にあ
る。これまでの実施例では、電圧検出回路４０は、電圧
Ｖ1の絶対値があるしきい値を越えているか否かを判定
していた。それに対して、本実施例では、電圧の相対比
較を行う。電圧検出回路４０は、切替スイッチＳXと、
サンプルホールド回路４６と、差動増幅器４７とからな
る。まずＳXを上側に接続して電圧Ｖ1をサンプルホール
ド回路に記憶させる。次に、スイッチＳ1〜ＳMのオン／
オフを変更した後、ＳXを下側に接続することによっ
て、Ｓ1〜ＳMの変更前と変更後の電圧Ｖ1が、差動増幅
器４７により比較される。変更前の電圧Ｖ1の方が高け
れば出力ＣＭＰは低レベル、変更後の方が高ければＣＭ
Ｐは高レベルになる。これにより、スイッチＳ1〜ＳMの
変更前と変更後の電源電流を比較することができる。
【００２１】次に、本実施例の半導体集積回路の電源電
流不良をテストする方法の一例を、図９のフローチャー
トに従って説明する。テスト回路６０は、テストエネー
ブル信号ＴＥによって起動される（ステップ１５０）。
まず、予備のサブ回路の番号ｊを指定するためのカウン
タを初期設定する（ステップ１５１）。ステップ１５２
から１６０までは、正規のサブ回路のうちで最も電源電
流が大きいものＣkをみつけるための手続きである。ま
ず、番号ｋを記憶するためのレジスタと、正規のサブ回
路の番号ｉを指定するためのカウンタとを初期設定する
（ステップ１５２）。切替スイッチＳXを上に接続して
（ステップ１５３）、１個の正規のサブ回路の電源スイ
ッチのみをオンにし、その状態での電圧Ｖ1をサンプル
ホールド回路４６により記憶しておく（ステップ１５
４）。次に、切替スイッチＳXを下に接続して（ステッ
プ１５５）、別の正規のサブ回路の電源スイッチのみを
オンにする（ステップ１５６）。差動増幅器の出力ＣＭ
Ｐが高レベルならば（ステップ１５７）、サブ回路Ｃｋ
よりもＣｉの方が電源電流が大きいので、レジスタの内
容を変更し、サンプルホールド回路４６のホールド電圧
を変更する（ステップ１５８）。これをすべての正規の
サブ回路について繰り返すと（ステップ１５９、１６
０）、電源電流最大の正規のサブ回路の番号ｋが求ま
る。次に、この正規のサブ回路Ｃkと予備のサブ回路Ｃj
の電源電流を比較する（ステップ１６１〜１６４）。正
規のサブ回路Ｃkの電源電流の方が大きい場合は（ステ
ップ１６５）、Ｃkを予備のサブ回路Ｃjで置き換える旨
をＲＯＭに書き込む（ステップ１６６）。以上の手続き
をすべての予備のサブ回路について繰り返す（ステップ
１６７、１６８）。最終的な良否の判定は、テスト回路
によるテスト終了後に、別に行う。既にテストによっ
て、電源電流の大きい正規のサブ回路は予備で置換され
ている。したがって、テスト終了後になお過大な電源電
流が流れていれば、不良品と判定してよい。このテスト
回路およびテスト方法の特徴は、相対比較のみを行うこ
とである。一般に、電流や電圧の絶対値がある値を越え
ているか否かの判定は、プロセスバラツキや温度変化の
影響を受けやすい。たとえば、数１によって判定する場
合、抵抗Ｒ1の値がプロセスバラツキや温度によって変
化すると、判定基準が変動する。それに対して本実施例
は、２個のサブ回路の電源電流の大小関係を判定するだ
けであるから、プロセスバラツキや温度変化の影響を受
けにくい。
流不良をテストする方法の一例を、図９のフローチャー
トに従って説明する。テスト回路６０は、テストエネー
ブル信号ＴＥによって起動される（ステップ１５０）。
まず、予備のサブ回路の番号ｊを指定するためのカウン
タを初期設定する（ステップ１５１）。ステップ１５２
から１６０までは、正規のサブ回路のうちで最も電源電
流が大きいものＣkをみつけるための手続きである。ま
ず、番号ｋを記憶するためのレジスタと、正規のサブ回
路の番号ｉを指定するためのカウンタとを初期設定する
（ステップ１５２）。切替スイッチＳXを上に接続して
（ステップ１５３）、１個の正規のサブ回路の電源スイ
ッチのみをオンにし、その状態での電圧Ｖ1をサンプル
ホールド回路４６により記憶しておく（ステップ１５
４）。次に、切替スイッチＳXを下に接続して（ステッ
プ１５５）、別の正規のサブ回路の電源スイッチのみを
オンにする（ステップ１５６）。差動増幅器の出力ＣＭ
Ｐが高レベルならば（ステップ１５７）、サブ回路Ｃｋ
よりもＣｉの方が電源電流が大きいので、レジスタの内
容を変更し、サンプルホールド回路４６のホールド電圧
を変更する（ステップ１５８）。これをすべての正規の
サブ回路について繰り返すと（ステップ１５９、１６
０）、電源電流最大の正規のサブ回路の番号ｋが求ま
る。次に、この正規のサブ回路Ｃkと予備のサブ回路Ｃj
の電源電流を比較する（ステップ１６１〜１６４）。正
規のサブ回路Ｃkの電源電流の方が大きい場合は（ステ
ップ１６５）、Ｃkを予備のサブ回路Ｃjで置き換える旨
をＲＯＭに書き込む（ステップ１６６）。以上の手続き
をすべての予備のサブ回路について繰り返す（ステップ
１６７、１６８）。最終的な良否の判定は、テスト回路
によるテスト終了後に、別に行う。既にテストによっ
て、電源電流の大きい正規のサブ回路は予備で置換され
ている。したがって、テスト終了後になお過大な電源電
流が流れていれば、不良品と判定してよい。このテスト
回路およびテスト方法の特徴は、相対比較のみを行うこ
とである。一般に、電流や電圧の絶対値がある値を越え
ているか否かの判定は、プロセスバラツキや温度変化の
影響を受けやすい。たとえば、数１によって判定する場
合、抵抗Ｒ1の値がプロセスバラツキや温度によって変
化すると、判定基準が変動する。それに対して本実施例
は、２個のサブ回路の電源電流の大小関係を判定するだ
けであるから、プロセスバラツキや温度変化の影響を受
けにくい。
【００２２】〔実施例７〕図１０に本発明の第７の実施
例を示す。図８の実施例との相違点は、電圧Ｖ1をＡ／
Ｄ変換して、ディジタル情報として記憶・比較すること
である。電圧検出回路４０は、Ａ／Ｄ変換器４８と、レ
ジスタ４９と、デジタルコンパレータの比較器５０とか
らなる。まずＳXを上側に接続して電圧Ｖ1をＡ／Ｄ変換
してレジスタに記憶させ、次にスイッチＳ1〜ＳMのオン
／オフを変更した後、ＳXを下側に接続することによっ
て、Ｓ1〜ＳMの変更前と変更後の電圧Ｖ1が、比較器５
０により比較される。変更前の電圧Ｖ1の方が高ければ
出力ＣＭＰは低レベル、変更後の方が高ければＣＭＰは
高レベルになる。これにより、スイッチＳ1〜ＳMの変更
前と変更後の電源電流を比較することができる。本実施
例の集積回路のテスト方法は図９と同様である。本実施
例も、前実施例と同様に、電源電流の相対比較のみを行
うので、プロセスバラツキや温度変化の影響を受けにく
いという特徴がある。
例を示す。図８の実施例との相違点は、電圧Ｖ1をＡ／
Ｄ変換して、ディジタル情報として記憶・比較すること
である。電圧検出回路４０は、Ａ／Ｄ変換器４８と、レ
ジスタ４９と、デジタルコンパレータの比較器５０とか
らなる。まずＳXを上側に接続して電圧Ｖ1をＡ／Ｄ変換
してレジスタに記憶させ、次にスイッチＳ1〜ＳMのオン
／オフを変更した後、ＳXを下側に接続することによっ
て、Ｓ1〜ＳMの変更前と変更後の電圧Ｖ1が、比較器５
０により比較される。変更前の電圧Ｖ1の方が高ければ
出力ＣＭＰは低レベル、変更後の方が高ければＣＭＰは
高レベルになる。これにより、スイッチＳ1〜ＳMの変更
前と変更後の電源電流を比較することができる。本実施
例の集積回路のテスト方法は図９と同様である。本実施
例も、前実施例と同様に、電源電流の相対比較のみを行
うので、プロセスバラツキや温度変化の影響を受けにく
いという特徴がある。
【００２３】〔実施例８〕図１１に本発明の第８の実施
例を示す。前実施例との相違点は、電圧Ｖ1をＡ／Ｄ変
換した結果を記憶するためのレジスタが、サブ回路の個
数分（すなわちＭ個）設けられており、レジスタファイ
ル５１をなしていることである。これにより、以下に説
明するように効率のよいテストが可能になる。
例を示す。前実施例との相違点は、電圧Ｖ1をＡ／Ｄ変
換した結果を記憶するためのレジスタが、サブ回路の個
数分（すなわちＭ個）設けられており、レジスタファイ
ル５１をなしていることである。これにより、以下に説
明するように効率のよいテストが可能になる。
【００２４】本実施例の半導体集積回路の電源電流不良
をテストする方法の一例を、図１２のフローチャートに
従って説明する。テスト回路６０は、テストエネーブル
信号ＴＥによって起動される（ステップ２００）。ま
ず、サブ回路の番号ｉを指定するためのカウンタを初期
設定する（ステップ２０１）。１個のサブ回路の電源ス
イッチのみをオンにし（ステップ２０２）、その状態で
の電圧Ｖ1をＡ／Ｄ変換してレジスタファイルに格納す
る（ステップ２０３）。これをすべてのサブ回路（正規
のサブ回路および予備のサブ回路）について繰り返す
（ステップ２０４、２０５）。この状態で、すべてのサ
ブ回路の電源電流に比例した値が、レジスタファイルに
記憶されている。次に、レジスタファイルの内容をソー
ティングし（ステップ２０６）、電源電流の小さい方か
らＮ個のサブ回路を選ぶ（ステップ２０７）。選ばれた
Ｎ個のサブ回路の全ての電源スイッチをオンとして、他
のサブ回路の電源スイッチをオフにする（ステップ２０
８）。この状態でＡ／Ｄ変換器の出力が所定の値よりも
大きければ、不良品と判定する（ステップ２０９、２１
０）。さもなければ、選ばれなかった正規のサブ回路の
番号と、選ばれた予備のサブ回路の番号をＲＯＭに書き
込んで良品とする（ステップ２１１、２１２）。本実施
例の特徴は、テストに要する時間が短いことである。こ
れは図９と図１２を比較してみれば明らかである。図９
のテスト方法が二重ループを含むのに対し、図１２のテ
スト方法はステップ２０２〜２０５のＭ回の繰返しルー
プを有するのみである。また、ステップ２０６のソーテ
ィングは、Ｍ・logＭに比例する時間で実行できる。
をテストする方法の一例を、図１２のフローチャートに
従って説明する。テスト回路６０は、テストエネーブル
信号ＴＥによって起動される（ステップ２００）。ま
ず、サブ回路の番号ｉを指定するためのカウンタを初期
設定する（ステップ２０１）。１個のサブ回路の電源ス
イッチのみをオンにし（ステップ２０２）、その状態で
の電圧Ｖ1をＡ／Ｄ変換してレジスタファイルに格納す
る（ステップ２０３）。これをすべてのサブ回路（正規
のサブ回路および予備のサブ回路）について繰り返す
（ステップ２０４、２０５）。この状態で、すべてのサ
ブ回路の電源電流に比例した値が、レジスタファイルに
記憶されている。次に、レジスタファイルの内容をソー
ティングし（ステップ２０６）、電源電流の小さい方か
らＮ個のサブ回路を選ぶ（ステップ２０７）。選ばれた
Ｎ個のサブ回路の全ての電源スイッチをオンとして、他
のサブ回路の電源スイッチをオフにする（ステップ２０
８）。この状態でＡ／Ｄ変換器の出力が所定の値よりも
大きければ、不良品と判定する（ステップ２０９、２１
０）。さもなければ、選ばれなかった正規のサブ回路の
番号と、選ばれた予備のサブ回路の番号をＲＯＭに書き
込んで良品とする（ステップ２１１、２１２）。本実施
例の特徴は、テストに要する時間が短いことである。こ
れは図９と図１２を比較してみれば明らかである。図９
のテスト方法が二重ループを含むのに対し、図１２のテ
スト方法はステップ２０２〜２０５のＭ回の繰返しルー
プを有するのみである。また、ステップ２０６のソーテ
ィングは、Ｍ・logＭに比例する時間で実行できる。
【００２５】以上、実施例に従って本発明を説明した
が、本発明はこれらの実施例に限定されるものではな
く、その技術思想の範囲内で種々の変形が可能である。
例えば、以上の実施例ではサブ回路Ｃ1〜ＣMはすべて同
種のものであるとしてきたが、異種のサブ回路が混じっ
ていてもよい。この場合は、同種のサブ回路の間で欠陥
救済用の置換を行なうものである。また、サブ回路ごと
のスイッチＳiは、以上の実施例では電源側に入れてあ
るが、もちろん接地側に入れてもよいし、あるいは回路
の中間に入れてもよい。要は、サブ回路Ｃiに流れる電
流を遮断できるようになっていればよい。サブ回路Ｃ1
〜ＣMは情報を記憶するメモリセルの集合であるメモリ
アレーであったり、信号を処理する複数の論理回路部で
あったり、複数の中央処理ユニット（ＣＰＵ）もしくは
複数の算術論理ユニット（ＡＬＵ）であったり、場合に
よってはアナログ信号を処理するアナログ回路であって
もよい。要するに、本来良品の場合に、複数のサブ回路
Ｃ1〜ＣMのそれぞれのデジタルもしくはアナログの交流
的な機能が互いに実質的に等価であり、その一部がＤＣ
特性不良である場合に、このＤＣ特性不良のサブ回路を
非使用とする場合に本発明が適用できることは言うまで
もない。テストエネーブル信号ＴＥは、以上の実施例で
は専用の端子４から印加されるようになっているが、他
の端子と兼用してもよいし、信号のタイミングの組合せ
によって内部で発生してもよい。専用の端子を用いる方
法に比べて、チップをパッケージに組み立てた後にもテ
ストを実行できるという利点がある。また、図５、図７
の実施例において、電流源Ｉ2、Ｉ3をチップ内部で発生
せずに、外部から参照用の電流を与えることにより、よ
り正確なテストが可能になる。
が、本発明はこれらの実施例に限定されるものではな
く、その技術思想の範囲内で種々の変形が可能である。
例えば、以上の実施例ではサブ回路Ｃ1〜ＣMはすべて同
種のものであるとしてきたが、異種のサブ回路が混じっ
ていてもよい。この場合は、同種のサブ回路の間で欠陥
救済用の置換を行なうものである。また、サブ回路ごと
のスイッチＳiは、以上の実施例では電源側に入れてあ
るが、もちろん接地側に入れてもよいし、あるいは回路
の中間に入れてもよい。要は、サブ回路Ｃiに流れる電
流を遮断できるようになっていればよい。サブ回路Ｃ1
〜ＣMは情報を記憶するメモリセルの集合であるメモリ
アレーであったり、信号を処理する複数の論理回路部で
あったり、複数の中央処理ユニット（ＣＰＵ）もしくは
複数の算術論理ユニット（ＡＬＵ）であったり、場合に
よってはアナログ信号を処理するアナログ回路であって
もよい。要するに、本来良品の場合に、複数のサブ回路
Ｃ1〜ＣMのそれぞれのデジタルもしくはアナログの交流
的な機能が互いに実質的に等価であり、その一部がＤＣ
特性不良である場合に、このＤＣ特性不良のサブ回路を
非使用とする場合に本発明が適用できることは言うまで
もない。テストエネーブル信号ＴＥは、以上の実施例で
は専用の端子４から印加されるようになっているが、他
の端子と兼用してもよいし、信号のタイミングの組合せ
によって内部で発生してもよい。専用の端子を用いる方
法に比べて、チップをパッケージに組み立てた後にもテ
ストを実行できるという利点がある。また、図５、図７
の実施例において、電流源Ｉ2、Ｉ3をチップ内部で発生
せずに、外部から参照用の電流を与えることにより、よ
り正確なテストが可能になる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
従来のテストでは不可能であった半導体集積回路の電源
電流不良のテストが可能になる。
従来のテストでは不可能であった半導体集積回路の電源
電流不良のテストが可能になる。
【図１】本発明の実施例である半導体集積回路のブロッ
ク図である。
ク図である。
【図２】本発明に用いるテスト回路のブロック図であ
る。
る。
【図３】本発明の半導体集積回路のテスト方法を示すフ
ローチャートである。
ローチャートである。
【図４】本発明の実施例である半導体集積回路のブロッ
ク図である。
ク図である。
【図５】本発明の実施例である半導体集積回路のブロッ
ク図である。
ク図である。
【図６】本発明の実施例である半導体集積回路のブロッ
ク図である。
ク図である。
【図７】本発明の実施例である半導体集積回路のブロッ
ク図である。
ク図である。
【図８】本発明の実施例である半導体集積回路のブロッ
ク図である。
ク図である。
【図９】本発明の半導体集積回路のテスト方法を示すフ
ローチャートである。
ローチャートである。
【図１０】本発明の実施例である半導体集積回路のブロ
ック図である。
ック図である。
【図１１】本発明の実施例である半導体集積回路のブロ
ック図である。
ック図である。
【図１２】本発明の半導体集積回路のテスト方法を示す
フローチャートである。
フローチャートである。
【図１３】ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のＤＣ不良を説明する図である。
ＡＭ）のＤＣ不良を説明する図である。
１……半導体チップ、２……外部電源端子、３……接地
端子、４……テスト信号入力端子、１０……主要回路
部、２０……電圧リミッタ回路、２１……基準電圧発生
回路、２２……差動増幅器、３０……電流電圧変換回
路、４０……電圧検出回路、４１、４２、４４……イン
バータ、４３、４５、４７……差動増幅器、４６……サ
ンプルホールド回路、４８……Ａ／Ｄ変換器、４９……
レジスタ、５０……比較器、５１……レジスタファイ
ル、６０……テスト回路、６１……ＲＯＭ、６２……プ
ログラムカウンタ、６３……命令デコーダ、６４、６５
……カウンタ、６６……スイッチ制御回路、７０……Ｒ
ＯＭ、８０……切替スイッチ。
端子、４……テスト信号入力端子、１０……主要回路
部、２０……電圧リミッタ回路、２１……基準電圧発生
回路、２２……差動増幅器、３０……電流電圧変換回
路、４０……電圧検出回路、４１、４２、４４……イン
バータ、４３、４５、４７……差動増幅器、４６……サ
ンプルホールド回路、４８……Ａ／Ｄ変換器、４９……
レジスタ、５０……比較器、５１……レジスタファイ
ル、６０……テスト回路、６１……ＲＯＭ、６２……プ
ログラムカウンタ、６３……命令デコーダ、６４、６５
……カウンタ、６６……スイッチ制御回路、７０……Ｒ
ＯＭ、８０……切替スイッチ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−120859（ＪＰ，Ａ) 特開 平３−151649（ＪＰ，Ａ) 実開 平３−121600（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/26 G01R 31/28 H01L 21/66
Claims (10)
- 【請求項１】複数の正規メモリアレイと、 前記複数の正規メモリアレイのいずれかと置換可能な予
備メモリアレイと、 一端が前記複数の正規メモリアレイのそれぞれに接続さ
れ、他端が所定の直流電圧に接続される複数の第１スイ
ッチと、 一端が前記予備メモリアレイに接続され、他端が前記所
定の直流電圧に接続される第２スイッチと、 テストモードにおいて、前記複数の第１スイッチ及び前
記第２スイッチのうちのいずれかを択一的に導通状態と
し、前記複数の正規メモリアレイ及び前記予備メモリア
レイのそれぞれに流れる電流を独立して測定するための
テスト手段と、前記複数の正規メモリアレイの一つに欠
陥がある場合に、前記欠陥に関連する前記正規メモリア
レイを前記所定の直流電圧から切り離すよう対応する前
記第１スイッチを非導通状態にするとともに前記第２ス
イッチを導通状態とするよう指示する情報を記憶するＲ
ＯＭとを有することを特徴とする半導体集積回路装置。 - 【請求項２】請求項１において、前記ＲＯＭは不揮発性
メモリを含むことを特徴とする半導体集積回路。 - 【請求項３】請求項１において、前記ＲＯＭはヒューズ
であることを特徴とする半導体集積回路。 - 【請求項４】請求項１から３のいずれかにおいて、 前記半導体集積回路は、前記複数の正規メモリアレイ及
び前記予備メモリアレイのそれぞれに流れる電流を検出
する検出手段を更に有し、 前記テスト手段は、前記テストモードにおいて、前記複
数の第１スイッチと前記第２スイッチを択一的に順次導
通状態としながら、前記検出手段により複数の正規メモ
リアレイ及び前記予備メモリアレイのそれぞれに流れる
電流を検出するステップと、前記複数の正規メモリアレ
イの一つに欠陥がある場合に、前記欠陥に関連する前記
正規メモリアレイを前記所定の直流電圧から切り離すよ
う対応する前記第１スイッチを非導通状態にするととも
に前記第２スイッチを導通状態とすることを指示する情
報を前記ＲＯＭに記憶させるステップとを自律的に実行
する制御手段をさらに有することを特徴とする半導体集
積回路。 - 【請求項５】請求項１から４のいずれかにおいて、 前記半導体集積回路は、動作電源を受ける第１端子と、
前記動作電源を受けて内部電圧を出力する電圧リミッタ
回路を更に有し、 前記内部電圧は、前記所定の直流電圧に関連することを
特徴とする半導体集積回路。 - 【請求項６】請求項１から４のいずれかにおいて、 前記複数の正規メモリアレイ及び前記予備メモリアレイ
は、複数のワード線と複数のデータ線の交点に設けられ
た複数のダイナミック形メモリセルと、前記複数のダイ
ナミック形メモリセルのそれぞれに含まれるキャパシタ
の一端に共通に接続されプレート電圧を供給するための
プレート電極配線とをそれぞれに含み、 前記複数の第１スイッチ及び前記第２スイッチの一端は
それぞれ対応する前記プレート電極配線に接続され、 前記所定の直流電圧はプレート電圧であることを特徴と
する半導体集積回路。 - 【請求項７】請求項１から４のいずれかにおいて、 前記複数の正規メモリアレイ及び前記予備メモリアレイ
は、複数のワード線と複数のデータ線の交点に設けられ
た複数のダイナミック形メモリセルと、前記複数データ
線をプリチャージ電圧にプリチャージするためのプリチ
ャージ回路とをそれぞれに含み、 前記複数の第１スイッチ及び前記第２スイッチの一端は
それぞれ対応する前記プリチャージ回路に接続され、 前記所定の直流電圧は前記プリチャージ電圧であること
を特徴とする半導体集積回路。 - 【請求項８】複数の第１ワード線と複数の第１データ線
の交点に設けられた複数の第１メモリセルをそれぞれに
含む複数の第１メモリアレイと、 複数の第２ワード線と複数の第２データ線の交点に設け
られた複数の第２メモリセルをそれぞれに含み、それぞ
れが前記複数の第１メモリアレイのいずれかと置換可能
な複数の第２メモリアレイと、 一端が前記複数の第１メモリアレイのそれぞれに接続さ
れ、他端が所定の直流電圧に接続される複数の第１スイ
ッチ手段と、 一端が前記複数の第２メモリアレイのそれぞれに接続さ
れ、他端が前記所定の直流電圧に接続される複数の第２
スイッチ手段と、 前記複数の第１及び第２スイッチ手段の導通と非導通を
決定する情報を記憶するＲＯＭとを備える半導体集積回
路の製造方法において、 テストモードにおいて、前記複数の第１及び第２スイッ
チ手段のそれぞれを択一的に導通状態として前記複数の
第１及び第２メモリアレイのそれぞれの電流を測定する
ステップと、 前記複数の第１及び第２メモリアレイの中から相対的に
電流の少ない所定の数のメモリアレイを選択するステッ
プと、 前記複数の第１及び第２スイッチ手段の中から前記所定
の数のメモリアレイに対応するスイッチ手段を導通状態
とし、残りを非導通となるように指示する情報を前記Ｒ
ＯＭに記憶させるステップとを含むことを特徴とする半
導体集積回路の製造方法。 - 【請求項９】請求項８おいて、 前記複数の第１及び第２メモリアレイに含まれる前記複
数のメモリセルは１つのトランジスタと１つのキャパシ
タと有するダイナミック形メモリセルであり、 前記複数の第１及び第２メモリアレイのそれぞれは、前
記複数のメモリセルのそれぞれに含まれるキャパシタの
一端に共通に接続されプレート電圧を供給するためのプ
レート電極配線をそれぞれに含み、 前記複数の第１及び第２スイッチ手段の一端はそれぞれ
対応する前記プレート電極配線に接続され、 前記所定の直流電圧はプレート電圧であることを特徴と
する半導体集積回路の製造方法。 - 【請求項１０】請求項８おいて、 前記複数の第１及び第２メモリアレイは、前記複数のデ
ータをプリチャージ電圧にプリチャージするためのプリ
チャージ回路をそれぞれに更に有し、 前記複数の第１及び第２スイッチ手段の一端はそれぞれ
対応する前記プリチャージ回路に接続され、 前記所定の直流電圧は前記プリチャージ電圧であること
を特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09407192A JP3166281B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09407192A JP3166281B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05288798A JPH05288798A (ja) | 1993-11-02 |
| JP3166281B2 true JP3166281B2 (ja) | 2001-05-14 |
Family
ID=14100275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09407192A Expired - Fee Related JP3166281B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166281B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8092736B2 (en) | 2008-11-24 | 2012-01-10 | E. I. Du Pont De Nemours And Company | Fluorotelomer/silane compositions |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4822572B2 (ja) * | 1999-09-02 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4592670B2 (ja) * | 2006-10-23 | 2010-12-01 | パナソニック株式会社 | 集積回路素子 |
| US7812628B2 (en) | 2006-12-13 | 2010-10-12 | Renesas Electronics Corporation | Method of on-chip current measurement and semiconductor IC |
| JP5128177B2 (ja) * | 2007-05-21 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそのテスト方法 |
| JP5533063B2 (ja) | 2010-03-15 | 2014-06-25 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| WO2011161819A1 (ja) * | 2010-06-25 | 2011-12-29 | 富士通株式会社 | 電源電流測定装置、電源電流測定装置を含む試験装置、及び電源電流測定装置を含む情報処理装置 |
| JP5094941B2 (ja) * | 2010-10-06 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP5395784B2 (ja) | 2010-12-27 | 2014-01-22 | 株式会社東芝 | 半導体記憶システム |
| US12556168B2 (en) * | 2021-04-13 | 2026-02-17 | Mitsubishi Electric Corporation | Semiconductor integrated circuit and semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3121600U (ja) | 2005-09-05 | 2006-05-25 | 長谷川 ▲廣▼太 | 女性の体を汚染から守る温水洗浄トイレ |
-
1992
- 1992-04-14 JP JP09407192A patent/JP3166281B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3121600U (ja) | 2005-09-05 | 2006-05-25 | 長谷川 ▲廣▼太 | 女性の体を汚染から守る温水洗浄トイレ |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH05288798A (ja) | 1993-11-02 |
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