JP5395784B2 - 半導体記憶システム - Google Patents
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Description
図1は、例えば2ビット、4値のデータを記憶するNAND型フラッシュメモリの概略構成を示している。
図8(a)に示すように、第1ページ書き込み後、メモリセルのデータは、データ“0”又は“1”に存在するために、リード時の電位“a”で読み出し動作をする。また、第2ページ書き込み後、メモリセルのデータは、図8(b)に示すように、“0”、“2”、“3”、“4”のいずれかにある。このため、リード時の電位“b”、“c”、“d”のいずれかで読み出し動作をする。
(プログラム)
図10は、プログラム動作の波形を示し、図11は、第1ページのプログラム動作を示し、図12は、第2ページのプログラム動作を示している。
図7に示すデータ記憶回路10の信号BLC1をVdd+Vthに設定すると、PDCにデータ“1”(書き込みを行なわない)が記憶されている時、ビット線がVddとなり、データ“0”(書き込みを行なう)が記憶されている時、ビット線がVssになる。また、選択されたワード線に接続され、非選択ページのセル(ビット線が非選択である)は、書き込まれてはならないため、これらのセルに接続されているビット線もVddに設定する。
メモリセルは、閾値電圧の低いレベルより書き込まれるため、第1ページのプログラムベリファイは、レベル“a’”でベリファイし、第2ページのプログラムベリファイは、レベル“b’”、“c’”又は“d’”でベリファイする。すなわち、プログラムベリファイは、リード時の電位“a”、“b”、“c”、“d”よりそれぞれ補正が加わった電位“a’”、“b’”、“c’”、“d’”(例えば“a”=0Vとすると“a’”=0.5V)がベリファイ電位として用いられる。以後“’”は、ベリファイ電位を示し、リード電位より若干補正が加わった値とする。プログラムベリファイ動作は、前述したリード動作と殆ど同じである。
消去動作は、図2、図3に破線で示すブロック単位で行う。消去後、セルの閾値電圧は、図8(c)に示すように、メモリセルのデータ“0”と同様となる。
図13は、第1の実施形態に係り、例えばMCP(マルチチップパッケージ)70を概略的に示している。しかし、第1の実施形態は、MCPに限らず、メモリカードに適用することも可能である。
図16は、第2の実施形態を示しており、第1の実施形態と同一部分には同一符合を付している。第1の実施形態は、第1、第2のチップ71a、71bの2つのチップを搭載したMCPについて説明した。これに対して、第2の実施形態は、3つ以上のチップを搭載したMCPを示している。
図18は、第3の実施形態を示している。第3の実施形態を変形したものであり、図13、図16と同一部分には同一符号を付す。第3の実施形態は、MCPに適用した場合を示しているが、メモリカード等、他の装置に適用することが可能である。また、第3の実施形態において、チップの数は2つとしているが、3つ以上であってもよい。
Claims (6)
- 第1の半導体記憶装置と、
第2の半導体記憶装置と、
前記第1の半導体記憶装置と第2の半導体記憶装置に共通接続され、前記第1の半導体記憶装置と第2の半導体記憶装置に電源を供給する電源配線と、
前記第1の半導体記憶装置及び第2の半導体記憶装置のそれぞれに設けられ、前記電源配線の電源電圧を検知する電圧検知回路と、
前記第1の半導体記憶装置及び第2の半導体記憶装置のそれぞれに設けられ、前記電圧検知回路により前記電源電圧の低下が検知された場合、電源電圧が復帰するまで、前記第1の半導体記憶装置、又は第2の半導体記憶装置の動作を、次の動作に遷移させない制御回路とを具備することを特徴とする半導体記憶システム。 - 前記第1の半導体記憶装置及び第2の半導体記憶装置の前記制御回路は、複数の動作状態を有し、前記電源電圧の低下が検知された場合、次の動作に遷移させないことを特徴とする前記請求項第1記載の半導体記憶システム。
- 前記第1の半導体記憶装置及び第2の半導体記憶装置の前記制御回路は、前記電源電圧の低下が検知された状態から戻るときに、それぞれ異なる遅延時間で戻ることを特徴とする請求項1記載の半導体記憶システム。
- 前記第1の半導体記憶装置及び第2の半導体記憶装置に接続されたコントローラをさらに含み、前記コントローラは前記電源配線に接続され、前記電源電圧を検知する電圧検知回路を含むことを特徴とする請求項1記載の半導体記憶システム。
- 前記第1の半導体記憶装置及び第2の半導体記憶装置のそれぞれに設けられた前記電圧検知回路は、前記電源配線に設けられたモニター端子に接続されることを特徴とする請求項1記載の半導体記憶システム。
- 前記モニター端子は、第1、第2のモニター端子を含み、前記第1のモニター端子は、前記第1の半導体記憶装置の近傍の前記電源配線に設けられ、前記第2のモニター端子は、前記第2の半導体記憶装置の近傍の前記電源配線に設けられ、前記第1の半導体記憶装置の前記電圧検知回路は、前記第2のモニター端子に接続され、前記第2の半導体記憶装置の前記電圧検知回路は、前記第1のモニター端子に接続されることを特徴とする請求項5記載の半導体記憶システム。
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