JP2012185897A - 半導体記憶システム - Google Patents

Abstract

【課題】 複数のチップを実装した場合において、消費電流の増加を抑制することが可能な半導体記憶システムを提供する。
【解決手段】 半導体記憶システムは、第１の半導体記憶装置71aと、第２の半導体記憶装置71bと、配線83とを有している。配線83は、第１の半導体記憶装置71aと第２の半導体記憶装置間71bに接続されている。第１、第２の半導体記憶装置71a,71bの一方が電荷を放電するとき、第１、第２の半導体記憶装置71a,71bの他方は、配線83を介して放電された電荷を受ける。
【選択図】図１３

Description

本発明の実施形態は、例えば不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに係り、特に、複数のフラッシュメモリを実装した半導体記憶システムに関する。

ＮＡＮＤ型フラッシュメモリは、プログラム動作の開始時、全ビット線を充電する必要があり、ベリファイ動作の開始時も、全ビット線を充電し、全ビット線に流れる電流を判定する必要がある。このため、非常に大きな電流が必要となり、一時的に大きなピーク電流が発生する。

さらに、ＮＡＮＤ型フラッシュメモリは、記憶容量を増加するため、複数個、例えば２〜４個のチップを同時に実装するマルチチップパッケージ（ＭＣＰ）や、複数のチップを実装したメモリカードとして使用されることが多い。このように、複数のチップを実装した場合、各チップのピーク電流が重なると、さらに大きなピーク電流が発生し、消費電流が増大する。

特開２００７-０３０７８９号公報

本実施形態は、複数のチップを実装した場合において、消費電流を抑制することが可能な半導体記憶システムを提供しようとするものである。

本実施形態の半導体記憶システムによれば、第１の半導体記憶装置と、第２の半導体記憶装置と、配線とを有している。前記配線は、第１の半導体記憶装置と第２の半導体記憶装置間に接続されている。前記第１、第２の半導体記憶装置の一方が電荷を放電するとき、前記第１、第２の半導体記憶装置の他方は、前記配線を介して前記放電された電荷を受ける。

本実施形態に適用されるＮＡＮＤ型フラッシュメモリの一例を概略的に示す構成図。 図１の一部の構成を概略的に示す回路図。 図１の一部の構成を概略的に示すものであり、図２と異なる例を示す回路図。 図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。 ＮＡＮＤ型フラッシュメモリを示す断面図。 図５に示す各領域に供給される電圧の例を示す図。 図２、図３に示すデータ記憶回路の一例を示す回路図。 図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示す図。 リード、ベリファイリード動作を示す波形図。 プログラム動作を示す波形図。 第１ページのプログラム動作を示すフローチャート。 第２ページのプログラム動作を示すフローチャート。 第１の実施形態に係る半導体記憶システムの一例を概略的に示す構成図。 ロウ系の回路の一例を説明するために示す回路図。 図１４に示す回路のプログラム動作の一例を示す波形図。 第１の実施形態に係る半導体記憶システムの具体例を示す回路図。 図１６の動作を説明するために示す図。 電圧検知回路の一例を示す回路図。 第２の実施形態を示す回路図。 第３の実施形態を示す回路図。 第４の実施形態を示す回路図。 第４の実施形態の変形例を示す回路図。 第１乃至第４の実施形態の変形例を示す構成図。 熱電変換素子の一例を示す図。 熱電変換素子とチップとの関係を示す斜視図。 図２３の変形例を示す構成図。 第５の実施形態を示す構成図。 第５の実施形態の動作を示すフローチャート。 第６の実施形態を示す構成図。 第７の実施形態を示す構成図。 貫通ビアの一例を示す断面図。 貫通ビアの一例を示す平面図。 貫通ビアの一例を示す断面図。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、図１乃至図１２を用いて、本実施形態に適用される１つのＮＡＮＤ型フラッシュメモリの構成及び動作について説明する。
図１は、例えば２ビット、４値のデータを記憶するＮＡＮＤ型フラッシュメモリの概略構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。外部から供給されたＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、データ入出力端子５に入力される。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル）によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。

図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。

尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図２を使用する場合について説明する。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、Ｖｐｇｍｈはデータの書き込み時にワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ、Ｖｒｅａｄｈは、データの読み出し時にワード線に供給される電圧Ｖｒｅａｄ＋Ｖｔｈである。

図７は、図２に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートは前記クロックドインバータ回路６１ａの出力端に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、配線ＣＯＭｉが接続されている。この配線ＣＯＭｉは全データ記憶回路１０に共通の配線であり、全データ記憶回路１０のベリファイが完了した場合、配線ＣＯＭｉの電位はハイレベルとなる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、配線ＣＯＭｉの電位はハイレベルとなる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。

ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。

上記各信号及び電圧は、図１に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。

また、図３に示すデータ記憶回路１０は、図７に示す構成と同様であり、ビット線との接続のみが相違している。すなわち、図７に示すように、トランジスタ６１ｔの他端部には、例えばトランジスタ６１ｖのみが接続され、このトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏが接続される。

本メモリは、いわゆる多値メモリであり、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。１セルに２ビットを記憶する場合、２ページであるが、１セルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって切り換える。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって切り換える。

図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示している。消去動作を行なうと、図８（ｃ）に示すように、メモリセルのデータは“０”となる。消去後、閾値分布の広がりを狭めるため、例えばベリファイレベル“ｚ”を用いて書き込みが行なわれる。このデータ“０”は、例えば負の閾値電圧分布に設定されている。

図８（ａ）に示すように、第１ページの書き込みにおいて、書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“１”となる。

図８（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータは書き込みデータに応じて“０”、“２”、“３”、“４”のいずれかとなる。すなわち、第１ページ書き込み後のメモリセルのデータが“０”であり、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“２”となる。また、第１ページ書き込み後のメモリセルのデータが“１”であり、書き込みデータが“０”である場合、メモリセルのデータは“３”となり、書き込みデータが“１”である場合、メモリセルのデータは“４”となる。本実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。

（読み出し（リード）動作）
図８（ａ）に示すように、第１ページ書き込み後、メモリセルのデータは、データ“０”又は“１”に存在するために、レベル“ａ”で読み出し動作をする。また、第２ページ書き込み後、メモリセルのデータは、図８（ｂ）に示すように、“０”、“２”、“３”、“４”のいずれかにある。このため、電位“ｂ”、“ｃ”、“ｄ”のいずれかで読み出し動作をする。

図９は、リード、ベリファイリード動作の波形を示している。読み出し動作は、先ず、選択されているセルのウェル、ソース線、非選択ビット線を、０Ｖとする。

選択ワード線にリード時の電位“ａ”（例えば“ａ”＝０Ｖ）、又は“ｂ”、“ｃ”、“ｄ”を供給する。これと同時に、選択ブロックの非選択ワード線にＶread、選択ブロックのセレクト線ＳＧＤにＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）設定し、セレクト線ＳＧＳをＶｓｓに設定する。図７に示すデータ記憶回路のＶＰＲＥにＶｄｄ（例えば２．５Ｖ）、ＢＬＰＲＥにＶｓｇ、ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）の電圧を一旦供給し、ビット線を例えば０．６Ｖにプリチャージする。

このときに、選択ビット線は０．６Ｖ、非選択ビット線はＶｓｓである。このため、ある１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の容量Ｑは、Ｑ＝Ｃ×Ｖ、Ｑ＝４ｐＦ×０．６Ｖとなる。ここで、例えば８ｋＢ同時に書き込む場合、Ｑ＝８×１０２４×８×４ｐＦ×０．６Ｖとなる。このため、図９に示すように、大きなピーク電流が発生する。

次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）にする。閾値電圧が電位“ａ”又は“ｂ”、“ｃ”、“ｄ”より高い時、セルがオフするため、ビット線はハイレベル（例えば０．６Ｖ）のままであり、閾値電圧が電位“ａ”又は“ｂ”、“ｃ”、“ｄ”より低いとセルがオンするためビット線は放電され、ソースと同電位つまりＶｓｓとなる。

次いで、図７に示すデータ記憶回路の信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣのノードをＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰに例えば（０．４５Ｖ＋Ｖｔｈ）の電圧を供給する。ＴＤＣのノードはビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、電位“ａ”又は“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベル、高い場合ＰＤＣはハイレベルとなり、読み出しが行なわれる。

図３に示すように、ロウ方向に並んだ全セルを一括して読み出す場合、選択ブロックのセレクト線ＳＧＳは、選択ブロックのセレクト線ＳＧＤと同時にハイレベルとされる。このため、ビット線を充電すると同時に、セルがオン状態である場合、ビット線を放電させ、セルがオフ状態である場合、ビット線が充電状態に保持される。ビット線のレベルはＴＤＣを介してＰＤＣに読み込まれる。したがって、オン状態のセルの数が多い場合、信号ＶＰＲＥが供給されるノードから、ソース線に大電流が流れ、ソース線の電位が浮いた状態となる問題がある。これを抑えるため、複数回の読み出し動作を行い、先ずセルがオンする場合、つまり、ソース線が浮いても電流が流れるセルは、読み出し結果をローレベルとし、次回からビット線は充電せず、１回目の読み出しで、ハイレベルが読み出されたセルに対して、再度読み出しを行う。したがって、１回目の読み出しでは、大きなピーク電流が発生する。

（プログラム及びプログラムベリファイ）
（プログラム）
図１０は、プログラム動作の波形を示し、図１１は、第１ページのプログラム動作を示し、図１２は、第２ページのプログラム動作を示している。

プログラム動作は、先ずアドレスを指定し、図２で示す２ページが選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラムできない。したがって、初めにアドレスで第１ページを選択する。

次に、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（ステップＳ１１）。書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（ステップＳ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、ＰＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力されるとローレベルとなる。以後、ＰＤＣのデータはデータ記憶回路１０のＮ１ａの電位、ＳＤＣのデータはデータ記憶回路１０のＮ２ａの電位とする。

（プログラム動作）（Ｓ１３）
図７に示すデータ記憶回路１０の信号ＢＬＣ１をＶｄｄ＋Ｖｔｈに設定すると、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線がＶｄｄとなり、データ“０”（書き込みを行なう）が記憶されている時、ビット線がＶｓｓになる。また、選択されたワード線に接続され、非選択ページのセル（ビット線が非選択である）は、書き込まれてはならないため、これらのセルに接続されているビット線もＶｄｄに設定する。

このとき、選択ビット線が書き込みの場合（Ｖｓｓ）、非選択ビット線は非書き込み（Ｖｄｄ）であるため、１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の電荷Ｑは、Ｑ＝Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となる。ここで、例えば８ｋＢのメモリセルを同時に書き込む場合、Ｑ（８ｋＢ）＝８×１０２４×８×Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となり、大きなピーク電流が発生する。

また、図３に示すように、ロウ方向に並んだ全メモリセルを一括して書き込む場合、全ビット線が選択状態である。特に、書き込みデータが、例えばデータ“１”とデータ“０”が交互となる場合、全ビット線間の容量が最大となり、大きなピーク電流が発生する。

ここで選択されているブロックのセレクト線ＳＧＤをＶｄｄ、選択ワード線に書き込み電圧ＶＰＧＭ（２０Ｖ）、非選択ワード線にＶＰＡＳＳ（１０Ｖ）を与えるとビット線がＶｓｓになっている場合、メモリセルのチャネルがＶｓｓ、ワード線がＶＰＧＭとなり、書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓでなくＶｄｄであり、メモリセルのチャネルがカップリングでＶＰＧＭ／２程度となるため、メモリセルは書き込まれない。

第１ページの書き込みで、メモリセルのデータはデータ“０”とデータ“１”になる。第２ページの書き込み後、メモリセルのデータはデータ“０”、“２”、“３”、“４”となる（Ｓ２１〜Ｓ２４）。

（プログラムベリファイリード）（Ｓ１４、Ｓ２５〜Ｓ２７）
メモリセルは、閾値電圧の低いレベルより書き込まれるため、第１ページのプログラムベリファイは、電位“ａ’”でベリファイし、第２ページのプログラムベリファイは、電位“ｂ’”、“ｃ’”又は“ｄ’”でベリファイする。プログラムベリファイ動作は、前述したリード動作と殆ど同じである。

先ず、選択されているメモリセルのウェル、ソース線、非選択ビット線をＶｓｓに設定する。選択ワード線にリード時の電位“ａ”より少し高い電位“ａ’”、“ｂ’”、“ｃ’”、又は“ｄ’”（例えば“ａ”＝０Ｖとすると“ａ’”＝０．５Ｖ）、以後“’”は、ベリファイ電位を示し、リード電位より若干高い値とする。

次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）にそれぞれ設定し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定する。ウェル及びソース線はＶｓｓとなっている。このため、閾値電圧がベリファイ電位“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い時、セルはオフするため、ビット線はハイレベル（例えば２．２Ｖ）のままであり、閾値電圧がベリファイ電位“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い時、セルはオンするため、ビット線は放電されＶｓｓとなる。このビット線の放電時間中に、信号ＶＰＲＥをＶｓｓ、信号ＢＬＰＲＥをＶｄｄとし、ＴＤＣをＶｓｓ、信号ＲＥＧをハイレベル、信号ＶＲＥＧをハイレベルとしてＤＤＣのデータをＴＤＣに移動させる。この後、一旦信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）とし、ＰＤＣのデータをＤＤＣにコピーする。次いで、信号ＢＬＣ１をハイレベルとして、ＴＤＣのデータをＰＤＣに移す。この動作により、ＰＤＣに記憶されていた書き込み又は非書き込みを示すデータはＤＤＣに移り、ＤＤＣのデータは、ＰＤＣに移る。

次に、信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３は、ビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。次に、信号ＶＲＥＧをＶｄｄ、信号ＲＥＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＤＤＣがハイレベル（非書き込み）の場合、ＴＤＣを強制的にハイレベルとする。しかし、ＤＤＣがローレベル（書き込み）の場合、ＴＤＣの値は変わらない。ここで、信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＰＤＣのデータをＤＤＣに移した後、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、元々ＰＤＣがローレベル（書き込み）の場合で、セルの閾値電圧が、ベリファイ電位“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い場合、ＰＤＣは再びローレベル（書き込み）となる。また、セルの閾値電圧が、ベリファイ電位“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。さらに、元々ＰＤＣがハイレベル（非書き込み）の場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。

また、第２ページの書き込みにおいて、ベリファイ電位“ｂ’”を用いたプログラムベリファイは、上記の動作を行なうと、メモリセルのデータはデータ“３”、“４”への書き込みセルが、ベリファイ電位“ｂ’”のプログラムベリファイで、非書き込みとなってしまう。このため、例えば、メモリセルのデータはデータ“３”、“４”の書き込みの場合、図７に示すデータ記憶回路１０のノードＮ２ａをローレベルに設定し、メモリセルのデータはデータ“２”の書き込みの場合、ノードＮ２ａをハイレベルに設定する。この状態において、信号ＲＥＧをＶｓｇに設定し、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ２をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、メモリセルのデータはデータ“３”、“４”の書き込みの場合、ＴＤＣを強制的にローレベルに設定しておき、ベリファイ電位“ｂ’”のプログラムベリファイにおいて書き込みが完了しないようにする。

また、第２ページの書き込みにおいて、ベリファイ電位“ｃ’”を用いたプログラムベリファイは、上記動作を行なうと、メモリセルのデータはデータ“４”への書き込みセルが、ベリファイ電位“ｃ’”のプログラムベリファイにおいて、非書き込みとなってしまう。このため、例えば、メモリセルのデータはデータ“３”の書き込みの場合、予め図７に示すデータ記憶回路１０のＤＤＣのデータをローレベルに設定しておく。ビット線の放電中に、ＰＤＣのデータとＤＤＣのデータを交換しているため、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ１をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、メモリセルのデータはデータ“４”の書き込みの場合、ＴＤＣを強制的にローレベルに設定し、ベリファイ電位“ｄ’”でのプログラムベリファイにおいて書き込みが完了しないようにする。

ＰＤＣがローレベルの場合、再び書き込み動作を行ない全てのデータ記憶回路１０のＰＤＣのデータがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ１５〜Ｓ１３、Ｓ２８〜Ｓ２４）。

また、図３に示すように、ロウ方向に並んだ全メモリセルを一括してプログラムベリファイする場合、ロウ方向に並んだ全メモリセルを一括して読み出す場合と同様に、前メモリセルからデータを読み出し、プログラムベリファイする。

（消去動作）
消去動作は、図２、図３に破線で示すブロック単位で行う。消去後、セルの閾値電圧は、図８（ｃ）に示すように、メモリセルのデータ“０”と同様となる。

（第１の実施形態）
図１３は、第１の実施形態に係り、例えばＭＣＰ（マルチチップパッケージ）７０を概略的に示している。しかし、第１の実施形態は、ＭＣＰに限らず、メモリカードに適用することも可能である。

図１３において、ＭＣＰ７０は、第１、第２の半導体チップ（以下、単にチップと称す）７１ａ、７１ｂを含んでいる。第１、第２のチップ７１ａ、７１ｂは、上述した構成の半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを含んでいる。図１３は、説明を簡単化するため、ＮＡＮＤ型フラッシュメモリを２チップ実装した例を示しているが、２チップ以上であってもよい。

コントローラ７２は、第１、第２のチップ７１ａ、７１ｂに接続され、第１、第２のチップ７１ａ、７１ｂにチップイネーブル信号ＣＥ（Ａ）、ＣＥ（Ｂ）を供給するとともに、レディ／ビズィを示す信号Ｒ／Ｂ、前記アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、ライト・イネーブル信号ＷＥ、リード・イネーブル信号ＲＥ、及びアドレス信号ＡＤＤ、データＤＴ等を供給し、第１、第２のチップ７１ａ、７１ｂに対するデータの書き込み、及び読み出しを制御する。尚、第１、第２のチップ７１ａ、７１ｂに夫々チップイネーブル信号ＣＥ（Ａ）、ＣＥ（Ｂ）を与えずに、共通のチップイネーブル信号ＣＥを与え、アドレスにより第１、第２のチップ７１ａ、７１ｂのチップの選択及び非選択を行っても良い。

また、コントローラ７２は、第１、第２のチップ７１ａ、７１ｂから読み出されたデータを受け、外部に出力する。さらに、コントローラ７２は、ＥＣＣ（Error Checking and Correcting）回路７５を含み、データの書き込み時、書き込みデータにパリティデータを付加し、データの読み出し時、エラー検出及びエラー訂正を行う。

また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２には、電源発生回路７３から、電源電圧ＶＥＸＴと接地電圧ＶＳＳが供給される。すなわち、電源発生回路７３と第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２は、電源配線８１、８２により接続され、電源配線８１、８２により電源電圧ＶＥＸＴ、及び接地電圧ＶＳＳが、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２に供給される。

さらに、第１、第２のチップ７１ａ、７１ｂ間は、配線８３により接続され、後述するように、第１、第２のチップ７１ａ、７１ｂ間において、電荷の転送が可能とされている。例えば、配線８３は、例えば、金、または、銅などからなる金属ワイヤなどである。また、例えば、配線８３は第１、第２のチップ７１ａ、７１ｂの外部端子（ボンディングパッド）を介して金属ワイヤで接続されている。

尚、電源発生回路７３は、コントローラ７２内にあってもよい。また、コントローラ７２及び電源発生回路７３は、ＭＣＰ７０の外にあっても良い。

ところで、ＮＡＮＤ型フラッシュメモリのプログラム、プログラムベリファイ、リード、消去、消去ベリファイなどの動作は、上述したように、ビット線を充電したり、ワード線を高電圧に設定したり、ワード線を選択するトランジスタのゲートに高電圧を印加している。これらの電圧は、各動作が終了すると、電荷を低い電位、例えば接地に放電されており、再利用されていない。

そこで、第１の実施形態は、上述したように、第１のチップ７１ａと第２のチップ７１ｂの相互間を接続する配線８３を設け、第１、第２のチップ７１ａ、７１ｂの電荷を再利用可能としている。

図１４は、第１のチップ７１ａに設けられたワード線制御回路６の一例を示している。このワード線制御回路６は、例えば複数のロウデコーダ６ａ、複数のロウ選択回路６ｂ、複数のワード線駆動回路（ＷＬＤＳ，ＷＬ０〜ＷＬ３１、ＷＬＤＤ駆動回路）６ｃ、複数の選択ゲート駆動回路（ＳＧＳ駆動回路、ＳＧＤ駆動回路）６ｄ、トランジスタ９１ａ、９１ｂにより構成されている。各ロウデコーダ６ａ及びロウ選択回路６ｂは、メモリセルアレイのブロック毎に設けられている。

各ロウデコーダ６ａはロウアドレスに応じて、対応するロウ選択回路６ｂを選択する。すなわち、アドレスが一致したロウデコーダ６ａより出力信号としての信号ＴＧが対応するロウ選択回路６ｂに供給される。このため、ロウ選択回路６ｂのワード線及び選択ゲートに接続されたトランジスタがオンとされる。

複数のワード線駆動回路６ｃ、及び複数の選択ゲート駆動回路６ｄは、複数のロウ選択回路６ｂに共通に接続され、選択されたロウ選択回路６ｂにポンプ回路７ａにより発生された各種電圧を供給する。このため、選択されたロウ選択回路６ｂを介して対応するブロック内の複数のワード線、及び選択ゲートに所定の電圧が供給される。尚、ポンプ回路７ａは、制御信号及び制御電圧発生回路７に含まれている。

一方、複数のロウデコーダ６ａに接続された配線９１ｄには電圧ＶＲＤＥＣが供給され、この電圧ＶＲＤＥＣに基づき、信号ＴＧが生成される。ロウ選択回路６ｂを構成する各トランジスタは、ワード線のプログラム電圧Ｖｐｇｍを、トランジスタの閾値電圧分だけ低下することなく転送する必要がある。このため、信号ＴＧの電圧、すなわち、電圧ＶＲＤＥＣの最大電圧は、Ｖｐｇｍ＋Ｖｔｈ（ロウ選択回路６ｂを構成する各トランジスタの閾値電圧）（ＶＰＧＭＨ）に設定されている。

電圧ＶＲＤＥＣが供給される配線９１ｄには、トランジスタ９１ａの電流通路の一端（Ｓ／Ｄ）が接続されている。このトランジスタ９１ａの電流通路の他端（Ｄ／Ｓ）は、第１、第２のチップ７１ａ、７１ｂ間に接続された配線８３に接続されている。また、ポンプ回路７ａの出力端には、トランジスタ９１ｂの電流通路の一端（Ｓ／Ｄ）が接続されている。このトランジスタ９１ｂの電流通路の他端（Ｄ／Ｓ）も、第１、第２のチップ７１ａ、７１ｂ間に接続された配線８３に接続されている。これらトランジスタ９１ａ、９１ｂは、第１のチップ７１ａの制御信号及び制御電圧発生回路７により動作が制御される。

すなわち、これらトランジスタ９１ａ、９１ｂは、第１のチップ７１ａの例えばプログラム動作において、各回路の動作が終了し、各回路の電荷が放電されるとき、オンとされる。このため、トランジスタ９１ａ又は９１ｂを介して第１のチップ７１ａの電荷が第２のチップ７１ｂに転送される。

図１５は、プログラム動作時における各部の電圧波形を示している。プログラム動作において、ビット線は所定の電圧に設定される。すなわち、ビット線ＢＬは、書き込み時、電圧ＶＳＳに設定され、非書き込み時、非書込み電圧、例えば電圧ＶＤＤに設定される。また、電圧ＶＲＤＥＣは、先ず、電圧ＶＥＸＴからＶＰＡＳＳＨ（ＶＰＡＳＳ（メモリセルのデータにかかわらずメモリセルトランジスタをオン状態にする電圧）＋Ｖｔｈ（ロウ選択回路６ｂを構成する各トランジスタの閾値電圧））に上昇され、選択ブロックの信号ＴＧが電圧ＶＰＡＳＳＨに設定される。この後、ワード線駆動回路６ｃの出力電圧がＶＰＡＳＳに設定されることにより、選択ブロックの全ワード線がＶＰＡＳＳに設定される。また、選択ブロックの信号ＴＧが電圧ＶＰＡＳＳＨからＶＰＧＭＨに設定され、選択ブロック内の選択ワード線がプログラム電圧ＶＰＧＭに設定されることにより、メモリセルにデータが書き込まれる。このため、ビット線及びワード線をこれらの電圧に設定する場合、第１のチップ７１ａ内のポンプ回路７ａより供給された電荷をかなり消費している。

書き込みが終わると、選択ブロック内の選択されたワード線がプログラム電圧ＶＰＧＭから低いレベルに放電される。このとき、トランジスタ９１ｂがオンとされる。これにより、ワード線の電荷がトランジスタ９１ｂ、配線８３を介して第２のチップ７１ｂに転送される。

尚、トランジスタ９１ａ、９１ｂをオンさせるタイミングは同一である必要はなく、配線の放電タイミングに合わせればよい。

図１６は、第１のチップ７１ａと第２のチップ７１ｂの関係を示している。図１６において、図１４と同一部分には同一符号を付している。

図１６において、第１のチップ７１ａは、電流通路の一端（Ｓ／Ｄ）がビット線ＢＬに接続されたトランジスタ９１ｃをさらに有している。トランジスタ９１ａ、９１ｂ、９１ｃの電流通路の他端（Ｄ／Ｓ）は、配線８３の一端に共通接続されている。これらトランジスタトランジスタ９１ａ、９１ｂ、９１ｃは、例えば第１のチップ７１ａ内の制御信号及び制御電圧発生回路７により動作が制御される。

また、第２のチップ７１ｂにおいて、第１のチップ７１ａと同一部分には、トランジスタ９２ａ、９２ｂ、９２ｃが設けられている。これらトランジスタ９２ａ、９２ｂ、９２ｃの電流通路の一端（Ｓ／Ｄ）は、対応する配線にそれぞれ接続され、電流通路の他端（Ｄ／Ｓ）は配線８３の他端に共通接続されている。

さらに、トランジスタ９２ａに接続された配線９２ｄと接地間には、キャパシタ９２ｅを介してトランジスタ９２ｆが接続されている。このキャパシタ９２ｅ及びトランジスタ９２ｆは、配線９２ｄの充電回路を構成している。尚９２ｆのトランジスタは省略し、キャパシタ９２ｅの一端はＶＳＳに接続しても良い。

これらトランジスタトランジスタ９２ａ、９２ｂ、９２ｃ、９２ｆは、例えば第２のチップ７１ｂ内の制御信号及び制御電圧発生回路７により動作が制御される。上記構成において、例えば第１のチップ７１ａがプログラム動作中である場合、選択ワード線がＶＰＧＭに設定されている。この状態において、第２のチップ７１ｂがプログラム動作に入る前で、電圧ＶＲＤＥＣが電源電圧ＶＥＸＴとなっている場合、図１６に示すように、第１のチップ７１ａのトランジスタ９１ｂをオンとし、第２のチップ７１ｂのトランジスタ９２ａ、９２ｆをオンとする。すると、トランジスタ９１ｂ、配線８３、トランジスタ９２ａを介して第１、第２のチップ７１ａ、７１ｂが接続される。このため、第１のチップ７１ａのワード線ＷＬの電荷が、第２のチップ７１ｂの信号ＶＲＤＥＣが供給される配線９２ｄ、キャパシタ９２ｅに移動され、配線９２ｄ、及びキャパシタ９２ｅが充電される。これにより、第１のチップ７１ａの選択ワード線ＷＬが電圧ＶＰＧＭからＶＭ１（ＶＥＸＴ＜ＶＭ１＜ＶＰＧＭ）になり、第２のチップ７１ｂの信号ＶＲＤＥＣの電圧はＶＣＣからＶＭ１に上昇する。

従来、第２のチップ７１ｂは、電圧ＶＲＤＥＣの電圧を、ポンプ回路を用いて、ＶＥＸＴからＶＰＡＳＳＨやＶＰＧＭＨに昇圧する必要があった。しかし、第１の実施形態によれば、ＶＥＸＴより高いＶＭ１から昇圧すればよくなる。このため、第の２チップ７１ｂの消費電力を抑えることができる。

また、第２のチップ７１ｂがプログラム動作を実行し、この動作が終了する際、上記とは逆に、第２のチップ７１ｂの電荷を、配線８３を介して第１のチップ７１ａに転送することも可能である。この場合、第１のチップ７１ａのＶＲＤＥＣ９１ｄに、トランジスタ９１ａ及び９２ｂを介して、第２チップ７１ｂのＷＬの電荷を転送する。

図１７は、第１、第２のチップ７１ａ、７１ｂが交互に電荷の放電、及び電荷の取得を行う様子を示している。これらの動作は、図１３のコントローラ７２によって制御しても良い。その他、第１、第２チップ内に電圧検知回路を設け、これによって、消費電流がピークを検知して、制御することも可能である。図１７に示すように、例えばコントローラ７２により、先ず、より第１のチップ７１ａへ書き込みデータが転送され、この後、書き込み動作を示す命令が発行されると、第１のチップ７１ａがプログラム状態となる。これにより、第１のチップ７１ａの消費電流がピークとなる。第１のチップ７１ａの消費電流がピークとなったことにより、電源電圧ＶＥＸＴが低下する。この電源電圧ＶＥＸＴの低下が第２のチップ７１ｂの電圧検知回路７４ｂ（後に詳細に説明する）により検出される。

ここで、コントローラ７２より第２のチップ７１ｂへ書き込みデータが転送され、この後、書き込み動作を示す命令が発行される。第２のチップ７１ｂは、プログラム電圧ＶｐｇｍやＶｒｅａｄが発生するため、制御信号及び制御電圧発生回路７に含まれるポンプ回路を立ち上げる。この後、一般的な動作であれば、第１のチップ７１ａと同様に、プログラム状態となるが、第１の実施形態の場合、上記のように、電圧検知回路７４ｂにより、電源電圧ＶＥＸＴが低下していることが検知されているため、プログラム状態に移行せず、待ち状態とされる。

この後、第１のチップ７１ａのプログラム動作が終了に近づくと、第１のチップ７１ａのトランジスタ９１ａ、９１ｂ、９１ｃの何れかがオンとされ、第１のチップ７１ａから配線８３に電荷が放出される。

また、第１のチップ７１ａのプログラム動作が終了に近づくと、電流消費が少なくなる。このため、第２のチップ７１ｂの電圧検知回路７４ｂにより、電源電圧ＶＥＸＴが所定のレベルに復帰したことが検知されると、第２のチップ７１ｂのトランジスタ９２ａ、９２ｂ、９２ｃの何れかがオンとされ、第１のチップ７１ａから配線８３に放出された電荷が、第２のチップ７１ｂに取得される。この状態で、第２のチップ７１ｂのプログラムが開始される。

このように、第１、第２のチップ７１ａ、７１ｂに設けられた電圧検知回路７４ａ、７４ｂによって、電源電圧ＶＥＸＴをモニターし、第１、第２のチップ７１ａ、７１ｂの電流ピークが重ならないようにするとともに、第１、第２のチップ７１ａ、７１ｂの電荷が第２、第１のチップ７１ｂ、７１ａにおいて、再利用される。

上記第１の実施形態は、第１のチップ７１ａが選択ワード線ＷＬのＶＰＧＭを放電するとき、第２のチップ７１ｂに電荷を転送したが、これに限らず、例えば第１のチップ７１ａの選択ブロックの全ワード線ＷＬの電圧ＶＰＡＳＳを放電するとき、又は、読に出し動作において、電圧ＶＲＥＡＤを放電するとき、さらには、ビット線ＢＬを放電するときにも同様に電荷を転送することが可能である。

また、第２のチップ７１ｂは、電圧ＶＲＤＥＣを電源電圧ＶＥＸＴから昇圧するときに、第１のチップ７１ａから電荷を取得した。しかし、これに限らず、例えば第２のチップ７１ｂの選択ブロックの全ワード線ＷＬを電圧ＶＰＡＳＳに昇圧する場合、又は、読み出し時に電圧ＶＲＥＡＤを昇圧する場合、さらには、ビット線ＢＬを充電する場合に、第１のチップ７１ａから転送された電荷を使うことが可能である。

さらに、第２のチップ７１ｂに所定の電圧を設定して書き込み、読み出し、又は消去動作などを行った後、第２のチップ７１ｂの電圧を放電する時、第１のチップ７１ａの書き込み又は読出し又は消去動作などのために、電荷を移しても良い。この場合、第１のチップ７１ａにも、キャパシタ９２ｅ、トランジスタ９２ｆ、９２ｇを設けてもよい。

また、第１、第２のチップ７１ａ、７１ｂの消費電流の大きな動作は、電圧検知回路７４ａ、７４ｂにより検知したが、これに限定されるものではなく、電圧検知回路７４ａ、７４ｂを省略し、コントローラ７２により、第１、第２のチップ７１ａ、７１ｂの動作を制御してもよい。

上記第１の実施形態によれば、第１、第２のチップ７１ａ、７１ｂ間を配線８３で接続し、第１又は第２のチップ７１ａ、７１ｂの動作が終了する際、第１又は第２のチップ７１ａ、７１ｂの電荷を、配線８３を介して第２又は第１のチップ７１ｂ、７１ａに転送している。このため、電荷の転送を受けたチップのポンプ回路は、通常よりも高い電圧を昇圧すればよいため、消費電力を抑えることができるとともに、昇圧に要する時間を短縮することが可能である。

また、複数のチップ間で電荷を転送することにより、システムの消費電流を低減することができる。したがって、システムがバッテリーにより駆動される場合、バッテリーの消費電力を抑えることが可能である。

なお、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２は、それぞれ電圧検知回路を含んでいてもよい。この電圧検知回路は、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２に流れる電流を電圧に変換し、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２に流れる電流を電圧値として検出する。この検知結果から、第１のチップ７１ａの電圧検知回路は、第２のチップ７１ｂ、コントローラ７２の動作状態をモニターすることができ、第２のチップ７１ｂの電圧検知回路は、第１のチップ７１ａ、コントローラ７２の動作状態をモニターすることができる。さらに、コントローラ７２の電圧検知回路は、第１、第２のチップ７１ａ、７１ｂの動作状態をモニターすることができる。各電圧検知回路の出力信号は、それを含む第１、第２のチップ７１ａ、７１ｂの制御信号及び制御電圧発生回路７に供給され、コントローラ７２の電圧検知回路の出力信号は、コントローラ７２を構成する図示せぬ例えばＣＰＵに供給される。

図１８は、第１のチップ７１ａに設けられる電圧検知回路の一例を示している。電圧検知回路７４ａは、分圧抵抗Ｒ１、Ｒ２、及び演算増幅器ＯＰＡにより構成されている。分圧抵抗Ｒ１、Ｒ２は、例えば第１のチップ７１ａ内の電源端子７６ａ、７６ｂの相互間に直列接続される。電源端子７６ａは電源配線８１と例えば、金属ワイヤにより接続されており、電源端子７６ａには電源電圧ＶＥＸＴが供給される。電源端子７６ｂは接地配線８２と例えば、金属ワイヤにより接続されており、接地端子７６ｂには接地電圧ＶＳＳが供給されている。抵抗Ｒ１、Ｒ２の接続ノードは、演算増幅器ＯＰＡの一方入力端に接続されている。この演算増幅器ＯＰＡの他方入力端には、基準電圧Ｖｒｅｆが供給されている。

上記構成において、例えば第１のチップ７１ａに流れる電流は、分圧抵抗Ｒ１、Ｒ２により電圧に変換されて検出される。この検出された電圧は、演算増幅器ＯＰＡにおいて、基準電圧Ｖｒｅｆと比較される。この比較の結果、検出された電圧が基準電圧Ｖｒｅｆより大きい電圧（第１のチップ７１ａ及び他の回路の消費電流が小さい）場合、演算増幅器ＯＰＡの出力信号はハイレベルとなる。

一方、検出された電圧が基準電圧Ｖｒｅｆより小さい電圧（第１のチップ７１ａ及び他の回路の消費電流が大きい）場合、演算増幅器ＯＰＡの出力信号はローレベルとなる。

例えば第２のチップ７１ｂがプログラム動作状態である場合、第２のチップ７１ｂの消費電流がピークに達する。これに伴い、電源電圧ＶＥＸＴが低下し、第１のチップ７１ａ内の電圧検知回路７４ａの演算増幅器ＯＰＡの出力信号がローレベルとなった場合、第１のチップ７１ａは、第２のチップ７１ｂの消費電流がピーク状態であると知ることができる。このため、第１のチップ７１ａの制御信号及び制御電圧発生回路７は、消費電流が大きい、例えばプログラム動作の開始を遅延する。これにより、電源電圧ＶＥＸＴのさらなる低下を防止できる。

このようにして、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２にそれぞれ設けられた電圧検知回路により電源電圧ＶＥＸＴの降下が検出された場合、プログラム動作や、ＥＣＣ処理を行わず、待ち状態とし、電源電圧ＶＥＸＴが所定のレベルに復帰した後、プログラム動作やＥＣＣ処理を実行するように制御してもよい。

（第２の実施形態）
図１９は、第２の実施形態を示すものであり、図１７と同一部分には同一符号を付している。

第２の実施形態は、第１の実施形態より、第１のチップ７１ａから第２のチップ７１ｂに、さらに多くの電荷を転送可能としている。このため、図１９において、トランジスタ９２ａとキャパシタ９２ｅに対して並列にトランジスタ９２ｇが接続されている。

上記構成において、第１のチップ７１ａのワード線ＷＬから第２のチップ７１ｂの配線９２ｄに電荷を転送する場合、先ず、第１のチップ７１ａのトランジスタ９１ｂがオンとされ、第２のチップ７１ｂのトランジスタ９２ａ、９２ｆがオンとされる。この状態において、配線９２ｄの電圧は、前述したようにＶＭ１となる。

この後、トランジスタ９２ａ、９２ｆがオフとされ、トランジスタ９２ｇがオンとされる。すると、第１のチップ７１ａのワード線ＷＬは、電圧ＶＭ１からＶＭ１より低いＶＭ２（ＶＭ２＜ＶＭ１）となり、第２のチップ７１ｂのノードＮＤもＶＭ２となる。このため、キャパシタ９２ｅを介して配線９２ｄの電位が昇圧され、配線９２ｄの電圧ＶＲＤＥＣは、ＶＭ１＋ＶＭ２の電圧となる。

この電圧は、第１の実施形態における配線９２ｄの電圧ＶＭ１より高い。このため、第２のチップ７１ｂのポンプ回路は、を電圧ＶＭ１＋ＶＭ２から昇圧すればよい。このトランジスタ９２ｇとキャパシタ９２ｅを用いたポンプ動作を繰り返すことにより、更に高い電圧を第１のチップ７１ａから第２のチップ７１ｂに転送することが可能である。

上記第２の実施形態によれば、トランジスタ９２ａとキャパシタ９２ｅに対して並列にトランジスタ９２ｇを接続し、トランジスタ９２ｇをオンとすることにより、キャパシタ９２ｅを介して配線９２ｄの電圧ＶＲＤＥＣを昇圧することができる。このため、第２のチップ７１ｂのポンプ回路の消費電流を抑制することができ、第２のチップ７１ｂの消費電力をさらに抑えることができる。

（第３の実施形態）
図２０は、第３の実施形態を示している。第１、第２の実施形態において、第１、第２のチップ７１ａ、７１ｂ間には、専用の配線８３が設けられ、この配線８３を介して、第１、第２のチップ７１ａ、７１ｂ間において、電荷を転送した。

これに対して、第３の実施形態は、専用の配線を設けず、電源配線８１を介して、第１、第２のチップ７１ａ、７１ｂ間において、電荷を転送する。

すなわち、図２０に示すように、第１のチップ７１ａにおいて、例えばワード線ＷＬは、高耐圧トランジスタ１０１ａ、１０２ａを介して電源配線８１に接続されている。これらトランジスタ１０１ａ、１０２ａは、第１のチップ７１ａの制御信号及び制御電圧発生回路７により制御される。

また、第２のチップ７１ｂにおいて、例えばワード線ＷＬは、高耐圧トランジスタ１０１ｂ、１０２ｂを介して電源配線８１に接続されている。これらトランジスタ１０１ｂ、１０２ｂは、第２のチップ７１ｂの制御信号及び制御電圧発生回路７により制御される。

例えば第１のチップ７１ａのプログラム動作が終了するとき、トランジスタ１０１ａ、１０２ａがオンとされ、ワード線ＷＬの電荷が電源配線８１に放電される。このとき、トランジスタ１０２ａ、（１０１ａ）のゲート電極にＶＰＧＭより低い中間電圧を印加し、電源電圧ＶＥＸＴのオーバーシュートを防止する。

この後、第２のチップ７１ｂが例えばプログラム動作する際、電源配線８１の電源電圧ＶＥＸＴの低下が防止されているため、高速に所定の電圧を昇圧することが可能である。また、プログラム動作が終了する際、第２のチップ７１ｂのトランジスタ１０１ｂ、１０２ｂのゲート電極に中間電位が供給され、ワード線ＷＬの電荷がトランジスタ１０１ｂ、１０２ｂを介して、電源配線８１に放電される。

第３の実施形態によれば、第１、第２のチップ７１ａ、７１ｂの電荷を、トランジスタ１０１ａ、１０２ａ、１０１ｂ、１０２ｂを介して、電源配線８１に転送している。このため、電源配線８１の電源電圧ＶＥＸＴの低下を抑制することができる。したがって、消費電力を低減することができるとともに、昇圧動作を高速化することが可能である。

尚、第１のチップ７１ａは、２つのトランジスタ１０１ａ、１０２ａを介してワード線ＷＬの電荷を電源配線８１に転送した。しかし、これに限定されるものではなく、例えば１つのトランジスタ１０３により、ワード線ＷＬと電源配線８１とを接続してもよい。第２のチップ７１ｂについても第１のチップ７１ａと同様に変形可能である。

（第４の実施形態）
図２１、図２２は、第４の実施形態を示している。第１乃至第３の実施形態は、複数のチップ間において、電荷を転送することにより、電荷の再利用を図った。

これに対して、第４の実施形態は、例えば１つのチップ内に設けられた複数のメモリセルアレイ間において、電荷を転送することにより、電荷の再利用を図っており、第１〜３の全ての実施形態と組み合わせることが可能である。

図２１において、チップ１１１は、第１、第２のメモリセルアレイ１１１ａ、１１１ｂを有している。第１、第２のメモリセルアレイ１１１ａ、１１１ｂは、図２、図３と同様の構成である。さらに、第１、第２のメモリセルアレイ１１１ａ、１１１ｂは、図１７、図１９と同様に、配線８３により接続され、第１のメモリセルアレイ１１１ａは、トランジスタ９１ａ、９１ｂ、９１ｃを有し、第２のメモリセルアレイ１１１ｂは、トランジスタ９２ａ、９２ｂ、９２ｃ、９２ｆ、９２ｇ、キャパシタ９２ｅを有している。例えば、配線８３はチップ１１１の配線層である。

これらトランジスタトランジスタ９１ａ、９１ｂ、９１ｃ、９２ａ、９２ｂ、９２ｃ、９２ｆ、９２ｇは、制御信号及び制御電圧発生回路７により制御される。

上記構成において、例えば第１のメモリセルアレイ１１１ａのプログラム動作が終了すると、トランジスタ９１ｂ、９２ａ、９２ｆがオンとされ、第１のメモリセルアレイ１１１ａの電荷が、トランジスタ９１ｂ、配線８３、トランジスタ９２ａ、９２ｆ、キャパシタ９２ｅを介して、第２のメモリセルアレイ１１１ｂに転送される。このため、第２のメモリセルアレイ１１１ｂにおいて、電圧ＶＲＤＥＣは、電源電圧ＶＥＸＴより高いＶＭ１から昇圧されるため、消費電流を削減できるとともに、昇圧動作を高速化することが可能である。

また、第２のメモリセルアレイ１１１ｂの例えばプログラム動作が終了した後、上記とは逆の動作により、第２のメモリセルアレイ１１１ｂの電荷が第１のメモリセルアレイ１１１ａに転送される、
上記第４の実施形態によれば、１つのチップ内に複数のメモリセルアレイを有する場合において、これらメモリセルアレイ間において、電荷を転送することができる。このため、複数のメモリセルアレイにより、電荷の再利用を行うことが可能であり、消費電流を削減することが可能である。

（変形例）
図２２は、第４の実施形態の変形例を示すものであり、図２１と同一部分には同一符号を付す。第４の実施形態は、複数のメモリセルアレイ間で、電荷を転送した。これに対して、この変形例は、１つのメモリセルアレイ１１１ａに、配線８３を介して電荷蓄積部１２０が接続されている。この電荷蓄積部１２０は、例えばトランジスタ９２ａ、キャパシタ９２ｅにより構成されている。さらに、図１９、図２１と同様に、トランジスタ９２ｆ、９２ｇを設けてもよい。

上記構成において、メモリセルアレイ１１１ａにおいて、例えばプログラム動作が終了するとき、トランジスタ９１ｂ、９２ａがオンとされる。すると、メモリセルアレイ１１１ａの選択ワード線ＷＬの電荷がトランジスタ９１ｂ、配線８３、トランジスタ９２ａを介してキャパシタ９２ｅに転送される。このため、キャパシタ９２ｅの電圧がＶＭ１に上昇する。また、トランジスタ９２ｆ、９２ｇを上述したようにオンさせた場合、キャパシタ９２ｅの電圧をＶＭ１より高いＶＭ２に昇圧することができる。

このように、電荷蓄積部１２０に蓄積された電荷は、例えばメモリセルアレイ１１１ａにおいて、データの読み出し動作が実行される場合、トランジスタ９１ｃ、トランジスタ９２ａがオンとされることにより、キャパシタ９２ｅからトランジスタ９２ａ、配線８３トランジスタ９１ｃを介してビット線ＢＬに供給される。このため、ポンプ回路は、ビット線ＢＬの電位をＶＭ１又はＶＭ２から昇圧すればよくなる。

このように、上記変形例によれば、チップ１１１内に、メモリセルアレイ１１１ａに接続された電荷蓄積部１２０を設け、メモリセルアレイ１１１ａのある動作に伴って発生された放電電荷を電荷蓄積部１２０に蓄積し、この電荷蓄積部１２０に蓄積された電荷をメモリセルアレイ１１１ａの別の動作に再利用可能としている。このため、チップ１１１の消費電力を削減することが可能であるとともに、昇圧時間を短縮することが可能である。

尚、上記第１、第２、第３の実施形態は、第１、第２のチップ７１ａ、７１ｂ内に電圧検知回路７４ａ、７４ｂを有し、これら電圧検知回路７４ａ、７４ｂにより互いの動作をモニターし、電荷の転送動作を制御した。しかし、これに限定されるものではなく、電圧検知回路７４ａ、７４ｂを用いず、第１、第２のチップ７１ａ、７１ｂ間に通信回路を設け、互いの動作をモニターすることにより、電荷の転送動作を制御する構成としてもよい。

（変形例）
第１乃至第４の実施形態において、複数のチップ又はチップ内の複数のメモリセルアレイ間で電荷を転送し、電荷を再利用することにより消費電流を削減した。しかし、近時、消費電流が増大する傾向があり、これとともに、発熱も問題になっている。

本変形例において、少なくとも１つのチップにより発生された熱は、熱電変換素子を用いて、電気エネルギーに変換され、この変換された電気エネルギーは、少なくとも１つのチップにより再利用される。これにより、発熱の問題を抑えることも可能である。

図２３は、ＮＡＮＤ型フラッシュメモリと熱電変換素子を用いた半導体記憶システムを示している。図２３において、第１乃至第４の実施形態と同一部分には、同一符号を付している。

ＮＡＮＤ型フラッシュメモリチップ１２１は、例えば第１乃至第４のチップと同様である。このチップ１２１には、例えばゼーベック効果を用いた熱電変換素子１２２が結合されている。この熱電変換素子１２２は、電源配線８１、８２に接続されている。チップ１２１から発生された熱は、熱電変換素子１２２により電気エネルギーに変換され、電源配線８１、８２に供給される。

図２４は、熱電変換素子１２２の一例を示している。上述したように、熱電変換素子１２２は、例えばゼーベック効果を用いた熱電変換素子である。熱電変換素子１２２は、例えばＰ型半導体素子（P-type）１２２ａと、Ｎ型半導体素子（N-type）１２２ｂ、これらの一端に接続された高温部(HTP)１２２ｃとしての第１の導電体、及びこれらの他端部にそれぞれ接続された低温部(LTP)１２２ｄ、１２２ｅとしての第２の導電体により構成されている。熱電変換素子１２２は、Ｐ型半導体素子１２２ａとＮ型半導体素子１２２ｂの高温部１２２ｃと低温部１２２ｄの温度差に応じて電圧を発生する。この発生された電圧は、低温部１２２ｄに接続された電源配線８１、８２に供給される。

図２５に示すように、熱電変換素子１２２の高温部１２２ｃ（図示せず）が、例えば積層された複数のＮＡＮＤ型フラッシュメモリチップ１２１の最上部のチップに接触される。熱電変換素子１２２の低温部１２２ｄ、１２２ｅ（図示せず）は、高温部１２２ｃの反対側でチップから離れている。このため、高温部１２２ｃと低温部１２２ｄ、１２２ｅの温度差により、電圧が発生する。この発生した電圧は、チップ（ＮＡＮＤ型フラッシュメモリ）に供給される。尚、積層されたＮＡＮＤ型フラッシュメモリチップ１２１は、１チップとすることも可能である。

図２６は、図２３の変形例を示すものであり、熱電変換素子１２２と電源配線８１、８２との間に電源調整回路１３１を挿入接続した例を示している。電源調整回路１３１は、熱電変換素子１２２により発生された電圧を調整した後、チップ１２１の電源として電源配線８１、８２に供給する。

また、チップ１２１から発生される熱は一定ではないため、熱電変換素子１２２により発生される電圧も一定ではない場合がある。このため、発生された電圧を一定レベルに調整するため、電源調整回路１３１に代えて、電荷を保持するキャパシタを用いてもよい。

（第５の実施形態）
上記第１乃至第４の実施形態において、各チップ内の放電電荷は、別のチップに転送され、別のチップにおいて、再利用されている。しかし、各チップにおいて、書き込み動作が実行されない場合、転送された電荷は、チップ内において熱エネルギーとして消費されている。このため、チップの温度が上昇していた。

そこで、第５の実施形態は、いずれのチップにおいても放電電荷が使用されない場合、チップの外部において熱エネルギーとして消費させ、チップ温度の上昇を防止させる。

図２７は、第５の実施形態を示すものであり、第１乃至第４の実施形態と同一部分には同一符号を付している。尚、Ｒ／Ｂ信号は省略している。

図２７において、ＭＣＰ７０は、システム基板１４１に配置されている。このシステム基板１４１は、例えば携帯電話やパーソナルコンピュータなどのアプリケーションに実装される。このシステム基板１４１には、アプリケーションの動作を制御するシステムＬＳＩ１４２が実装されている。このシステムＬＳＩ１４２は、ＭＣＰ７０に設けられたコントローラ７２に接続されている。

システムＬＳＩ１４２によりＭＣＰ７０内の第１、第２のチップ７１ａ、７１ｂをアクセスし、データを第１、第２のチップ７１ａ、７１ｂに書き込んだり、第１、第２のチップ７１ａ、７１ｂからデータを読み出したりする場合、システムＬＳＩ１４２からデータの書き込み要求又は読み出し要求が発行され、コントローラ７２に供給される。

ＭＣＰ７０において、第１、第２のチップ７１ａ、７１ｂは、昇圧回路としての第１、第２のポンプ回路７ａ−１、７ａ−２を含んでいる。これら第１、第２のチップ７１ａ、７１ｂの動作は、前述したようにコントローラ７２により制御される。

また、第１、第２のチップ７１ａ、７１ｂとの間に配置された配線８３には、スイッチＳＷ１を介して抵抗Ｒ１が接続されている。このスイッチＳＷ１は、例えばＭＯＳトランジスタにより構成され、例えばＭＣＰ７０内の図示せぬ周辺回路と共に形成されている。一方、抵抗Ｒ１は、ＭＣＰ７０の外部に位置され、システム基板１４１上に形成されている。

スイッチＳＷ１は、コントローラ７２から出力されるスイッチ制御信号ＳＣ１により制御される。コントローラ７２は、第１、第２のチップ７１ａ、７１ｂに対するデータの書き込み、及び読み出しを制御するため、第１、第２のチップ７１ａ、７１ｂの電力消費状態を知ることができる。具体的には、前述したように、コントローラ７２は、電源配線８１の電圧が伝電圧ＶＥＸＴから低下したことで、第１、第２のチップ７１ａ、７１ｂの一方が消費電力の大きな書き込み動作となったことが分かり、電源配線８１の電圧が電源電圧ＶＥＸＴに復帰した場合、書き込み動作が終了したことが分かる。このため、コントローラ７２は、第１、第２のチップ７１ａ、７１ｂの両方が大きな電力を消費していない場合、余剰電荷をＭＣＰ７０の外部に設けられた抵抗Ｒ１を介して放電させ、第１、第２のチップの発熱を防止する。

図２８は、第５の実施形態に係るコントローラ７２の動作の一例を示している。

コントローラ７２は、電源配線８１の電圧が電源電圧ＶＥＸＴから低下したかどうかを判別する（Ｓ３１）。この結果、電源電圧ＶＥＸＴが低下しているものと判別された場合、書き込み等の消費電力が大きな動作が実行されているため、次に、電源配線８１の電圧が電源電圧ＶＥＸＴに復帰したかどうかが判別される（Ｓ３２）。この結果、書き込み等が終了し、電圧が電源電圧ＶＥＸＴに復帰したものと判別された場合、一定時間、例えば２０〜３０μｓが経過したかどうかが判別される（Ｓ３３）。この結果、一定時間が経過していない場合、再度書き込み等が開始され、電源電圧ＶＥＸＴが再度低下したかどうかが判別される（Ｓ３４）。この結果、電源電圧ＶＥＸＴが低下した場合、制御がステップＳ３２に移行される。

一方、ステップＳ３３において、一定時間が経過した場合、すなわち、電源配線８１の電圧が電源電圧ＶＥＸＴに復帰した後、一定時間が経過した状態においても、電源電圧ＶＥＸＴが低下しない場合、第１、第２のチップ７１ａ、７１ｂの他方が消費電力の大きな書き込み動作を行っていないと判断される。このため、コントローラ７２からスイッチ制御信号ＳＣ１が出力され、スイッチＳＷ１がオンとされる。スイッチＳＷ１がオンとされることにより、第１、第２のチップ７１ａ、７１ｂの余剰電荷が、スイッチＳＷ１を介して、システム基板１４１上の抵抗Ｒ１に放電され、抵抗Ｒ１により熱エネルギーに変換される。

第５の実施形態によれば、配線８３にスイッチＳＷ１を介してシステム基板１４１上に設けられた抵抗Ｒ１を接続可能とし、第１、第２のチップ７１ａ、７１ｂに余剰電荷が生じた場合、コントローラ７２によりスイッチＳＷ１をオンとして、余剰電荷を抵抗Ｒ１に放電している。このため、従来のように、第１、第２のチップ７１ａ、７１ｂの内部で、余剰電荷を放電する場合に比べて、第１、第２のチップ７１ａ、７１ｂの発熱を防止することが可能であり、第１、第２のチップ７１ａ、７１ｂの信頼性を向上させることができる。

（第６の実施形態）
図２９は、第６の実施形態を示している。第６の実施形態において、第５の実施形態と同一部分には同一符号を付している。

第５の実施形態において、スイッチＳＷ１は第１、第２のチップ７１ａ、７１ｂを接続する配線８３に接続されている。これに対して、第６の実施形態は、第１、第２のチップ７１ａ、７１ｂにそれぞれスイッチを配置している。

すなわち、第１のチップ７１ａは、スイッチＳＷ２を含み、このスイッチＳＷ２の一端は、例えば第１のポンプ回路７ａ−１の放電経路に接続されている。このスイッチＳＷ２の他端は、システム基板１４１上に配置された抵抗Ｒ１に接続されている。また、第２のチップ７１ｂは、スイッチＳＷ３を含み、このスイッチＳＷ３の一端は、例えば第２のポンプ回路７ａ−２の放電経路に接続されている。このスイッチＳＷ３の他端は、システム基板１４１上に配置された抵抗Ｒ１に接続されている。

スイッチＳＷ２は、コントローラ７２から出力されるスイッチ制御信号ＳＣ２により制御され、スイッチＳＷ３は、コントローラ７２から出力されるスイッチ制御信号ＳＣ３により制御される。スイッチＳＷ２、ＳＷ３の制御は、第５の実施形態と同様に、スイッチＳＷ２、ＳＷ３を同時にオン、オフするか、別々にオン、オフすることが可能である。

例えばスイッチＳＷ２、ＳＷ３を別々に制御する場合、第１のポンプ回路７ａ−１の動作が終了した後、一定時間経過後にスイッチ制御信号ＳＣ２により、スイッチＳＷ２がオンとされる。これにより、第１のポンプ回路７ａ−１の余剰電荷がスイッチＳＷ２を介して抵抗Ｒ１に放電される。また、第２のポンプ回路７ａ−２の動作が終了した後、一定時間経過後にスイッチ制御信号ＳＣ３により、スイッチＳＷ３がオンとされる。これにより、第２のポンプ回路７ａ−２の余剰電荷がスイッチＳＷ３を介して抵抗Ｒ１に放電される。

上記第６の実施形態によっても第５の実施形態と同様の効果を得ることが可能である。さらに、第６の実施形態によれば、スイッチＳＷ２、ＳＷ３を別々に制御することにより、第１、第２のポンプ回路７ａ−１、７ａ−２の動作に応じて正確に余剰電荷を放電させることができ、第１、第２のチップ７ａ−１、７ａ−２の発熱を高精度に制御することが可能である。

（第７の実施形態）
図３０は、第７の実施形態を示している。第７の実施形態において、第５、第６の実施形態と同一部分には同一符号を付している。

第６の実施形態は、第１、第２のチップ７１ａ、７１ｂ内に、スイッチＳＷ２、ＳＷ３をそれぞれ設け、これらスイッチＳＷ２、ＳＷ３をコントローラ７２により制御した。これに対して、第７の実施形態は、制御電圧及び制御信号発生回路７により、電流ピークの発生期間に対応して発生される信号ＲＣＬＫ（例えば図９、１０に示す）を用いてスイッチＳＷ２、ＳＷ３を制御する。信号ＲＣＬＫは、プログラム動作やベリファイリード動作において、ピーク電流が発生している期間に対応して発生されている。すなわち、信号ＲＣＬＫは、第１、第２のチップ７１ａ、７１ｂが電力消費の大きな状態であることを示すステート信号として機能している。第１、第２のチップ７１ａ、７１ｂは、信号ＲＣＬＫを出力する出力端と、信号ＲＣＬＫを受ける入力端とを有し、互いに信号ＲＣＬＫを授受し、スイッチＳＷ２、ＳＷ３を制御する。

具体的には、第１のチップ７１ａは、第２のチップ７１ｂから出力される信号ＲＣＬＫを受け、この信号ＲＣＬＫによりスイッチＳＷ２が制御される。第２のチップ７１ｂは、第１のチップ７１ａから出力される信号ＲＣＬＫを受け、この信号ＲＣＬＫによりスイッチＳＷ３が制御される。

すなわち、第１のチップ７１ａが例えば書き込み状態である場合、第２のチップ７１ｂは、書き込み等の電力消費の大きな動作は実行していない。このため、第２のチップ７１ｂのスイッチＳＷ３が第１のチップ７１ａから供給される信号ＲＣＬＫによりオンとされ、第２のポンプ回路７ａ−２の余剰電荷がスイッチＳＷ３を介して抵抗Ｒ１に放電される。

また、第２のチップ７１ｂが例えば書き込み状態である場合、第１のチップ７１ａは、書き込み等の電力消費の大きな動作は実行していない。このため、第１のチップ７１ａのスイッチＳＷ２が第２のチップ７１ｂから供給される信号ＲＣＬＫによりオンとされ、第１のポンプ回路７ａ−１の余剰電荷がスイッチＳＷ２を介して抵抗Ｒ１に放電される。

尚、第１、第２のチップ７１ａ、７１ｂが書き込み動作終了後、余剰電荷を第２、第１のチップ７１ｂ、７１ａに転送する動作は、上記各実施形態と同様である。

上記第１、第２のチップ７１ａ、７１ｂにおける信号ＲＣＬＫの授受は、例えばＴＳＶ（Through Silicon Via）（以下、貫通ビアと称す）を用いることにより、授受することができる。

図３１は、第１、第２のチップ７１ａ、７１ｂを含む積層された複数のチップに貫通ビアを適用した構成を示している。

第１、第２のチップ７１ａ、７１ｂは、例えばインターフェースを構成するチップ１５１を介在してシステム基板１４１に設けられている。チップ１５１、第１、第２のチップ７１ａ、７１ｂを含む複数のチップは、複数の貫通ビア１６１を介して互いに接続されている。尚、図３１において、システムＬＳＩは省略している。

図３２は、例えば第１のチップ７１ａを示すものであり、１つのチップに複数のメモリセルアレイ１が配置されている例を示している。第１のチップ７１ａの中央部には、複数の貫通ビア１６１が設けられている。貫通ビア１６１の数は任意であり、必要に応じて配置される。これら貫通ビア１６１のうちの任意の２つが信号ＲＣＬＫを出力する出力端と、信号ＲＣＬＫを受ける入力端として使用される。

第２のチップ７１ｂにも同様に複数の貫通ビア１６１が形成されており、第１のチップ７１ａの出力端に対応する貫通ビア１６１が入力端として使用され、第１のチップ７１ａの入力端に対応する貫通ビア１６１が出力端として使用される。このため、第１、第２のチップ７１ａ、７１ｂを積層することにより、第１のチップ７１ａの出力端、入力端に対応する貫通ビア１６１が、第２のチップ７１ｂの入力端、出力端に対応する貫通ビア１６１にそれぞれ接触され、これらが接続される。

図３３は、貫通ビア１６１の構成例を示している。貫通ビア１６１の構成は周知であるため、説明は省略する。

第７の実施形態によれば、第１のチップ７１ａから出力される信号ＲＣＬＫを第２のチップ７１ｂで受け、第２のチップ７１ｂから出力される信号ＲＣＬＫを第１のチップ７１ａで受け、これら信号ＲＣＬＫにより、第１、第２のチップ７１ａ、７１ｂに設けられたスイッチＳＷ２、ＳＷ３を制御している。このため、コントローラ７２を介在せず、信号ＲＣＬＫを用いて、直接スイッチＳＷ２、ＳＷ３を制御することができるため、高速動作が可能であり、第１、第２のチップ７１ａ、７１ｂの発熱を防止することが可能である。

尚、貫通ビア１６１は、信号ＲＣＬＫを伝播するために用いたが、これに限らず、例えば、配線８３に代えて、貫通ビアを用いることも可能である。さらに、スイッチＳＷ１〜ＳＷ３と抵抗Ｒ１とを接続するために、貫通ビア１６１を用いることも可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。また、本実施例では多値メモリを例に挙げて説明したが、いわゆる２値メモリにも適用できる。

７０…マルチチップパッケージ（ＭＣＰ）、７１ａ、７１ｂ…第１、第２のチップ、７２…コントローラ、７３…電源発生回路、７４ａ、７４ｂ、７４ｃ…電圧検知回路、７７…遅延回路、８１…電源配線、８２…接地配線、８３…配線、９１ａ、９１ｂ、９１ｃ、９２ａ、９２ｂ、９２ｃ、９２ｆ、９２ｇ…トランジスタ、９２ｅ…キャパシタ、１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０３…トランジスタ、ＳＷ１、ＳＷ２、ＳＷ３…スイッチ、Ｒ１…抵抗、１６１…貫通ビア。

Claims (9)

1. 第１の半導体記憶装置と、
   第２の半導体記憶装置と、
   前記第１の半導体記憶装置と第２の半導体記憶装置間に接続された配線とを有し、
   前記第１、第２の半導体記憶装置の一方が電荷を放電するとき、前記第１、第２の半導体記憶装置の他方は、前記配線を介して前記放電された電荷を受けることを特徴とする半導体記憶システム。
2. 前記第１の半導体記憶装置は、電流通路の一端が電荷を放電又は充電する第１回路に接続され、電流通路の他端が前記配線の一端に接続された少なくとも１つの第１のトランジスタを有し、
   前記第２の半導体記憶装置は、電流通路一端が前記配線の他端に接続され、電流通路の他端が電荷を充電又は放電する第２回路に接続された少なくとも１つの第２のトランジスタを有し、
   前記第１、第２のトランジスタは、前記第１、第２の半導体記憶装置の一方が電荷を放電し、前記第１、第２の半導体記憶装置の他方が放電された電荷を受けるとき、オン状態とされることを特徴とする請求項１記載の半導体記憶システム。
3. 前記第１、第２の半導体記憶装置は、第１、第２の半導体チップによりそれぞれ構成されることを特徴とする請求項２記載の半導体記憶システム。
4. 前記第１、第２の半導体記憶装置は、それぞれメモリセルアレイにより構成されることを特徴とする請求項２記載の半導体記憶システム。
5. 前記配線は、電源配線であることを特徴とする請求項３記載の半導体記憶システム。
6. 前記第１、第２の半導体記憶装置の動作を制御部する第１のコントローラと、
   前記配線に接続され、前記第１のコントローラにより、前記第１、第２の半導体記憶装置が電力消費の少ない状態であると判断されたとき、前記第１のコントローラによりオンとされるスイッチと、
   前記スイッチに接続され、前記第１、第２の半導体記憶装置の外部に設けられた抵抗と
   を具備することを特徴とする請求項５記載の半導体記憶システム。
7. 前記半導体記憶システムと、前記半導体記憶システムを制御する第２のコントローラを含む第３のチップと、
   前記第１、第２、第３のチップと、前記抵抗が配置され印刷基板とを具備することを特徴とする請求項６記載の半導体システム。
8. 前記第１、第２、第３のチップは前記印刷基板に積層して配置され、前記第１、第２、第３のチップのそれぞれは複数の貫通ビアを有し、前記配線は、前記複数の貫通ビアのうち、第１の貫通ビアを介して接続されることを特徴とする請求項７記載の半導体システム。
9. 前記第１、第２、第３のチップは、前記複数の貫通ビアのうち、第２の貫通ビアを介して各チップの動作状態を示す状態信号を出力し、前記第１のコントローラは、前記状態信号に基づき前記スイッチを制御することを特徴とする請求項８記載の半導体システム。

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