CN100555461C - 高速可写半导体存储器装置 - Google Patents

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Abstract

存储单元阵列(1)具有连接到字线(WL)和位线(BL)并被设置为矩阵的多个串联的存储单元。选择晶体管(HVNTr)从所述字线中选择。控制电路根据输入数据控制所述字线和位线的电位，并且控制对所述存储单元执行的数据写操作、数据读出操作和数据擦除操作。所述选择晶体管形成在衬底上。对于读出操作，将第一负电压提供给所述衬底，将第一电压(第一电压≥第一负电压)提供给选择的字线，并且将第二电压提供给未选择的字线。

Description

高速可写半导体存储器装置
技术领域
本发明涉及一种使用例如电可擦除可编程只读存储器(简写为EEPROM)的与非(简写为NAND)型闪速存储器，具体地说，涉及一种能够将多值数据存储在单个单元中的半导体存储器装置。
背景技术
NAND型闪速存储器具有多个在列方向上设置并且串联在一起的存储单元，以便构成NAND单元，NAND单元中的每一个通过选择栅连接到对应的位线。每一条位线连接到锁存写入数据和读出数据的锁存电路。所有或者半数在行方向上设置的多个单元被同时选择。对同时选择的所有或者半数单元同时执行写入操作或者读出操作。在行方向上设置的多个NAND单元构成块。对每个块执行擦除操作。该擦除操作将存储单元的阈值电压设定为负。写入操作将电子注入到存储单元中从而将阈值电压设定为正(例如，参见日本专利申请KOKAI公开号2004-192789)。
在NAND单元中，多个存储单元被串联在一起。因此，在读出操作期间，未选择的单元需要被导通，以使得高于阈值电压的电压(Vread)被施加到未选择单元的栅电极。因此，在写入操作期间，为单元设定的阈值电压必须不超过Vread。因此，在写入序列中，对每一位重复执行编程(program)操作和编程校验读出操作以控制阈值分布，以便阈值电压不超过Vread。
随着近来存储器容量的增加，已开发了在单个单元中存储至少2位的多值存储器。例如，在单个单元中存储2位需要设定四个阈值分布，以使阈值电压不超过Vread。因此需要控制阈值分布，以使它们窄于在单个单元中存储1位和两个阈值分布的情况。此外，在单个单元中存储3或者4位需要设定8或者16个阈值分布。这又需要大幅度减小单个阈值电压的分布宽度。这样小的阈值电压分布宽度需要编程操作和校验操作的精确重复，这不利地也降低了写入速度。因此，期望有一种能够提高写入速度的半导体存储器装置。
发明内容
根据本发明的第一方面，提供一种半导体存储器装置，其包括：存储单元阵列，具有字线和位线，并且其中多个串联的存储单元被设置为矩阵，为所述存储单元中的每一个设定多个阈值电压中的一个；选择晶体管，从所述字线中选择；以及控制电路，包括字线控制电路、位线控制电路和负电压产生电路，根据输入数据控制所述字线和位线以及衬底的电位，所述控制电路控制对所述存储单元执行的数据写入操作、数据读出操作和数据擦除操作，其中所述选择晶体管形成在所述衬底上，并且对于读出操作，将第一负电压提供给所述衬底，将不小于所述第一负电压的第一电压提供给选择的字线，并且将第二电压提供给未选择的字线。
根据本发明的第二方面，提供一种半导体存储器装置，其包括：存储单元阵列，具有字线和位线，并且其中多个串联的存储单元被设置为矩阵，为所述存储单元中的每一个设定多个阈值电压中的一个；选择晶体管，从所述字线中选择；以及控制电路，包括字线控制电路、位线控制电路和负电压产生电路，根据输入数据控制所述字线和位线以及衬底的电位，以控制对所述存储单元执行的数据写入操作、数据读出操作和数据擦除操作，其中所述选择晶体管形成在所述衬底上，并且对于写入操作，将第二负电压提供给所述衬底，并且将不小于所述第二负电压的第三电压提供给一些未选择的字线。
根据本发明的第三方面，提供一种半导体存储器装置，其包括：存储单元阵列，其中多个串联的存储单元被设置为矩阵，所述存储单元连接到字线和位线，并且为所述存储单元中的每一个设定多个阈值电压中的一个；选择晶体管，从所述字线中选择；以及控制电路，包括字线控制电路、位线控制电路和负电压产生电路，根据输入数据控制所述字线和位线以及衬底的电位，以控制对所述存储单元执行的数据写入操作、数据读出操作和数据擦除操作，其中所述选择晶体管形成在所述衬底上，并且对于擦除校验读出操作，将第三负电压提供给所述衬底，并将不小于所述第三负电压的第四电压提供给选择的字线。
根据本发明的第四方面，提供一种半导体存储器装置，其包括：存储单元阵列，其中连接到字线和位线的多个串联的存储单元被设置为矩阵；控制部分，其将第一电压提供给所述位线的对应于第一存储单元的第一位线，第一阈值电压被写入到所述第一存储单元，所述控制部分将通过把所述第一电压和在所述第一阈值电压与第二阈值电压之间的差值电压相加而获得的电压提供给对应于第二存储单元的第二位线，低于所述第一阈值电压的所述第二阈值电压被写入到所述第二存储单元，所述控制部分将低于所述第一电压的第二电压提供给作为源线被连接的并且对应于所述第一存储单元的第三位线，所述控制部分将通过把所述第二电压和在所述第一阈值电压和所述第二阈值电压之间的差值电压相加而获得的电压提供给作为源线被连接的并且对应于所述第二存储单元的第四位线；第一数据存储电路，其在写入数据校验操作期间检测并保持所述第一位线的电位；以及第二数据存储电路，其在所述写入数据校验操作期间检测并保持所述第二位线的电位。
附图说明
图1是示出了根据第一实施例的半导体存储器装置的截面图；
图2A和2B是示出了现有技术和第一实施例之间的阈值电压关系的图；
图3是示出了根据第一实施例的半导体存储器装置的实例的方框图；
图4是示出了在图3中示出的存储单元阵列以及位线控制电路的结构的电路图；
图5A和5B是示出了存储单元和选择晶体管的截面图；
图6是示出了根据第一实施例的在擦除操作、编程操作和读出操作期间提供给阱的电位的图；
图7是示出了在图3中示出的数据存储电路的实例的电路图；
图8是示出了在图3中示出的负电压产生电路的实例的电路图；
图9A、9B和9C是示出了存储单元数据和存储单元阈值之间的关系的图；
图10是示出了根据第一实施例的写入顺序的图；
图11是示出了构成在图2中所示的行解码器的一部分的转移栅极(transfer gate)的图；
图12是示出了第一页写入操作的流程图；
图13是示出了第二页写入操作的流程图；
图14A和14B是示出了根据RLSB写入方式的每一部分的电压的图，以及图14C是示出了根据REASB写入方式的每一部分的电压的图；
图15A是示出了第一实施例的修改例的图，图15B是示出了通常需要的数据保持的图，以及图15C是示出了根据第一实施例的需要的数据保持的图；
图16是示出了根据第二实施例的存储单元和位线控制电路的结构的电路图；
图17是示出了根据第二实施例的第二写入操作的流程图；
图18是示出了图17的修改例的流程图；
图19是示出了根据第二实施例的数据存储电路的实例的电路图；
图20是根据第二实施例的存储单元阵列的截面图；
图21是沿着图20中的线21-21截取的截面图；
图22是沿着图20中的线22-22截取的截面图；并且
图23是示出了图16的修改例的电路图。
具体实施方式
图2A和2B示出了在现有技术和本实施例之间的阈值电压关系。图2A和2B表示出2位4值数据被存储。
本实施例为低于0V的电压的负侧设定例如多个阈值电压。因此，为负侧设定多个阈值电压使得能够使每个阈值的分布宽度增大而不改变Vread。这允许编程和校验操作的数量降低，并且能够提高写入速度。
设定这样的阈值电压需要以下配置。对于读出操作和校验读出操作，也就是，为了将选择单元的栅电极设定为负电压，需要将对应的字线设定为负电位。因此，例如，在P型衬底上形成构成行解码器并具有高击穿电压的N沟道金属氧化物半导体(简写为MOS)晶体管，然后将负电压提供给该P型衬底。此时，将Vread(例如5V)提供给选择的块中的未选择的字线，从而导通未选择的单元。通过充电泵(charge pump)将该P型衬底设定为负电压。然而，同样将用于外围电路的N沟道MOS晶体管的P型阱区设定为负电压增加了充电泵的负荷；该N沟道MOS晶体管形成在P型衬底上的P型阱区中。用于外围电路的N沟道MOS晶体管因此形成在N型阱区上的P型阱区中，从而降低P型衬底的容量。
此外，为了防止错误的“1”写入操作(非写入)，已提出了被称为RLSB(修订后局部自增(Revised Local Self Boost))和REASB(修订后擦除的局部自增(Revised Erased Local Self Boost))的写入方式。采用这些写入方式，靠近写入单元的NAND单元的沟道区域被设定为关断(off)，以允许容易地增高(boost)沟道区域的电位。由此将接地电位提供给对应的字线。然而，在本实施例中，如果单元是擦除单元，它们在负侧的阈值电压就低于现有技术中的阈值电压，如图2B中由数据“0”所示出的。因此，为了关断靠近写入单元的NAND单元的沟道区域，需要将负电压提供给对应的字线。
下面将参考附图描述本实施例。
图3示出了根据本实施例的半导体存储器装置的结构，具体地，一种存储4值(2位)数据的NAND型闪速存储器的结构。
存储单元阵列1包括多条字线、多条位线、以及共用的(common)源线，并且具有包括例如EEPROM单元且被设置为矩阵的电性地数据可再写入的存储单元。控制位线的位线控制电路2和字线控制电路6被连接到存储单元阵列1。
位线控制电路2通过位线从存储单元阵列1中的存储单元读出数据，并且通过该位线检测存储单元阵列中的存储单元的状态。位线控制电路2进一步通过位线对存储单元阵列1的存储单元施加写入控制电压以将数据写入到存储单元。列解码器3和数据I/O缓冲器4被连接到位线控制电路2。通过列解码器3来选择下面将要描述的位线控制电路2中的数据存储电路。将从存储单元读出到数据存储电路中的数据通过数据I/O缓冲器4从数据I/O端5输出到外部装置。
外部输入到数据I/O端5的写入数据通过数据I/O缓冲器4被输入到列解码器3所选择的数据存储电路。
字线控制电路6包括行解码器6-1。字线控制电路6通过行解码器6-1选择在存储单元阵列1中的字线，并且对所选择的字线施加读出、写入、或者擦除操作所需的电压。
存储单元阵列1、位线控制电路2、列解码器3、数据I/O缓冲器4以及字线控制电路6通过控制信号和控制电压产生电路7连接和控制。该控制信号和控制电压产生电路7被连接到控制信号输入端8，并且受到通过控制信号输入端8从外部输入的控制信号的控制。该控制信号和控制电压产生电路7包括下面将要描述的负电压产生电路7-1。该负电压电路7-1产生用于写入操作和读出操作的负电压。
位线控制电路2、列解码器3、字线控制电路6以及控制信号和控制电压产生电路7构成写入电路和读出电路。
图4示出了在图3中示出的存储单元阵列1和位线控制电路2的结构。存储单元阵列1中设置了多个NAND单元。每个NAND单元由包括例如串联连接在一起的32个EEPROMS的存储单元MC、以及选择栅S1和S2构成。选择栅S2连接到位线BL0e。选择栅S1连接到源线SRC。在每一行中设置的存储单元MC的所有控制栅被连接到字线WL0至WL29、WL30或者WL31。所有的选择栅S2被连接到选择线SGD。所有的选择栅S1连接到选择线SGS。
位线控制电路2具有多个数据存储电路10。位线对(BL0e和BL0o)，(BL1e和BL1o)...(BLie和BLio)，或者(BL8ke和BL8ko)被连接到各数据存储电路10。
存储单元阵列1包括如虚线所示的多个块。每个块由多个NAND单元构成。例如，数据在块中被擦除。对连接到数据存储电路10的两条位线同时执行擦除操作。
连接到一条字线并且每一个为间隔一条的位线而设置的多个存储单元(被虚线所包围)构成一个扇区(sector)。数据被写入每个扇区并且从每个扇区中读出。
对于读出操作、编程校验操作以及编程操作，根据外部提供的地址信号(YA0、YA1...YAi...YA8k)，选择被连接到数据存储电路的两条位线(BLie和BLio)中的一条。此外，根据外部地址选择一条字线。
图5A和5B示出了存储单元和选择晶体管的截面图。图5A示出了存储单元。在下述衬底51(P型阱区域(下文中称为P阱区)55)上形成作为存储单元的源极和漏极的N型扩散层42。在P阱区55上形成浮栅(FG)44通过栅绝缘膜43。通过绝缘膜45在浮栅44上形成控制栅(CG)46。图5B示出了选择栅。在P阱区55上形成作为源极和漏极的N型扩散层47。在P阱区55上形成控制栅49通过栅绝缘膜48。
图1是根据本实施例的半导体存储器装置的截面图。在图1中，例如，在P型衬底51中形成N型阱区域(下文中称为N阱区)52、53和54以及P阱区57。在N阱区52中形成P阱区55。在P阱区55中形成构成存储单元阵列1的低电压N沟道MOS晶体管LVNTr。在P阱区57中形成构成数据存储电路10的低电压N沟道MOS晶体管LVNTr。在N阱区53中形成构成数据存储电路10的低电压P沟道MOS晶体管LVPTr以及P阱区57。在P阱区57中形成数据存储电路10和构成外围电路晶体管的低电压N沟道MOS晶体管LVNTr。
在P型衬底51上形成行解码器6-1和外围高击穿电压N沟道MOS晶体管HVNTr。在N阱区54中形成构成例如字线驱动电路的高电压P沟道MOS晶体管HVPTr。高电压晶体管HVNTr和HVPTr具有例如比低电压晶体管LVNTr和LVPTr厚的栅绝缘膜。
图6示出了提供给用于擦除操作、编程操作和读出操作的阱的电位。对于编程操作和数据读出操作，对其上形成有构成行解码器6-1的N沟道MOS晶体管的P型衬底提供负电压例如-2V。
图7是示出了图5中所示的数据存储电路10的实例的电路图。
数据存储电路10具有初级(primary)数据高速缓冲存储器(PDC)、二级数据高速缓冲存储器(SDC)、动态数据高速缓冲存储器(DDC)、以及临时数据高速缓冲存储器(TDC)。SDC、PDC和DDC保持用于写入操作的输入数据，保持用于读出操作的读出数据，并临时保存用于校验操作的数据。SDC、PDC和DDC还被用于操作内部数据以存储多值数据。TDC放大并且临时保持用于数据读出操作的位线上的数据，并且用于操作内部数据以存储多值数据。
SDC由构成锁存电路的时钟控制的反相器电路(clocked invertercircuit)61a和61b以及晶体管61c和61d构成。晶体管61c连接到时钟控制的反相器电路61a的输入端与时钟控制的反相器电路61b的输入端之间。向晶体管61c的栅极提供信号EQ2。晶体管61d连接到时钟控制的反相器电路61b的输出端与地之间。向晶体管61d的栅极提供信号PRST。SDC的节点N2a通过列选择晶体管61e连接到I/O数据线IO。SDC的节点N2b通过列选择晶体管61f连接到I/O数据线IOn。向晶体管61e和61f的栅极提供列选择信号CSLi。通过晶体管61g和61h将SDC的节点N2a连接到PDC的节点N1a。向晶体管61g的栅极提供信号BLC2。向晶体管61h的栅极提供信号BLC1。
PDC由时钟控制的反相器电路61i和61j以及晶体管61k构成。晶体管61k连接到时钟控制的反相器电路61i的输入端与时钟控制的反相器电路61j的输入端之间。向晶体管61k的栅极提供信号EQ1。PDC的节点N1b连接到晶体管61l的栅极。经过晶体管61l的电流通路的一端通过晶体管61m接地。向晶体管61m的栅极提供信号CHK1。经过晶体管61l的电流通路的另一端连接到经过构成转移栅极的晶体管61n和61o的电流通路的一端。向晶体管61n的栅极提供信号CHK2n。晶体管61o的栅极连接到晶体管61g和61h的连接节点N3。信号线COMi连接到经过晶体管61n和61o的电流通路的另一端。信号线COMi对于所有的数据存储电路10是共用的。信号线COMi的电平指示是否所有的数据存储电路10已经被校验。也就是，如下面所描述的，校验的完成将PDC的节点N1b设定为低电平。在这种状态下，如果所有的数据存储电路10已经被校验，则将信号CHK1和CHK2n设定为高电平就会将信号线COMi设定为高电平。
TDC由例如MOS电容器61p构成。电容器61p连接到用于晶体管61g和61h的连接节点N3与地之间。DDC通过晶体管61q连接到连接节点N3。向晶体管61q的栅极提供信号REG。
DDC由晶体管61r和61s构成。向经过晶体管61r的电流通路的一端提供信号VREG，而另一端连接到经过晶体管61q的电流通路。晶体管61r的栅极通过晶体管61s连接到PDC的节点N1a。向晶体管61s的栅极提供信号DTG。
经过晶体管61t和61u的电流通路的一端连接到连接节点N3。向经过晶体管61u的电流通路的另一端提供信号VPRE，而向其栅极提供信号BLPRE。向晶体管61t的栅极提供信号BLCLAMP。经过晶体管61t的电流通路的另一端通过晶体管61v连接到位线BLo的一端，并通过晶体管61w连接到位线BLe的一端。位线BLo的一端连接到经过晶体管61x的电流通路的一端。向晶体管61x的栅极提供信号BIASo。将位线BLe的一端连接到经过晶体管61y的电流通路的一端。向晶体管61y的栅极提供信号BIASe。向经过晶体管61x和61y的电流通路的另一端提供信号BLCRL。晶体管61x和61y根据信号BIASo和BIASe被与晶体管61v和61w互补地导通，以向未选择的位线提供信号BLCRL的电位。
通过图3中所示的控制信号和控制电压产生电路7来产生信号和电压。基于控制信号和控制电压产成电路7，控制下面所述的操作。
图8示出了负电压产生电路7-1的实例。负电压产生电路7-1由例如4相的泵浦电路PMP、检测电路DT、控制部分7d和振荡电路7e构成。泵浦电路PMP由例如多个P沟道MOS晶体管PMOS和多个电容器Cp构成。向每个电容器Cp的一端提供时钟信号CLK1至CLK4。时钟信号CLK1至CLK4顺序地导通PMOS以产生负电压。
检测电路DT连接到泵浦电路PMP的输出端。检测电路DT由恒流源7a、电阻器7b和差动放大器7c构成。恒流源7a和电阻器7b串联在被提供电源Vdd的节点与泵浦电路PMP的输出端之间。差动放大器7c的一个输入端连接到恒流源7a和电阻器7b的连接节点。向差动放大器7c的另一端提供参考电压Vref。该参考电压Vref是通过例如带隙参考电路产生，并且大约是1V。该检测电路DT根据参考电压Vref检测来自泵浦电路PMP的输出电压。检测输出信号被提供给控制部分7d。控制部分7d根据检测输出信号控制振荡电路7e。振荡电路7e根据控制部分7d的控制而振荡或者停止。泵浦电路PMP由此产生恒定的负电压。
电阻器7b构成微调电路(trimming circuit)7f。该微调电路7f根据微调信号TM来改变电阻器7b的电阻值，从而改变从泵浦电路PMP输出的负电压的电平。微调信号TM由例如控制信号和控制电压产生电路7来产生以用于数据读取操作和程序校验操作。因此，负电压产生电路7-1产生各种电平的负电压以用于数据读出操作或编程校验操作。
本存储器是多值存储器，其在单个单元中可以存储2位数据。这2位根据地址(第一页或第二页)被切换。
图9A、9B和9C示出了在存储单元数据与存储单元阈值之间的阈值关系。如图9C所示，擦除操作将存储单元数据设定为“0”。数据“0”是比0V低的负电压。如下所述，为了应用RLSB和REASB写入方式，校验电压“z”被用于执行校验。如果阈值电压等于或者低于校验电压“z”，则继续写入操作，直到阈值电压变为等于校验电压“z”。
如图9A中所示，第一页写入操作将数据“0”和“2”置于存储单元中。此外，如图9B中所示，第二页写入操作将数据“0”、“1”、“2”和“3”置于存储单元中。在本实施例中，限定存储单元数据以增大阈值电压。
图10概括地示出了根据本实施例的写入顺序。如图10中所示，在块内，从最靠近源线的存储单元开始对每一页执行写入操作。在这种情况下，为了消除已对其完成了写入操作的相邻存储单元的阈值电压的不利影响，对存储单元的写入操作的顺序被指定为如图10所示。
图11示出了构成行解码器6-1的一部分的转移栅极。该转移栅极构成为上述多个N沟道MOS晶体管HVNTr。向各晶体管HVNTr的一端提供电压SGS_DRV、CG0至CG31，或者SGD_DRV。晶体管HVNTr的其它端被分别连接到选择线SGS、字线WL0至WL31，以及选择SGD。向各晶体管HVNTr的栅极提供信号TG。在各选择块中的晶体管HVNTr根据信号TG被导通以向用于单元的字线WL0至WL31提供预定的电压。
行解码器6-1位于P型衬底51上。
(读出操作)
如图9A中所示，第一页写入操作将数据“0”或“2”置于存储单元中。这些数据因此可以通过向字线提供在这些数据之间的中间电平“a”而被读出，从而执行读出操作。此外，如图9B中所示，第二页写入操作将数据“0”、“1”，“2”或者“3”置于存储单元中。这些数据因此可以通过向各自的字线提供在这些数据之间的中间电平“b”、“c”或“d”而被读出，从而执行读出操作。在本实施例中，例如，电平“a”和“b”是负电压。
在此，各存储单元的阱(图1所示的P阱区55)、各源线以及各未选择的位线被设定为Vss(地电位＝0V)。P型衬底51被设定为负电位(例如，-2V)。各未选择的块的转移栅极被关断。这允许在未选择的块中的字线漂移并且将各选择的栅极设定在Vss。各选择的块的转移栅极被导通，以将选择的块中的选择的字线设定在读出电压(例如，-2V至-3V)，将选择的块中的未选择的字线设定在Vread(例如，5V)，而将选择的块中的选择的栅极SGD设定在Vsg(Vdd+Vth，例如，2.5V+Vth)。在这种情况下，当读出电压不是负值时，可以将P型衬底51设定为Vss。
接着，在图7所示的数据存储电路10中，将信号VPRE设定为Vdd(例如，2.5V)，将信号BLPRE设定为Vsg(Vdd+Vth)，并且将信号BLCLAMP被设定为例如(0.6V+Vth)。各位线被预充电至例如0.6V。随后，将位于单元源侧的选择线SGS设定为Vdd。当存储单元阈值电压高于读出电位时，单元被关断。因此，位线保持在高电平。当存储单元阈值电压低于读出电位时，单元被导通。因此，位线的电位被设定为Vss。
随后，将图7所示的数据存储电路10中的信号BLPRE设定为Vsg(Vdd+Vdh)，以将TDC的节点N3预充电至Vdd。将信号BLCLAMP设定为例如(0.45V+Vth)。如果位线的电位低于0.45V，则TDC的节点N3处于低电平。如果位线的电位高于0.45V，则TDC的节点N3处于高电平。将信号BLCLAMP设定为Vss，并且将信号BLC1设定为Vsg(Vdd+Vth)，以将TDC的电位加载到PDC中。因此，如果单元阈值电压低于字线的电位，则PDC处于低电平。如果单元阈值电压高于字线的电位，则PDC处于高电平。如上所述执行读出操作。
(编程)
(第一页写入操作)
图12示出了第一页写入顺序，而图13示出了第二页写入顺序。
编程操作首先指定地址，以选择图4中所示的连接到一条字线的半数存储单元(2页)。本存储器可以仅仅以第一页和第二页的顺序进行执行编程操作。因此，地址首先被用于选择第一页。
在图12所示的第一页写入操作中，首先，将写入数据从外部输入并且存储在所有的数据存储电路的SDC中(S11)。随后输入的写入指令将所有的数据存储电路10中的SDC中的数据传送到PDC(S12)。从外部输入的数据“1”(将不执行写入操作)将PDC的节点N1a设定为高电平。从外部输入的数据“0”(将要执行写入操作)将PDC的节点N1a设定为低电平。随后，在PDC中的数据等于节点N1a的电位。在SDC中的数据等于节点N2a的电位。
在数据的传送期间，起动设置在控制信号和控制电压产生电路7中的泵浦电路(未示出)；该泵浦电路产生高电压例如编程电压Vpgm。此外，起动负电压产生电路7-1以向P型衬底51提供负电压。如果P阱区57直接形成在衬底51中，如图1中的虚线A所示，则将其中形成有NMOS晶体管LVNTr的P阱区57也设定为负电压(-2V)。由此将在NMOS晶体管LVNTr的栅极之间的电容耦合到衬底51。该栅极间电容非常大，需要很长时间来为衬底51充电，并且增加了功率消耗。
然而，在第一实施例中，构成数据存储电路10的N沟道晶体管LVNTr形成在P阱57中，该P阱57形成在N阱区53中，如图1所示。因此，具有大电容的数据存储电路10的N沟道晶体管LVNTr与衬底51分隔。这使得可以阻止P型衬底51的电容的增加。因此，负电压产生电路7-1可以快速地将衬底充电至负电位。此外，当SDC正在将数据传送给PDC的时候，P型衬底51在编程期间被设定并且保持在负电位。这使得可以快速地完成写入操作。
如果具有足够的时间来将衬底51充电至负电位，则N阱区53a可以与P阱区57一起形成在衬底51中，如图1中的虚线A所示。
如在图1中的虚线B所示，包含在部分或者所有外围电路中的HVNTr可以形成在在N型阱中形成的P型阱中。图6中所示的“擦除”、“编程”和“正读出”的电压示出了包括在部分或者所有外围电路中的HVNTr的电压以及P型阱和N型阱的电压。
(编程操作)(S13)
在图7示出的数据存储电路10中，将信号BLC1设定在Vdd+Vth，晶体管61h被设定为导通。存储在PDC中的数据“1”(将不执行写入操作)由此将位线设定在Vdd。存储在PDC中的数据“0”(将要执行写入操作)将位线设定在Vss。此外，必须不对连接到选择的字线的未选择的页(位线未被选择)中的单元执行写入操作。因此，与被提供数据“1”的位线一样，将连接到这些单元的位线设定为Vdd。
将P型衬底区设定为负电位(例如，-2V)，以关断在各未选择的块中的转移栅极(图11中示出的)。这使得在未选择的块中的字线漂移，而选择的栅极被设定为Vss。
使在各选择的块中的转移栅极通电可向选择的块中的选择线SGD提供Vdd(或者稍低于Vdd的电位)。此外，Vss被提供给在选择的块中的选择线SGS，Vpgm(20V)被提供给选择的字线，以及Vpass(10V)被提供给未选择的字线。于是，如果位线处于Vss，则写入操作被阻止，这是因为单元的沟道处于Vss，而字线处于Vpgm。如果位线处于Vdd，则单元的沟道不处于Vss。因此，耦合导致沟道被引导(boot)。这降低了在栅极与沟道之间的电位差，从而阻止写入操作。
如果按照图10所示的顺序对存储单元执行写入操作，已经向其写入数据的单元的数量就会随着离开源线的距离的增加而一致地增大。这会不利地使得引导沟道很困难，导致错误的写入操作。为了解决该问题，已经开发了上述RLSB和REASB写入方式。RLSB写入方式将与选择的字线相邻的第一字线、与第一字线相邻的第二字线、与第二字线相邻的第三字线、或者位于与选择的字线相距几条线的线设定为Vss，而将选择的字线设定为Vpgm，并且将其它的字线设定为Vpass或者中间电位。REASB写入方式将与源侧选择的字线相邻的第一字线、与第一字线相邻的第二字线、与第二字线相邻的第三字线、或者位于与选择的字线相距几条线的线设定为Vss，而将选择的字线设定为Vpgm，并且将其它的字线设定为Vpass或者中间电位。因此，与选择的字线相邻的第一字线、与第一字线相邻的第二字线、与第二字线相邻的第三字线、或者位于与选择的字线相距几条线的线被设定为Vss，以关断存储单元。这允许沟道紧接在选择的单元之下，从而被容易地引导。
然而，在本实施例中，如果具有被设定为Vss的字线的单元是擦除单元，则阈值为负电压，这阻止了单元被关断。因此，在本实施例中，示于图14A和14C的RLSB写入方式以及示于图14C的REASB写入方式将与选择的字线相邻的第一字线或者与第一字线相邻的第二字线设定为负电压，例如(-1.5V)，而不是Vss。第一页写入操作将数据“0”和“2”置于存储单元中。
(编程校验读出)(S14)
除了读出操作是以稍高于被提供给字线的读出电平的校验电平“a”执行的之外，编程校验读出操作与读出操作相同。如果存储单元阈值电压已经达到校验电平“a”，则PDC中的数据是“1”。这阻止了写入操作。
如果存储单元阈值电压没有达到校验电平“a”，则在PDC中的数据是“0”。如果在所有的数据存储电路10中PDC中的数据不是“1”(S15)，则再次执行编程操作(S13)。重复编程操作和校验操作，直到在所有的数据存储电路10中PDC中的数据变为“1”。
(第二页写入操作)
图13所示的第二页写入操作首先将写入数据从外部输入并且存储到所有的数据存储电路中的SDC中(S20)。控制信号和控制电压产生电路7随后产生写入电压，例如Vsg。负电压产生电路7-1也产生并且提供负电压到衬底51(S21)。随后，为了检查在第一页写入操作期间写入的数据，为字线设定读出电平“a”(例如，负电压)，以从存储单元读出数据(S22)。该读出操作如上所述。如果单元阈值电压低于字线的电位“a”，则PDC处于低电平。如果单元阈值电压高于字线的电位“a”，则PDC处于高电平。
随后，设定数据高速缓冲存储器(S23)。也就是，如图9B所示执行第二页写入操作。
在第一页写入操作中，在数据“1”的情况下，并且在第二页写入操作中，在数据“1”的情况下，不执行第二页写入操作。
在第一页写入操作中，在数据“1”的情况下，并且在第二页写入操作中，在数据“0”的情况下，第二页写入操作将单元中的数据设定为“1”。
在第一页写入操作中，在数据“0”的情况下，并且在第二页写入操作中，在数据“0”的情况下，第二页写入操作将单元中的数据设定为“2”。
在第一页写入操作中，在数据“0”的情况下，并且在第二页写入操作中，在数据“1”的情况下，第二页写入操作将单元中的数据设定为“3”。
为了执行该操作，设定数据高速缓冲存储器。同时，控制信号和控制电压产生电路7产生高写入电压，例如Vpgm。
为了将存储单元数据设定为“0”(在第一页中数据“1”且在第二页中数据“1”)，PDC被设定为高电平，DDC被设定为低电平，并且SDC被设定为高电平。
为了将存储单元数据设定为“1”(在第一页中数据“1”且在第二页中数据“0”)，PDC被设定为低电平，DDC被设定为高电平，并且SDC被设定为高电平。
为了将存储单元数据设定为“2”(在第一页中数据“0”且在第二页中数据“0”)，PDC被设定为低电平，DDC被设定为高电平，并且SDC被设定为低电平。
为了将存储单元数据设定为“3”(在第一页中数据“0”且在第二页中数据“1”)，PDC被设定为低电平，DDC被设定为低电平，并且SDC被设定为低电平。
通过以预定顺序提供信号BLC1、BLC2、DTG、REG和VREG，设定在PDC、DDC和SDC中的数据，以将数据传送到PDC、DDC、SDC和TDC或者从PDC、DDC、SDC和TDC传送数据。将不描述具体的操作。
(编程操作)(S24)
编程操作与用于第一页的完全相同。存储在PDC中的数据“1”阻止写入操作的执行。存储在PDC中的数据“0”允许写入操作的执行。
(校验操作)(S25、S26和S27)
编程校验读出操作与读出操作相同。然而，通过对读出电平添加裕量，将校验电平“b’”、“c’”和“d’”被设定为稍高于读出电平。利用校验电平“b’”、“c’”和“d’”来执行校验读出操作。例如，校验电平“b’”是负电压，而校验电平“c’”和“d’”是正电压。
例如以校验电平“b’”、“c’”和“d’”的顺序执行校验操作。
也就是，首先，为字线设定校验电平“b’”。然后校验存储单元阈值电压是否已经达到校验电平“b’”(S25)。如果存储单元阈值电压已经达到了校验电平，则PDC处于高电平，阻止了写入操作。如果存储单元阈值电压没有达到校验电平，则PDC处于低电平，允许在下次编程中进行写入操作。
随后，为字线设定校验电平“c’”。然后根据存储单元阈值电压是否已经达到校验电平“c’”，进行校验(S26)。如果存储单元阈值电压已经达到了校验电平，则PDC处于高电平，阻止了写入操作。如果存储单元阈值电压没有达到校验电平，则PDC处于低电平，允许在下次编程中执行写入操作。
随后，为字线设定校验电平“d’”。然后根据存储单元阈值电压是否已经达到校验电平“d’”，进行校验(S27)。如果存储单元阈值电压已经达到校验电平，则PDC处于高电平，阻止了写入操作。如果存储单元阈值电压没有达到校验电平，则PDC处于低电平，允许在下次编程中执行写入操作。
由此重复编程操作和校验操作，直到在所有的数据存储电路10中PDC中的数据变为高电平。
下面将描述具体的校验操作。
(校验(b’))(S25)
编程校验操作向选择的字线提供校验电压“b’”。
首先，Vread(例如，5V)被提供给在选择的块中的未选择的字线。Vsg(Vdd+Vth，例如2.5V+Vth)被提供给在选择的块中的选择栅SGD。将数据存储电路10中的信号BLCLAMP设定为(0.6V+Vth)，并且将信号BLC2设定为Vdd+Vth以使位线预充电。当数据“2”和“3”被写入到存储单元时，存储在SDC中的数据是“0”。这阻止了位线的预充电。仅仅在数据“0”和“1”被写入到存储单元时，位线被预充电。
随后，将单元的源侧选择线SG2设定为Vdd。当阈值电压高于电位“b’”时，单元被关断，并且位线因此而保持在高电平。此外，当阈值电压低于电位“b’”时，单元被导通，并且位线被设定为Vss。当位线被放电时，TDC的节点N3被设定为Vss，以将信号REG设定为高电平，从而导通晶体管61q。在DDC中的数据因此被传送到TDC。
随后，将信号DTG设定为高电平，以导通晶体管61s，从而将PDC中的数据传送到DDC。DDC中的数据随后被传送到PDC。数据存储电路中的信号BLPRE随后被设定为电压Vdd+Vth，以导通晶体管61u，从而将TDC的节点N3预充电到Vdd。随后，将信号BLCLAMP被设定为例如(0.45V+Vth)以导通晶体管61t。这样，如果位线处于低电平，TDC的节点N3变为低电平。如果位线处于高电平，TDC的节点N3变为高电平。
在此，执行写入操作导致低电平被存储在DDC中。不执行写入操作导致高电平被存储在DDC中。仅当避免写入操作时，将信号VREG设定为Vdd以将信号REG设定为高电平由此而强制性地将TDC的节点N3设定为高电平。在该操作之后，在PDC中的数据被传送到DDC，并且TDC的电位被加载到PDC中。仅仅当写入操作被避免以及当数据“1”已被写入到存储单元，其中单元阈值电压已经达到了校验电压“b”时，高电平被锁存在PDC中。仅仅当单元阈值电压没有达到电位“b’”以及当数据“2”和“3”被写入到存储单元中时，低电平被锁存在PDC中。
(校验(c’))(S26)
对于数据“2”已经被写入其的单元，已经利用校验电压“a’”执行了第一页写入操作，该校验电压“a’”低于原始校验电压“c’”。随后对相邻单元的写入操作可以提高了阈值电压，该阈值电压可以已达到原始校验电压“c’”。因此，首先，执行对于数据“2”的校验。该编程校验操作对选择的字线施加校验电压“c’”。
首先，将Vread(例如5V)提供给在选择的块中的未选择的字线。将Vsg(Vdd+Vth，例如2.5V+Vth)提供给在选择的块中的选择栅SGD。将图7中示出的在数据存储电路10中的信号BLCLAMP设定为例如(1V+Vth)，并且将信号REG设定为Vdd+Vth，以使位线预充电。如果数据“0”和“3”已经被写入到存储单元，则DDC已经被设定为低电平。这阻止了位线被预充电。如果数据“1”和“2”已经被写入到存储单元，则DDC已经被设定为高电平。这允许位线被预充电。
然后，NAND单元的源侧选择线SG2被设定为Vdd。当阈值电压高于电位“c’”时，单元被关断。位线因此保持在高电平。此外，当阈值电压低于电位“c’”时，单元被导通。这将位线设定为Vss。当位线被放电时，TDC的节点N3被设定为Vss。随后信号REG被设定为高电平以导通晶体管61q。在DDC中的数据因此被传送到TDC。
随后，信号DTG被设定为Vdd+Vth，以导通晶体管61s，从而将数据PDC中的传送到DDC。DDC中的数据随后被传送到PDC。
随后，将信号VPRE设定为Vdd，以将信号BLPRE设定为Vdd+Vth，从而时TDC的节点N3预充电至Vdd。随后，将信号BLCLAMP设定为例如(0.45V+Vth)，以导通晶体管61t。然后，如果位线处于低电平，则TDC的节点N3变为低电平。如果位线处于高电平，则TDC的节点N3变为高电平。
在此，执行写入操作导致低电平被存储在DDC中。不执行写入操作导致高电平被存储在DDC中。通过将信号VREG设定为Vdd并且将信号REG设定为Vdd+Vth，仅仅当写入操作被避免时，TDC的节点N3强制性地变为高电平。
随后，PDC中的数据被传送到DDC，而TDC的电位被加载到PDC中。仅仅当写入操作被避免以及当数据“2”已经被写入到存储单元，其中单元阈值电压已经达到校验电压“c’”时，高电平被锁存在PDC中。仅仅当单元阈值电压没有达到电位“c’”以及当数据“1”和“3”已经被写入到存储单元时，低电平被锁存在PDC中。
(校验(d’))(S27)
该编程校验操作将校验电压“d’”提供给选择的字线。在这种状态下，首先，Vread(例如5V)被提供给选择的块中的未选择的字线。Vsg(Vdd+Vth，例如2.5V+Vth)被提供给选择的块中的选择栅SGD。将信号BLCLAMP设定为例如(0.6V+Vth)并且将BLPRE设定为Vdd+Vth以导通晶体管61t和61u，从而使位线预充电。
随后，将单元的源侧选择线SG2设定为Vdd。当阈值电压高于电位“d’”时，单元被关断。位线因此而保持在高电平。此外，当阈值电压低于电位“d’”时，单元被导通。位线因此被设定为Vss。当位线被放电时，TDC的节点N3被设定为Vss。信号REG被设定为高电平以导通晶体管61q。DDC中的数据因此被传送到TDC。
随后，将信号DTG被设定为高电平以导通晶体管61s，从而将PDC中的数据传送到DDC。TDC中的数据随后被传送到PDC。随后，将信号BLPRE设定为Vdd+Vth以导通晶体管61u，从而使TDC的节点N3预充电至Vdd。随后，将信号BLCLAMP设定为例如(0.45V+Vth)以导通晶体管61t。如果位线处于低电平，则TDC的节点N3变为低电平。如果位线处于高电平，则TDC的节点N3变为高电平。
在此，执行写入操作导致低电平被存储在DDC中。不执行写入操作导致高电平被存储在DDC中。信号VREG因此被设定为Vdd以设定信号REG，从而导通晶体管61q。这样，仅仅当写入操作被避免时，TDC的节点N3被强制性地设定为高电平。在此操作之后，PDC中的数据被传送到DDC，并且TDC的电位被加载到PDC中。仅仅当写入操作被避免以及当数据“3”已被写入到存储单元，其中单元阈值电压已达到校验电压“d’”时，高电平被锁存在PDC中。仅仅当单元阈值电压没有达到电位“d”以及当数据“1”和“2”已经被写入到存储单元时，低电平被锁存在PDC中。
如果PDC处于低电平，则再次执行写入操作。重复编程操作和校验操作，直到在所有的数据存储电路中PDC中的数据改变为高电平(S28)。
在上述编程校验操作中，在一个编程操作之后执行三个校验操作。然而，在初始的编程循环中，阈值电压没有增加。因此，用于存储单元数据“3”的校验或者用于存储单元数据“3”和“2”的校验的可以被省略。此外，用于存储单元数据“1”的写入操作或者用于存储单元数据“2”和“1”的写入操作在接近编程结束的编程循环之前完成。这些校验操作因此可以被省略。用于存储单元数据“1”的校验的省略消除了保持存储在SDC中的数据的需要。这使得能够从外部预加载接下来的写入数据。
(擦除操作)
对图4中的虚线所示的每个块执行擦除操作。对连接到各数据存储电路的两条位线(BLie和BLio)同时执行擦除操作。在擦除之后，单元阈值变为如图9c中所示的存储单元数据“0”。
在RSLB或者REASB方法的情况下，需要使擦除单元的阈值电压变浅(shallower)。因此，在擦除操作之后，选择在块中的所有字线并且执行编程操作和编程校验读出操作。如图9C中所示，执行写入操作，直到校验电平“z”。在这种情况下，除了选择所有的字线以及对于校验将选择的字线的电位设定为z(例如，-3V)之外，执行通常的编程操作和编程校验读出操作。被擦除的阈值电压因此被编程，从而将阈值分布设定为更窄。
上述实施例为电压低于0V的负侧设定了包括数据“0”的多个阈值电压。也就是，为负电压侧设定了数据“0”和“1”。由此可以将两个数据“2”和“3”设定在0V至Vread的范围内。这使得能够加宽各数据的阈值电压分布。如果在编程序列期间，编程校验操作导致了不充分的写入操作，则重复编程校验操作和编程操作，其中对于下次的编程操作，写入电压Vpgm增加了ΔVpgm(非常小的Vpgm)。ΔVpgm的增加使得能够减少编程和校验操作的数量，但是不利地加宽了阈值电压分布。然而，本实施例允许阈值电压分布被加宽。因此，尽管在增加的ΔVpgm的情况下，仍可以减少编程和校验操作的数量以提高写入速度。
为了向选择的单元的栅极提供负电压，需要将字线和衬底51设定为负电压；在衬底51上形成构成行解码器6-1的高电压N沟道MOS晶体管H.V.Tr，并且衬底51具有大电容。然而，如图1中所示，第一实施例在N阱区53中形成P阱区57；在P阱区53中形成具有大电容的在数据存储电路中的低电压N沟道MOS晶体管L.V.Tr。这抑制了衬底51的电容的增大。因此将衬底高速充电至负电位，使得能够降低电流消耗。
在编程序列或者读出序列中，将P型衬底51设定为负电压，用于例如数据传送的配置(setup)。这消除了为每一个编程操作向大电容衬底51充电的需要，使得能够高速写入操作并且降低电流消耗。
已经提出了REASE和RLSB方法以避免“1”写入操作(非写入)的错误执行。为了关断NAND串状(string-like)沟道，将字线设定为Vss。然而，如果该单元是擦除单元，则阈值电平在负侧较深。因此，字线被设定为负电位。
此外，如先前所述的，在写入操作期间，向选择的单元中的每一条字线提供写入电压Vpgm。随后，在编程校验操作期间，用逐渐增大的写入电压Vpgm重复写入操作，直到选择的单元的阈值电压达到预定值。如图2B中所示，与图2A中所示的现有技术中的相比，本实施例可以稍微降低校验电平VC和VD。这有利地使得能够降低写入电压Vpgm并且由此降低外围电路的击穿电压。此外，可以减小产生写入电压Vpgm的泵浦电路的尺寸。
在2位4值数据情况下描述了上述实施例。但是，本发明不限于此。本实施例可以应用于3位8值数据，4位16值数据，或者更多位更多值数据。例如，对于这样的多值数据的存储，可以在负侧设定8值中的4值或者16值中的8值。
在上述实施例中，0V被设定在对应于多值数据的多个阈值电压分布的中心部分中。但是，本发明并不限于此。如图15A所示，例如，可以将多值数据的中心部分设定为具有最小数据保持的阈值电压DVthmin。
图15B示出了在所需的数据保持与差分B、C和D之间的关系，该差分B、C和D是在各阈值电压与具有最小数据保持的阈值电压DVthmin之间的差分。如图15B所示，有必要随着与具有最小数据保持的阈值电压的差值的增大，一致地增大用于所需的数据保持的设定裕量，也就是，图2A和2B中示出的在校验电平VB、VC和VD与读出电平RB、RC和RD之间的设定差分VB-RB、VC-RC、以及VD-RD。
在图15B所示的常规技术中，对于与具有最小数据保持的阈值电压的差分B，VB-RB是0.1V。差分C的VC-RC是0.2V，以及差分D的VD-RD是0.3V。差分的总量是0.6V。常规技术因此需要设定0.6V的裕量。
比较而言，图15C涉及本实施例并且示出了在所需的数据保持与阈值电压之间的关系。在图15C中，差分B的VB-RB是0.2V，差分C的VC-RC是0.1V，以及差分D的VD-RD是0.2V。差分总量是0.5V。本实施例因此仅仅需要设定0.5V的裕量。
由此可以减小裕量的总量，允许在Vread的范围内存储更多的数据。
(第二实施例)
在第一实施例中，如图13所示，对于每个编程，第二页写入操作包括三次校验操作，校验“b’”、校验“c’”和校验“d’”。因此在保持设定阈值电压的数量时，也就是，随着数量的增加，例如从8增加到16，校验操作的数量增加。这不利地降低了写入速度。第二实施例因此降低了校验操作的数量以实现高速写入操作。
图16示出了根据第二实施例的存储单元阵列的电路结构。该图示出了其中将未选择的位线用作源线的实例。在该实例中，位线BL0o、BL1o至BLNo被用作源线。图16中示出的存储单元阵列因此不具有如图4中所示的源线SRC。然而，存储单元阵列具有将选择的NAND单元的一端和选择的位线连接在一起的选择栅以及将选择的NAND单元的另一端和未选择的位线连接在一起的选择栅。
也就是，在NAND单元的源极侧设置选择栅S1-1和S1-2。在NAND单元的漏极侧设置选择栅SGD1和SGD2。将选择栅S1-1的所有栅极连接到选择线SGS1。将选择栅S1-2的栅极连接到选择线SGS2。将选择栅S2-1的栅极连接到选择线SGD1。将选择栅S2-2的栅极连接到选择线SGD2。
在该结构中，例如，为了选择在位线BL0e和BL1e至BLNe的每一条的右侧记载的NAND单元，将选择线SGD1设定为高电平以导通选择栅S2-1。NAND单元的一端因此被连接到位线BL0e和BL1e至BLNe中的对应的一条。同时，将选择线SGS1设定为高电平以导通选择栅S1-1。NAND单元的另一端因此被连接到位线BL0o和BL1o至BLNo中的对应的一条，作为源线。
例如，为了选择在位线BL0e和BL1e至BLNe的每一条的左侧记载的NAND单元，将选择线SGD2设定为高电平以导通选择栅S2-2。NAND单元的一端因此被连接到位线BL0e和BL1e至BLNe中的对应的一条。同时，将选择线SGS2设定为高电平以导通选择栅S1-2。NAND单元的另一端因此被连接到位线BL0o和BL1o至BLNo中的对应的一条，作为源线。
与偶数位线BL0o和BL1e至BLKe相比，奇数位线BL0o和BL1o至BLKo是源线。因此，以字线WL0和WL1至WL30的顺序选择存储单元，其中数据被写入到选择的存储单元。
即使与第一实施例的情况相同，阈值电压为负值，也可以实现第二实施例。但是，在下面的描述中，为了便于描述，阈值电压是正值。
假设电平A(a’＝0.5V)和电平B(b’＝1.5V)被写入到多个存储单元。在这种情况下，将选择的字线的电位设定为b’＝1.5V。向对应于写入了电平A的单元的未选择的位线(源线)提供电位b’-a’(1V)。向对应于写入了B电平的单元的未选择的位线(源线)提供电位0V。随后，向对应于写入了电平A的单元的选择的位线(单元漏极)提供电位b’-a’+Vpre(0.6V)＝1.6V。向对应于写入了电平B的单元的选择的位线(单元漏极)提供电位Vpre(0.6V)。
同时，如上所述选择单元漏极侧选择线SGD1和SGD2中的一条和单元源极侧选择线SGS1和SGS2中的一条。这使得能够在单个校验读出操作期间读出多个电平。
图17示出了编程序列的实例，其中步骤31一次执行三个校验操作，校验(b’)、校验(c’)和校验(d’)。
图18示出了编程序列的实例，其中步骤32一次执行两个校验操作，校验(b’)和校验(c’)。
在图17和18中，与图13相同的部件采用相同的参考标号表示。
图19示出了应用于第二实施例的数据存储电路10的实例。在图19中，与图7相同的部件采用相同的参考标号表示。除了具有保持从选择的位线读出的电压的TDCA和TDCB以及位线对BLe和Blo中的位线BLo被用作源线之外，图19中的数据存储电路10与图7中的相同。
在图19中，通过晶体管61t_A和62b_A将TDCA连接到被连接到位线BLe的晶体管61w。向晶体管61tA的栅极提供信号BLCLAMP_A。将晶体管62b_A的栅极连接到SDC的节点N2b。TDCA由MOS电容器61p_A构成。电容器61p_A的一端连接到连接节点N3，而另一端被提供信号BOOST。连接节点N3通过晶体管61h_A和62a_A连接到PDC的节点N1a。向晶体管61h_A的栅极提供信号BLC1。将晶体管62a_A连接到SDC的节点N2a。连接节点N3通过晶体管61q_A连接到构成DDC的晶体管61r。向晶体管61q_A的栅极提供信号REG。将经过晶体管61u_A的电流通路的一端连接到连接节点N3。向经过晶体管61u_A的电流通路的另一端提供信号VPRE_A。向晶体管61u_A的栅极提供信号BLPRE_A。
通过晶体管61t_B和62b_B将TDCB连接到被连接到位线BLe的晶体管61w。向晶体管61t_B的栅极提供信号BLCLAMP_B。将晶体管62b_B的栅极连接到SDC的节点N2b。TDCB由MOS电容器61p_B构成。电容器61p_B的一端连接到连接节点N4，而另一端被提供信号BOOST。连接节点N4通过晶体管61h_B和62a_B连接到PDC的节点N1a。向晶体管61h_B的栅极提供信号BLC1。将晶体管62a_B的栅极连接到SDC的节点N2b。连接节点N4通过晶体管61q_B连接到构成DDC的晶体管61r。向晶体管61q_B的栅极提供信号REG。将经过晶体管61u_B的电流通路的一端连接到连接节点N4。向经过晶体管61u_B的电流通路的另一端提供信号VPRE_B。向晶体管61u_B的栅极提供信号BLPRE_B。
其一端连接到位线BLo、用作源线SRC的晶体管61x使其另一端连接到晶体管62c_A和62c_B的一端。向晶体管62c_A的另一端提供电压BLCRL_A。将晶体管62c_A的栅极连接到SDC的节点N2a。向晶体管62c_B的另一端提供电压BLCRL_B。将晶体管62c_B的栅极连接到SDC的节点N2b。晶体管62c_A和62c_B构成用于位线BLo的充电路径，用作源线。通过控制信号和控制电压产生电路7产生电压BLCRL_A和BLCRL_B。将电压BLCRL_A和BLCRL_B设定为例如b’-a’(1V)或者0V。
上述结构具有用于在每个数据存储电路10中的未选择的位线的充电路径。因此可以向用作源线SRC的位线BLo提供多个电位，例如b’-a’(1V)或者0V。也可以向选择的位线(单元漏极)提供多个电位，例如b’-a’+Vpre(1.6V)或者Vpre(0.6)V。
在上述结构中，为了将电平A写入到存储单元，将SDC的节点N2a和N2b分别设定为高电平和低电平。为了将电平B写入到存储单元，将SDC的节点N2a和N2b分别设定为低电平和高电平。这根据SDC的节点N2a和N2b的电平将晶体管62a_A、62a_B、62b_A、62b_B、62c_A以及62c_B设定为导通或者关断。在这种状态下，每个电位被提供给位线。
为了将数据“1”(非写数据)写入到被连接到字线WL0的单元，将字线WL0设定为Vpgm并且将选择线SGS1和SGS2设定为Vss。随后，将位线设定为Vdd，单元沟道被引导并且被设定为高电位。然而，由于选择线SGS2处于Vss，在选择栅S1-2处不利地发生GIDL(栅极诱导的漏极泄漏)，从而导致对被连接到字线WL0的单元执行错误的写入操作。选择线SGS2因此被设定为Vdd或者中间电位以减弱电场。可选地，在编程期间，将选择线SGS1和SGS2设定为Vdd以向未选择的位线BLo提供与选择的位线Ble的相同的电位。在这种情况下，图19中所示的数据存储电路具有如点线所示的额外的晶体管61v，该晶体管61v具有信号BLSo被输入其的栅极。通过晶体管61v，与选择的位线BLe相同的电位被提供给位线BLo。
此外，在用于电平A的校验读出操作中，关断单元将位线的电位设定为b’-a’+Vpre(1.6V)。关断单元将位线的电位设定为b’-a’(1.0V)。在用于电平B的校验读出操作中，关断单元将位线的电位设定为Vpre(0.6V)。关断单元将位线的电位设定为0V。
为了将位线的电位读出到PDC，例如，将信号VPRE_A和VPRE_B设定为Vdd以导通晶体管61u_A和61u_B。TDCA和TDCB因此被设定为Vdd。随后将信号BOOST设定为高电平以将TDCA和TDCB的电压增大为更接近于2Vdd。随后，将信号BLCLAMPA设定为b’-a’+Vsen+Vth(1.4V+Vth)。将信号BLCLAMPB设定为Vsen+Vth(0.4V+Vth)。结果，高电平位线允许TDCA和TDCB保持在2Vdd。低电平位线将TDCA和TDCB设定为低电平。随后降低信号BOOST以将信号BLC1设定为高电平。在TDCA和TDCB中的数据随后被传送到PDC。也就是，如果电平A可以被充分写入，则TDCA中的高电平被传送到PDC。如果电平B可以被充分写入，则TDCB中的高电平被传送到PDC。
如果电平A不能被充分写入，则在TDCA中的低电平被传送到PDC。如果电平B不能被充分写入，则在TDCB中的低电平被传送到PDC。
此外，对于读出操作，与第一实施例的情况相同，作为用于存储单元的衬底的P型阱区被设定为地电位。然而，第二实施例向未选择的位线(源)提供电位，对存储单元施加反向偏置(back bias)。因此，需要避免这一点。
图20、21和22示出了根据第二实施例的存储单元阵列的截面图。如图20、21和22所示，每一个作为隔离区形成在存储单元MC之间的STI(浅沟槽隔离)被形成为比P阱区55深，以将P阱区55分隔成NAND单元(位线)。通过对各NAND单元中的P阱区55施加与未选择的位线(源)相同的电位，可以消除对存储单元阵列的反向偏置。
在图16所示的电路结构中，选择栅S1-1、S1-2、S2-1和S2-2控制位线对例如位线BL0e和BL0o与单个数据存储电路10的连接，其中未选择的位线用作源线。然而，在相邻位线之间的窄间隔使得很难形成将位线连接到扩散层的接触CT。
图23示出了图16的修改例，其便于接触CT的形成。在图23中，与图16相同的部件由相同的参考标号表示。
在图23中，其中的每一个将位线和扩散层连接到一起的接触CT被交替地设置在用于每条位线的NAND单元的一端或另一端。也就是，对于位线BL0e...BL(N-1)e和BLNe，接触CT被连接到选择栅S2-2的扩散层。对于位线BL0o...BL(N-1)o和BLNo，接触CT被连接到选择栅S1-1的扩散层。
在上述结构中，选择栅S1-1、S1-2、S2-1和S2-2使用连接到相邻的数据存储电路10的未选择的位线作为源线。具体地，如果选择线SGD1处于高电平，选择线SGD2处于低电平，选择线SGS1处于高电平，并且选择线SGS2处于低电平，则选择栅S2-1导通，选择栅S2-2关断，选择栅S1-1导通，并且选择栅S1-2关断。因此，对于数据存储电路10-0，位线BL0o被选择，并且连接到数据存储电路10-1的未选择的位线BL1e被用作源线。
如果选择线SGD1处于低电平，选择线SGD2处于高电平，选择线SGS1处于低电平，并且选择线SGS2处于高电平，则选择栅S2-1关断，选择栅S2-2导通，选择栅S1-1关断，并且选择栅S1-2导通。因此，对于数据存储电路10-1，位线BL1e被选择，并且连接到数据存储电路10-0的未选择的位线BL1o被用作源线。
在图23示出的结构中，对于相邻的位线，其中的每一个将扩散层和位线连接到一起的接触被交替地设置在NAND单元的一端或者另一端。因此，即使在位线之间有窄的间隔，也可以容易地形成用于位线和扩散层的接触。由此可以减小用于接触设置的裕量。这对于减小元件的尺寸是有利的。
在图16中，例如，如果位线BLNe被预充电并且位线BLNo被用作源线以读出在导通状态下的单元的电位，则位线BLNe的电位从Vpre(0.6V)降低到Vss(0V)或者从b’-a’+Vpre(1.6V)降低到b’-a’(1V)。此时，相邻位线的电容Cp的耦合可以降低相邻的位线BL(N-1)o的电压。
因此，代替临时预充电，位线BL0e总是被充电以使其电位保持在Vpre(0.6V)或者b’-a’+Vpre(1.6V)。该结构使电流流到控制信号和控制电压产生电路7中，该控制信号和控制电压产生电路7连接到用作源线的位线以提供电压Vss(0V)或者b’-a’(1V)。然而，可以通过例如如下方式读出数据，即确保稳定电流所需的时间，或者首先从大电流流经的单元读出数据，然后对除了大电流流经的单元以外的单元即具有较小电流的单元执行读出操作，并且重复该操作。
在图16中，位线BL0o、BL2o以及BL4o被用作源线以从位线BL0e、BL2e、BL4e...分别读出数据。然而，固定的电位(例如0V)可以被施加到相邻的位线BL1e和BL1o、BL3e和BL3o、BL5e和BL5o...，并且被用作屏蔽来抑制耦合。在这种情况下，图16所示的数据存储电路的每一个都连接到一组四位线上。
第二实施例将相邻的未选择的位线用作源线，并且如果电平B被写入到单元，则源线被提供地电位。如果电平A(＜B)被写入到单元，则源线被提供电位B-A，与电平B被写入其的单元对应的选择位线被提供Vpre，并且电平A被写入其的选择位线被提供电位B-A+Vpre以将选择的字线设定为电位B。此外，数据存储电路10具有TDCA和TDCB，并且根据存储在SDC中的数据来切换它们。这使得可以同时校验将要被写入到存储单元的多个阈值电压。因此，可以减少所需的校验操作，使得能够提高写入速度。
在第二实施例中，奇数位线BL0o和BL1o至BLKo以及偶数位线BL0e和BL1e至BLKe可以被选择性地用作源线。在这种情况下，在图16所示的结构中，为了选择例如位线BL0o，将位线SGS1设定为高电平以导通选择栅S1-1。NAND单元的一端因此被连接到位线BL0o。同时，将选择线SGD1设定为高电平以导通选择栅S2-1。NAND的另一端因此被连接到未选择的位线BL0e。未选择的位线BL0e起源线的作用。在这种情况下，以字线WL31和WL30到WL0的顺序选择存储单元，其中数据被写入到选择的存储单元。
例如，如果位线BL0e被选择，则选择线SGD2被设定为高电平以导通选择栅S2-2。NAND单元的一端因此被连接到位线BL0e。同时，选择线SGS2被设定为高电平以导通选择栅S1-2。NAND单元的另一端因此被连接到未选择的位线BL0o。未选择的位线BL0o起源线的作用。
在这种情况下，如图19中的虚线所示，数据存储电路可以具有将位线BL0o连接到数据存储电路10的晶体管61v以及将位线BL0e连接到位线充电电路的晶体管61y。于是可以通过晶体管62c_A、62c_B和61x、61y将电压BLCRL_A和BLCRL_B选择性地提供给奇数或者偶数位线。
在第二实施例中，通过一个校验操作执行了两个电平的校验。然而，并不限制于此。在四个电平的情况下，例如，可以同时校验三个电平、四个电平或者多个电平。此外，在八个值的情况下，也可以同时校验七个电平、八个电平或者多个电平，以及在16个值的情况下，可以同时校验15个电平、16个电平或者多个电平。
本领域技术人员很容易想到其它的优点和修改例。因此，本发明在其更宽的方面并不限于在此示出和描述的具体细节和示例性实施例。因此，只要不脱离由所附的权利要求及其等同物所限定的总发明构思的精神或范围，可以进行各种修改。

Claims (20)

1.一种半导体存储器装置，其特征在于包括：
存储单元阵列，具有字线和位线，并且其中多个串联的存储单元被设置为矩阵，为所述存储单元中的每一个设定多个阈值电压中的一个；
选择晶体管，从所述字线中选择；以及
控制电路，包括字线控制电路、位线控制电路和负电压产生电路，根据输入数据控制所述字线和位线以及衬底的电位，所述控制电路控制对所述存储单元执行的数据写入操作、数据读出操作和数据擦除操作，
其中所述选择晶体管形成于所述衬底上，并且对于读出操作，将第一负电压提供给所述衬底，将不小于所述第一负电压的第一电压提供给选择的字线，并且将第二电压提供给未选择的字线。
2.根据权利要求1的装置，其特征在于，所述控制电路的一部分形成于在P型的所述衬底中形成的N型阱区中以及在所述N型阱区中形成的P型阱区中。
3.根据权利要求1的装置，其特征在于，所述控制电路包括：
泵浦电路，产生响应于时钟信号的负电压；
检测电路，连接到所述泵浦电路的输出端，所述检测电路检测来自所述泵浦电路的输出电压；
振荡器，产生所述时钟信号；以及
控制部分，向其提供来自所述检测电路的输出信号，所述控制部分根据来自所述检测电路的所述输出信号控制所述振荡器。
4.根据权利要求1的装置，其特征在于，所述存储单元中的每一个存储多个阈值电压中的一个，并且所述多个阈值电压中的一些是负值。
5.根据权利要求1的装置，其特征在于，所述多个阈值电压的中心部分是0V。
6.根据权利要求1的装置，其特征在于，所述多个阈值电压的中心部分是具有最小数据保持的阈值电压。
7.一种半导体存储器装置，其特征在于包括：
存储单元阵列，具有字线和位线，并且其中多个串联的存储单元被设置为矩阵，为所述存储单元中的每一个设定多个阈值电压中的一个；
选择晶体管，从所述字线中选择；以及
控制电路，包括字线控制电路、位线控制电路和负电压产生电路，根据输入数据控制所述字线和位线以及衬底的电位，以控制对所述存储单元执行的数据写入操作、数据读出操作和数据擦除操作，
其中所述选择晶体管形成于所述衬底上，并且对于写入操作，将第二负电压提供给所述衬底，并且将不小于所述第二负电压的第三电压提供给未选择的字线的一部分。
8.根据权利要求7的装置，其特征在于，所述控制电路向位于比写入对象存储单元更接近于源线的未选择的字线提供所述第三电压。
9.根据权利要求7的装置，其特征在于，所述控制电路的一部分形成于在P型的所述衬底中形成的N型阱区中以及在所述N型阱区中形成的P型阱区中。
10.根据权利要求7的装置，其特征在于，所述存储单元中的每一个存储多个阈值电压中的一个，并且所述多个阈值电压中的一些是负值。
11.一种半导体存储器装置，其特征在于包括：
存储单元阵列，其中多个串联的存储单元被设置为矩阵，所述存储单元连接到字线和位线，并且为所述存储单元中的每一个设定多个阈值电压中的一个；
选择晶体管，从所述字线中选择；以及
控制电路，包括字线控制电路、位线控制电路和负电压产生电路，根据输入数据控制所述字线和位线以及衬底的电位，以控制对所述存储单元执行的数据写入操作、数据读出操作和数据擦除操作，
其中所述选择晶体管形成于所述衬底上，并且对于擦除校验读出操作，将第三负电压提供给所述衬底，并且将不小于所述第三负电压的第四电压提供给选择的字线。
12.根据权利要求11的装置，其特征在于，所述控制电路的一部分形成于在P型的所述衬底中形成的N型阱区中以及在所述N型阱区中形成的P型阱区中。
13.根据权利要求11的装置，其特征在于，所述存储单元中的每一个存储多个阈值电压中的一个，并且所述多个阈值电压中的一些是负值。
14.一种半导体存储器装置，其特征在于包括：
存储单元阵列，其中连接到字线和位线的多个串联的存储单元被设置为矩阵；
控制部分，其将第一电压提供给所述位线的与第一存储单元对应的第一位线，第一阈值电压被写入到所述第一存储单元，所述控制部分将通过把所述第一电压与在所述第一阈值电压和第二阈值电压之间的差值电压相加而获得的电压提供给与第二存储单元对应的第二位线，低于所述第一阈值电压的所述第二阈值电压被写入到所述第二存储单元，所述控制部分将低于所述第一电压的第二电压提供给作为源线连接的并且与所述第一存储单元对应的第三位线，所述控制部分将通过把所述第二电压与在所述第一阈值电压和所述第二阈值电压之间的差值电压相加而获得的电压提供给作为源线连接的并且与所述第二存储单元对应的第四位线；
第一数据存储电路，其在写入数据校验操作期间检测并保持所述第一位线的电位；以及
第二数据存储电路，其在所述写入数据校验操作期间检测并保持所述第二位线的电位。
15.根据权利要求14的装置，其特征在于，所述控制部分将所述第一阈值电压提供给选择的字线。
16.根据权利要求14的装置，其特征在于，所述第二电压是接地电位。
17.根据权利要求14的装置，其特征在于还包括：
第一选择电路，根据第一选择信号将两条相邻的位线中的一条连接到所述多个串联的存储单元的一端；以及
第二选择电路，根据第二选择信号将两条相邻的位线中的另一条连接到所述多个串联的存储单元的另一端。
18.根据权利要求14的装置，其特征在于，所述存储单元中的每一个存储多个阈值电压中的一个，并且所述多个阈值电压中的一些是负值。
19.根据权利要求14的装置，其特征在于，所述多条位线中的未选择的一条起源线的作用。
20.根据权利要求14的装置，其特征在于还包括：
NAND单元，包括所述存储单元；
第一接触，连接第一位线和所述NAND单元的一端；以及
第二接触，连接第二位线和所述NAND单元的另一端；
其中所述第一和第二接触被分隔开并且被设置为沿着所述第一和第二位线的纵向方向。
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