KR100390955B1 - 낸드-타입 메모리 어레이 및 이를 이용한 독출, 프로그램및 소거 방법 - Google Patents
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Abstract
본 발명은 낸드-타입 메모리 어레이 및 이를 이용한 독출, 프로그램 및 소거 방법에 관한 것으로, 딥 트렌치 아이소레이션(DTI) 방식을 사용하는 낸드-타입 메모리 어레이에서 웰의 바이어스를 프로그램시 네거티브 바이어스를, 소거시 포지티브 바이어스를 넣어주기 위하여 웰과 비트 라인을 연결시켜 놓으므로서 독출시 커다란 웰 로딩으로 인하여 독출 속도가 느리게되는 것을 개선시키기 위하여, 소거와 독출시 웰의 바이어스를 인가하는 웰 단자, 이를 셀렉트하기 위한 트리플 웰 셀렉트 게이트 및 프로그램시 웰에 비트 라인을 통하여 바이어스를 인가할 수 있도록 하기 위한 프로그램 웰 셀렉트 게이트를 추가로 구성시켜 웰과 비트 라인을 분리시켜 독출시 속도 저하를 방지할 수 있는 낸드-타입 메모리 어레이 및 이를 이용한 독출, 프로그램 및 소거 방법에 관하여 기재된다.
Description
본 발명은 낸드-타입 메모리 어레이 및 이를 이용한 독출, 프로그램 및 소거 방법에 관한 것으로, 특히 웰과 비트 라인을 분리시켜 독출시 속도 저하를 방지할 수 있는 낸드-타입 메모리 어레이 및 이를 이용한 독출, 프로그램 및 소거 방법에 관한 것이다.
일반적으로, 딥 트렌치 아이소레이션(deep trench isolation; DTI)방식을 사용하는 낸드-타입 메모리 어레이에서는 독립된 Well을 사용 하므로, 독출, 프로그램 및 소거시 모든 웰 바이어스를 비트 라인을 통해 인가한다.
도 1a 및 도 1b는 종래 기술에 따른 낸드-타입 메모리 어레이 단면도로서, 도 1a는 어레이의 워드 라인 방향으로 절단한 단면을 도시한 것이고, 도 1b는 어레이의 비트 라인 방향으로 절단한 단면을 도시한 것이다.
도 1a 및 도 1b를 참조하여 종래 낸드-타입 메모리 어레이의 구성을 설명하면 다음과 같다.
도 1a를 참조하면, P형 기판(11)에 트리플 N웰(triple N well; 12)이 형성되고, 트리플 N웰(12) 내에 포함되도록 트리플 P웰(13)이 형성된다. 트리플 P웰(13)은 다수의 딥 트렌치 소자분리막(14)에 의해 독립적으로 다수개 분리된다. 각각의 트리플 P웰(13) 상에는 플로팅 게이트(17)가 형성된다. 각각의 플로팅 게이트(17)에 중첩되어 워드 라인(20)이 지나간다.
도 1b를 참조하면, 제 1 내지 제 11 N+접합부(15a 내지 15k)와 P+접합부(16)는 고립형태로 트리플 P웰(13) 내에 형성된다. 제 1 내지 제 6 플로팅 게이트(17a 내지 17f)는 고립형태로 트리플 P웰(13) 상에 형성된다. 소오스 단자(source node; 19)는 제 2 N+접합부(15b)에 연결된다. 제 1 및 제 2 소오스 셀렉트 라인(source select line; 18a 및 18b) 각각은 제 2 N+접합부(15b)를 중심으로 양측에 형성된다. 비트 라인(bit line; 23)은 P+접합부(16)와 이 P+접합부(16)의 양쪽에 형성된 제 7 및 제 8 N+접합부(15g 및 15h) 각각에 배선으로 연결된다. 제 1 드레인 셀렉트 라인(drain select line; 22a)은 제 7 N+접합부(15g)의 일측에 형성되고, 제 2 드레인 셀렉트 라인(22b)은 제 8 N+접합부(15h)의 일측에 형성된다. 제 2 소오스 셀렉트라인(18b) 및 제 1 드레인 셀렉트 라인(22a) 사이에서, 제 1 패스 게이트(pass gate; 20a)는 제 1 플로팅 게이트(17a)에 중첩되어 형성되고, 제 1 셀 게이트(cell gate; 21a)는 제 2 플로팅 게이트(17b)에 중첩되어 형성되고, 제 2 패스 게이트(20b)는 제 3 플로팅 게이트(17c)에 중첩되어 형성된다. 여기서, 제 1 셀 게이트(21b)는 제 1 패스 게이트(20a) 및 제 2 패스 게이트(20b) 사이에 위치된다. 제 2 드레인 셀렉트 라인(22b) 쪽에도 상기한 바와 마찬가지로 제 3 패스 게이트(20c)는 제 4 플로팅 게이트(17d)에 중첩되어 형성되고, 제 2 셀 게이트(cell gate; 21b)는 제 5 플로팅 게이트(17e)에 중첩되어 형성되고, 제 4 패스 게이트(20d)는 제 6 플로팅 게이트(17f)에 중첩되어 형성된다.
상기에서, 소오스 단자(19), 소오스 셀렉트 라인들(18a 및 18b), 드레인 셀렉트 라인들(22a 및 22b), 패스 게이트들(20a 내지 20d) 및 셀 게이트들(21a 및 21b) 각각은 트리플 P웰(13)에 교차되는 방향으로 형성되며, 비트 라인(23)은 트리플 P웰(13)의 방향으로 형성된다.
낸드-타입 메모리 어레이는 상기한 구성을 기본으로 하며, 이러한 기본 구성이 일정하게 배열되어 이루어진다.
상기한 종래 낸드-타입 메모리 어레이의 독출, 프로그램 및 소거 동작을 낸드-타입 메모리 어레이의 노드 바이어스 상태(node bias condition)를 도시한 도 2를 참조하여 설명하면 다음과 같다.
먼저, 독출 동작은 비트 라인(23)에 0 ~ 1V의 전압을 인가하고, 트리플 P웰(13)에 0V의 전압을 인가하고, 소오스 단자(19)에 3V의 전압을 인가하고, 드레인 셀렉트 라인(22)에 5V의 전압을 인가하고, 소오스 셀렉트 라인(18)에 5V의 전압을 인가하고, 셀 게이트(21)에 3V의 전압을 인가하고, 트리플 N웰(12)에 3V의 전압을 인가하여 이루어진다.
프로그램 동작은 비트 라인(23)에 -9V의 전압을 인가하고, 트리플 P웰(13)에 -9V의 전압을 인가하고, 소오스 단자(19)에 0V의 전압을 인가하고, 드레인 셀렉트 라인(22)에 0V의 전압을 인가하고, 소오스 셀렉트 라인(18)에 -9V의 전압을 인가하고, 셀 게이트(21)에 9V의 전압을 인가하고, 트리플 N웰(12)에 0V의 전압을 인가하여 이루어진다.
소거 동작은 비트 라인(23)에 9V의 전압을 인가하고, 트리플 P웰(13)에 9V의 전압을 인가하고, 소오스 단자(19)를 플로팅(floating) 시키고, 드레인 셀렉트 라인(22)을 플로팅 시키고, 소오스 셀렉트 라인(18)을 플로팅 시키고, 셀 게이트(21)에 -9V의 전압을 인가하고, 트리플 N웰(12)에 9V의 전압을 인가하여 이루어진다.
상기한 종래 낸드-타입 메모리 어레이는 구조상 딥 트렌치 소자분리막(14)에 의해 트리플 P웰(13)이 독립적으로 존재하기 때문에 독출, 프로그램 및 소거 동작시 모든 웰 바이어스를 비트 라인(23)을 통해 인가할 수밖에 없다.
이러한 방법은 프로그램 및 소거시에는 웰에 바이어스를 인가하여야 함으로 어쩔 수 없으나 독출시에는 웰 로딩(well loading)으로 인하여 독출 속도가 저하된다. 다시 말해서, 독출시 소오스 단자(19)에 3V의 전압이 인가되고, 셀 게이트(21)에 3V가 인가되었을 경우 비트 라인(23)에는 셀을 통과하는 바이어스가 걸리게 되고, 이것을 P+접합부(16)를 통하여 웰을 챠징(charging)하게 된다. 이와 같이 독출시 트리플 P웰(13)의 로딩(loading)이 보이게 되므로써 독출시 속도 지연(speed delay)을 유발시키게 된다.
따라서, 본 발명은 웰과 비트 라인을 분리시켜 독출시 속도 저하를 방지할 수 있는 낸드-타입 메모리 어레이 및 이를 이용한 독출, 프로그램 및 소거 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 낸드-타입 메모리 어레이는 트리플 P웰이 형성된 P형 기판; 상기 트리플 P웰 내에 순서적으로 형성된 제 1 내지 제 8 N+접합부, P+접합부 및 제 9 내지 제 14 N+접합부; 상기 트리플 P웰 상에 형성된 제 1 내지 제 6 플로팅 게이트; 상기 제 2 N+접합부에 연결된 소오스 단자; 상기 제 2 N+접합부를 중심으로 양측에 각각 형성된 제 1 및 제 2 소오스 셀렉트 라인; 상기 제 7 및 제 11 N+접합부 각각에 배선으로 연결된 비트 라인; 상기 제 7 N+접합부의일측에 형성된 제 1 드레인 셀렉트 라인과, 상기 제 11 N+접합부의 일측에 형성된 제 2 드레인 셀렉트 라인; 상기 제 2 소오스 셀렉트 라인과 상기 제 1 드레인 셀렉트 라인 사이에 각각 형성된 제 1 패스 게이트, 제 1 셀 게이트 및 제 2 패스 게이트; 상기 제 2 드레인 셀렉트 라인측의 상기 트리플 P웰 상에 각각 형성된 제 3 패스 게이트, 제 2 셀 게이트 및 제 4 패스 게이트; 상기 제 8 N+접합부, 상기 P+접합부 및 상기 제 9 N+접합부 각각을 연결하는 상호연결 배선; 상기 제 7 N+접합부와 상기 제 8 N+접합부 사이에 형성된 프로그램 웰 셀렉트 게이트; 상기 제 9 N+접합부와 상기 제 11 N+접합부 사이의 상기 제 10 N+접합부에 연결된 P웰 단자; 상기 제 9 N+접합부와 상기 제 10 N+접합부 사이에 형성된 트리플 P웰 셀렉트 게이트; 및 상기 구성들을 기본으로 하며, 이 기본 구성이 일정하게 배열되어 이루어지는 것을 특징으로 한다.
상기에서, 상기 트리플 P웰은 트리플 N웰 내에 형성되며, 상기 패스 게이트들 및 상기 셀 게이트들은 상기 플로팅 게이트 각각에 중첩되며, 상기 셀 게이트는 그 양쪽에 상기 패스 게이트가 각각 위치된다.
상기 소오스 단자, 상기 소오스 셀렉트 라인들, 상기 드레인 셀렉트 라인들, 상기 패스 게이트들 및 상기 셀 게이트들 각각은 상기 트리플 P웰에 교차되는 방향으로 형성되며, 상기 비트 라인은 상기 트리플 P웰의 방향으로 형성된다.
본 발명의 낸드-타입 메모리 어레이에서, 독출 방법은 비트 라인에 0 ~ 1V의 전압을 인가하고, P웰 단자에 0 ~ 1V의 전압을 인가하고, 소오스 단자에 3V의 전압을 인가하고, 드레인 셀렉트 라인에 5V의 전압을 인가하고, 소오스 셀렉트 라인에 5V의 전압을 인가하고, 프로그램 웰 셀렉트 게이트 0V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트에 3V의 전압을 인가하여 이루어지는 것을 특징으로 한다.
본 발명의 낸드-타입 메모리 어레이에서, 프로그램 방법은 비트 라인에 -9V의 전압을 인가하고, P웰 단자에 0의 전압을 인가하고, 소오스 단자에 0V의 전압을 인가하고, 드레인 셀렉트 라인에 0V의 전압을 인가하고, 소오스 셀렉트 라인에 0V의 전압을 인가하고, 프로그램 웰 셀렉트 게이트에 3V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트에 -9V의 전압을 인가하여 이루어지는 것을 특징으로 한다.
본 발명의 낸드-타입 메모리 어레이에서, 소거 방법은 비트 라인에 9V의 전압을 인가하고, P웰 단자에 9V의 전압을 인가하고, 소오스 단자를 플로팅 시키고, 드레인 셀렉트 라인을 플로팅 시키고, 소오스 셀렉트 라인을 플로팅 시키고, 프로그램 웰 셀렉트 게이트에 0V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트에 12V의 전압을 인가하여 이루어지는 것을 특징으로 한다.
도 1a 및 도 1b는 종래 기술에 따른 낸드-타입 메모리 어레이 단면도.
도 2는 종래 기술에 따른 낸드-타입 메모리 어레이의 노드 바이어스 상태를 도시한 도면.
도 3a 및 도 3b는 본 발명의 실시예에 따른 낸드-타입 메모리 어레이 단면도.
도 4는 본 발명의 실시예에 따른 낸드-타입 메모리 어레이의 노드 바이어스 상태를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 31: P형 기판 12, 32: 트리플 N웰
13, 33: 트리플 P웰 14, 34: 소자분리막
15, 35: N+접합부 16, 36: P+접합부
17, 37: 플로팅 게이트 18, 38: 소오스 셀렉트 라인
19, 39: 소오스 단자 20, 40: 패스 게이트
21, 41: 셀 게이트 22, 42: 드레인 셀렉트 라인
23, 43: 비트 라인 100: 상호연결 배선
200: 프로그램 웰 셀렉트 게이트 300: P웰 단자
400: 트리플 P웰 셀렉트 게이트
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 낸드-타입 메모리 어레이 단면도로서, 도 3a는 어레이의 워드 라인 방향으로 절단한 단면을 도시한 것이고, 도 3b는 어레이의 비트 라인 방향으로 절단한 단면을 도시한 것이다.
도 3a 및 도 3b를 참조하여 본 발명의 낸드-타입 메모리 어레이의 구성을 설명하면 다음과 같다.
도 3a를 참조하면, P형 기판(31)에 트리플 N웰(triple N well; 32)이 형성되고, 트리플 N웰(32) 내에 포함되도록 트리플 P웰(33)이 형성된다. 트리플 P웰(33)은 다수의 딥 트렌치 소자분리막(34)에 의해 독립적으로 다수개 분리된다. 각각의 트리플 P웰(33) 상에는 플로팅 게이트(37)가 형성된다. 각각의 플로팅 게이트(37)에 중첩되어 워드 라인(40)이 지나간다.
도 3b를 참조하면, 제 1 내지 제 8 N+접합부(35a 내지 35h), P+접합부(36) 및 제 9 내지 제 14 N+접합부(35i 내지 35n)는 고립형태로 트리플 P웰(33) 내에 순서적으로 형성된다. 제 1 내지 제 6 플로팅 게이트(37a 내지 37f)는 고립형태로 트리플 P웰(33) 상에 순서적으로 형성된다. 소오스 단자(source node; 39)는 제 2 N+접합부(35b)에 연결된다. 제 1 및 제 2 소오스 셀렉트 라인(source select line; 38a 및 38b) 각각은 제 2 N+접합부(35b)를 중심으로 양측에 형성된다. 비트 라인(bit line; 43)은 제 7 및 제 11 N+접합부(35g 및 15k) 각각에 배선으로 연결된다. 제 1 드레인 셀렉트 라인(drain select line; 42a)은 제 7 N+접합부(35g)의 일측에 형성되고, 제 2 드레인 셀렉트 라인(42b)은 제 11 N+접합부(35k)의 일측에 형성된다. 제 2 소오스 셀렉트 라인(38b)과 제 1 드레인 셀렉트 라인(42a) 사이에서, 제 1 패스 게이트(pass gate; 40a)는 제 1 플로팅 게이트(37a)에 중첩되어 형성되고, 제 1 셀 게이트(cell gate; 41a)는 제 2 플로팅 게이트(37b)에 중첩되어 형성되고, 제 2 패스 게이트(40b)는 제 3 플로팅 게이트(37c)에 중첩되어 형성된다. 여기서, 제 1 셀 게이트(41b)는 제 1 패스 게이트(40a)와 제 2 패스 게이트(40b) 사이에 위치된다. 제 2 드레인 셀렉트 라인(42b) 쪽에도 상기한 바와 마찬가지로 제 3 패스 게이트(40c)는 제 4 플로팅 게이트(37d)에 중첩되어 형성되고, 제 2 셀 게이트(cell gate; 41b)는 제 5 플로팅 게이트(37e)에 중첩되어 형성되고, 제 4 패스 게이트(40d)는 제 6 플로팅 게이트(37f)에 중첩되어 형성된다.
상기에서, 소오스 단자(39), 소오스 셀렉트 라인들(38a 및 38b), 드레인 셀렉트 라인들(42a 및 42b), 패스 게이트들(40a 내지 40d) 및 셀 게이트들(41a 및 41b) 각각은 트리플 P웰(33)에 교차되는 방향으로 형성되며, 비트 라인(43)은 트리플 P웰(33)의 방향으로 형성된다.
본 발명은 독출 동작시 웰 로딩을 방지하기 위하여 전술한 구성에 다음과 같은 새로운 구성이 추가된다.
상기 구조에서, 비트 라인(43)은 제 7 및 제 11 N+접합부(35g 및 15k) 각각에 배선으로 연결되는데, 제 7 및 제 11 N+접합부(35g 및 15k)의 사이에서, 제 8 N+접합부(35h), P+접합부(36) 및 제 9 N+접합부(35i) 각각은 상호연결 배선(interconnection line; 100)으로 연결되고, 프로그램 웰 셀렉트 게이트(program well select gate; 200)는 비트 라인(43)에 연결된 제 7 N+접합부(35g)와 상호연결 배선(100)에 연결된 제 8 N+접합부(35h) 사이에 형성되고, P웰 단자(300)는 비트 라인(43)에 연결된 제 11 N+접합부(35k)와 상호연결 배선(100)에 연결된 제 9 N+접합부(35i) 사이의 제 10 N+접합부(35j)에 연결되어 형성되고, 트리플 P웰 셀렉트 게이트(400)는 제 9 N+접합부(35i)와 제 10 N+접합부(35j) 사이에 형성된다.
상기에서, P웰 단자(300)는 소거와 독출시 웰의 바이어스를 인가하기 위한 것이며, 트리플 P웰 셀렉트 게이트(400)는 P웰 단자(300)를 선택하기 위한 것이며, 프로그램 웰 셀렉트 게이트(200)는 프로그램시 웰에 비트 라인(43)을 통하여 바이어스를 인가할 수 있도록 하기 위한 것이다.
본 발명의 낸드-타입 메모리 어레이는 상기한 구성을 기본으로 하며, 이러한 기본 구성이 일정하게 배열되어 이루어진다.
상기한 본 발명의 낸드-타입 메모리 어레이의 독출, 프로그램 및 소거 동작을 낸드-타입 메모리 어레이의 노드 바이어스 상태(node bias condition)를 도시한 도 4를 참조하여 설명하면 다음과 같다.
먼저, 독출 동작은 비트 라인(43)에 0 ~ 1V의 전압을 인가하고, P웰 단자(100)에 0 ~ 1V의 전압을 인가하고, 소오스 단자(49)에 3V의 전압을 인가하고, 드레인 셀렉트 라인(42)에 5V의 전압을 인가하고, 소오스 셀렉트 라인(38)에 5V의 전압을 인가하고, 프로그램 웰 셀렉트 게이트(200)에 0V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트(400)에 3V의 전압을 인가하여 이루어진다.
상기에서, 독출시 셀의 소오스 단자에 3V가 인가되고, 소오스 셀렉트 라인에 5V, 패스 게이트에 5V, 셀 게이트에 3V, 드레인 셀렉트 라인에 5V를 인가하면, 소오스의 전압이 셀 스트링(cell string)을 통과하여 비트 라인에 전달되므로, 이를 독출 한다. 이때, 프로그램 웰 셀렉트 게이트가 0V이므로 비트 라인 바이어스는 웰에 전달이 되지 않고, 대신 P웰 단자 바이어스가 트리플 P웰 셀렉트 게이트의 3V로 인하여 P웰에 인가된다.
프로그램 동작은 비트 라인(43)에 -9V의 전압을 인가하고, P웰 단자(300)에 0의 전압을 인가하고, 소오스 단자(49)에 0V의 전압을 인가하고, 드레인 셀렉트 라인(42)에 0V의 전압을 인가하고, 소오스 셀렉트 라인(38)에 0V의 전압을 인가하고, 프로그램 웰 셀렉트 게이트(200)에 3V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트(400)에 -9V의 전압을 인가하여 이루어진다.
상기에서, 프로그램시는 비트 프로그램이 가능하다. 프로그램 하는 비트 라인은 네거티브 전압(negative voltage)이 인가되고, 그렇지 않은 비트 라인에는 0V가 인가된다. 프로그램 하는 경우 비트 라인의 네거티브 바이어스는 연결된 N+접합부에 인가되고, 트리플 P웰과 N+접합부의 다이오드 턴-온(diode turn-on)이 되므로 트리플 P웰의 바이어스는 네거티브가 되고, 프로그램 웰 셀렉트 게이트가 3V이므로 P+접합부를 통하여 트리플 P웰 바이어서는 비트 라인 바이어스와 같게 된다. 이때, 셀 게이트에 포지티브 바이어스가 인가되면 채널 파울러-노드하임 터널링(channel Fowle-Nordhein tunneling)으로 프로그램 된다.
소거 동작은 비트 라인(43)에 9V의 전압을 인가하고, P웰 단자(300)에 9V의 전압을 인가하고, 소오스 단자(49)를 플로팅 시키고, 드레인 셀렉트 라인(42)을 플로팅 시키고, 소오스 셀렉트 라인(38)을 플로팅 시키고, 프로그램 웰 셀렉트 게이트(200)에 0V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트(400)에 12V의 전압을 인가하여 이루어진다.
상기에서, 소거시에는 웰 전체에 포지티브 바이어스(positive bias)를 인가하고, 선택된 셀 게이트에 네거티브 바이어스를 인가하므로써, 채널 파울러-노드하임 터닐링으로 소거를 하게 되는데, P웰 단자에 포지티브 바이어스를 인가하고, 트리플 P웰 셀렉트 게이트에 P웰 단자보다 높은 바이어스를 인가하면, P웰 단자 바이어스는 P+접합부를 통하여 분리 되어있는 전체 P웰에 포지티브 바이어스가 인가되게 되고, 셀 게이트에 네거티브 바이어스를 인가하면 셀은 소거가 된다.
상술한 바와 같이, 본 발명은 소거와 독출시 웰의 바이어스를 인가하는 웰 단자, 이를 셀렉트하기 위한 트리플 웰 셀렉트 게이트 및 프로그램시 웰에 비트 라인을 통하여 바이어스를 인가할 수 있도록 하기 위한 프로그램 웰 셀렉트 게이트를 추가로 구성시켜 웰과 비트 라인을 분리시키므로 독출시 속도 저하를 방지할 수 있고, 이로 인하여 독출 속도가 빠른 소자를 구현할 수 있다.
Claims (9)
- 트리플 P웰이 형성된 P형 기판;상기 트리플 P웰 내에 순서적으로 형성된 제 1 내지 제 8 N+접합부, P+접합부 및 제 9 내지 제 14 N+접합부;상기 트리플 P웰 상에 형성된 제 1 내지 제 6 플로팅 게이트;상기 제 2 N+접합부에 연결된 소오스 단자;상기 제 2 N+접합부를 중심으로 양측에 각각 형성된 제 1 및 제 2 소오스 셀렉트 라인;상기 제 7 및 제 11 N+접합부 각각에 배선으로 연결된 비트 라인;상기 제 7 N+접합부의 일측에 형성된 제 1 드레인 셀렉트 라인과, 상기 제 11 N+접합부의 일측에 형성된 제 2 드레인 셀렉트 라인;상기 제 2 소오스 셀렉트 라인과 상기 제 1 드레인 셀렉트 라인 사이에 각각 형성된 제 1 패스 게이트, 제 1 셀 게이트 및 제 2 패스 게이트;상기 제 2 드레인 셀렉트 라인측의 상기 트리플 P웰 상에 각각 형성된 제 3 패스 게이트, 제 2 셀 게이트 및 제 4 패스 게이트;상기 제 8 N+접합부, 상기 P+접합부 및 상기 제 9 N+접합부 각각을 연결하는상호연결 배선;상기 제 7 N+접합부와 상기 제 8 N+접합부 사이에 형성된 프로그램 웰 셀렉트 게이트;상기 제 9 N+접합부와 상기 제 11 N+접합부 사이의 상기 제 10 N+접합부에 연결된 P웰 단자;상기 제 9 N+접합부와 상기 제 10 N+접합부 사이에 형성된 트리플 P웰 셀렉트 게이트; 및상기 구성들을 기본으로 하며, 이 기본 구성이 일정하게 배열되어 이루어지는 것을 특징으로 하는 낸드-타입 메모리 어레이.
- 제 1 항에 있어서,상기 트리플 P웰은 트리플 N웰 내에 형성된 것을 특징으로 하는 낸드-타입 메모리 어레이.
- 제 1 항에 있어서,상기 패스 게이트들 및 상기 셀 게이트들은 상기 플로팅 게이트 각각에 중첩된 것을 특징으로 하는 낸드-타입 메모리 어레이.
- 제 1 항에 있어서,상기 셀 게이트는 그 양쪽에 상기 패스 게이트가 각각 위치되는 것을 특징으로 하는 낸드-타입 메모리 어레이.
- 제 1 항에 있어서,상기 소오스 단자, 상기 소오스 셀렉트 라인들, 상기 드레인 셀렉트 라인들, 상기 패스 게이트들 및 상기 셀 게이트들 각각은 상기 트리플 P웰에 교차되는 방향으로 형성된 것을 특징으로 하는 낸드-타입 메모리 어레이.
- 제 1 항에 있어서,상기 비트 라인은 상기 트리플 P웰의 방향으로 형성된 것을 특징으로 하는 낸드-타입 메모리 어레이.
- 상기 제 1 항의 낸드-타입 메모리 어레이 구조에서,비트 라인에 0 ~ 1V의 전압을 인가하고, P웰 단자에 0 ~ 1V의 전압을 인가하고, 소오스 단자에 3V의 전압을 인가하고, 드레인 셀렉트 라인에 5V의 전압을 인가하고, 소오스 셀렉트 라인에 5V의 전압을 인가하고, 프로그램 웰 셀렉트 게이트 0V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트에 3V의 전압을 인가하여 이루어지는 것을 특징으로 하는 낸드-타입 메모리 어레이의 독출 방법.
- 상기 제 1 항의 낸드-타입 메모리 어레이 구조에서,비트 라인에 -9V의 전압을 인가하고, P웰 단자에 0의 전압을 인가하고, 소오스 단자에 0V의 전압을 인가하고, 드레인 셀렉트 라인에 0V의 전압을 인가하고, 소오스 셀렉트 라인에 0V의 전압을 인가하고, 프로그램 웰 셀렉트 게이트에 3V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트에 -9V의 전압을 인가하여 이루어지는 것을 특징으로 하는 낸드-타입 메모리 어레이의 프로그램 방법.
- 상기 제 1 항의 낸드-타입 메모리 어레이 구조에서,비트 라인에 9V의 전압을 인가하고, P웰 단자에 9V의 전압을 인가하고, 소오스 단자를 플로팅 시키고, 드레인 셀렉트 라인을 플로팅 시키고, 소오스 셀렉트 라인을 플로팅 시키고, 프로그램 웰 셀렉트 게이트에 0V의 전압을 인가하고, 트리플 P웰 셀렉트 게이트에 12V의 전압을 인가하여 이루어지는 것을 특징으로 하는 낸드-타입 메모리 어레이의 소거 방법.
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