TWI621247B - Semiconductor memory device - Google Patents

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TWI621247B
TWI621247B TW105121120A TW105121120A TWI621247B TW I621247 B TWI621247 B TW I621247B TW 105121120 A TW105121120 A TW 105121120A TW 105121120 A TW105121120 A TW 105121120A TW I621247 B TWI621247 B TW I621247B
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Toshiki Hisada
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Abstract

本發明之實施形態提供一種不使晶片面積變大而防止發生寫入、抹除不良之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1區塊BLKa，其包含第1字元線與第2字元線；第2區塊BLKb，其包含第3字元線與第4字元線，且於第1方向上設置於上述第1區塊之鄰近；第1電晶體群223A，其包含與上述第1字元線電性連接之第1電晶體及與上述第2字元線電性連接之第2電晶體，且在正交於上述第1方向之第2方向上設置於上述第1與第2區塊之鄰近；及第2電晶體群223B，其包含與上述第3字元線電性連接之第3電晶體及與上述第4字元線電性連接之第4電晶體，且於上述第2方向上設置於上述第1電晶體群之鄰近。

Description

半導體記憶裝置 [相關申請案]
本申請案享有以日本專利申請案2016-19265號(申請日：2016年2月3日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體記憶裝置。
已知有記憶胞呈三維排列之NAND(Not And，反及)型快閃記憶體。
本發明之實施形態提供一種不使晶片面積變大而防止發生寫入、抹除不良之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1區塊，其包含第1字元線與第2字元線；第2區塊，其包含第3字元線與第4字元線，且於第1方向上設置於上述第1區塊之鄰近；第1電晶體群，其包含與上述第1字元線電性連接之第1電晶體及與上述第2字元線電性連接之第2電晶體，且於正交於上述第1方向之第2方向上設置於上述第1與第2區塊之鄰近；及第2電晶體群，其包含與上述第3字元線電性連接之第3電晶體及與上述第4字元線電性連接之第4電晶體，且於上述第2方向上設置於上述第1電晶體群之鄰近。
20‧‧‧p型井區域
23‧‧‧配線層
24‧‧‧配線層
25‧‧‧配線層
27‧‧‧區塊絕緣層
28‧‧‧電荷記憶層
29‧‧‧穿隧絕緣層
31‧‧‧半導體層
32‧‧‧配線層
33‧‧‧N+型雜質擴散層
34‧‧‧P+型雜質擴散層
35‧‧‧接觸插塞
36‧‧‧配線層
37‧‧‧接觸插塞
38‧‧‧配線層
100‧‧‧周邊電路
110‧‧‧定序器
120‧‧‧電荷泵
130‧‧‧暫存器
140‧‧‧驅動器
200‧‧‧核心部
210‧‧‧記憶胞陣列
211‧‧‧NAND串
220‧‧‧列解碼器
220_0‧‧‧列解碼器
220_1‧‧‧列解碼器
221‧‧‧位址解碼器
222‧‧‧增壓電路
223A‧‧‧傳輸電晶體群
223A_0‧‧‧傳輸電晶體群
223A_1‧‧‧傳輸電晶體群
223B‧‧‧傳輸電晶體群
223B_0‧‧‧傳輸電晶體群
223B_1‧‧‧傳輸電晶體群
223C‧‧‧傳輸電晶體群
224‧‧‧引出配線
224A‧‧‧引出配線
224A_0‧‧‧引出配線
224A_1‧‧‧引出配線
224B‧‧‧引出配線
224B_0‧‧‧引出配線
224B_1‧‧‧引出配線
224C‧‧‧引出配線
225‧‧‧元件分離區域
226‧‧‧屏蔽閘極
230‧‧‧感測放大器
240‧‧‧源極線驅動器
250‧‧‧井驅動器
A(A0、A1、A2、…)‧‧‧輸入位址
BL(BL0~BL(K-1)‧‧‧位元線
BLK‧‧‧區塊
BLK0~BLK5‧‧‧區塊
BLKa‧‧‧區塊
BLKb‧‧‧區塊
CA‧‧‧接點
CB‧‧‧接點
CGSD‧‧‧控制閘極線
CGSS‧‧‧控制閘極線
G1‧‧‧閘極
G1A‧‧‧閘極
G1B‧‧‧閘極
G2‧‧‧閘極
G2A‧‧‧閘極
G2B‧‧‧閘極
MT‧‧‧記憶胞電晶體
MT0~MT7‧‧‧記憶胞電晶體
SD01_0A~SD01_3A‧‧‧擴散層區域
SD01_0B~SD01_3B‧‧‧擴散層區域
SD012_0A~SD012_3A‧‧‧擴散層區域
SD012_0B~SD012_3B‧‧‧擴散層區域
SD23_0~SD23_7‧‧‧擴散層區域
SD23_0A~SD23_3A‧‧‧擴散層區域
SD23_0B~SD23_3B‧‧‧擴散層區域
SD45_0A~SD45_3A‧‧‧擴散層區域
SD45_0B~SD45_3B‧‧‧擴散層區域
SD345_0A~SD345_3A‧‧‧擴散層區域
SD345_0B~SD345_3B‧‧‧擴散層區域
SD678_0A~SD678_3A‧‧‧擴散層區域
SD678_0B~SD678_3B‧‧‧擴散層區域
SGD‧‧‧選擇閘極線
SGD0~SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SU0~SU3‧‧‧串單元
Vera‧‧‧抹除電壓
Viso‧‧‧電壓
Vpgm‧‧‧寫入電壓
VRDEC‧‧‧列解碼器用驅動電壓
WL‧‧‧字元線
WL0~WL7‧‧‧字元線
WT‧‧‧傳輸電晶體
WT0~WT7‧‧‧傳輸電晶體
WT1A‧‧‧傳輸電晶體
WT1B‧‧‧傳輸電晶體
WT2A‧‧‧傳輸電晶體
WT2B‧‧‧傳輸電晶體
WTSD‧‧‧傳輸電晶體
WTSS‧‧‧傳輸電晶體
圖1係表示第1實施形態之半導體記憶裝置之方塊圖。
圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列之電路圖。
圖3係表示第1實施形態之半導體記憶裝置之記憶胞陣列之剖視圖。
圖4係表示第1實施形態之半導體記憶裝置之列解碼器之方塊圖。
圖5係表示第1實施形態之半導體記憶裝置之列解碼器之佈局圖。
圖6係表示比較例之半導體記憶裝置之列解碼器之佈局圖，且係表示抹除動作中之施加電壓之圖。
圖7係表示第1實施形態之半導體記憶裝置之列解碼器之佈局圖，且係表示抹除動作中之施加電壓之圖。
圖8係表示第1實施形態之半導體記憶裝置之列解碼器之變化例之佈局圖。
圖9係表示第2實施形態之半導體記憶裝置之列解碼器之佈局圖。
圖10係表示第3實施形態之半導體記憶裝置之列解碼器之佈局圖。
圖11係表示第4實施形態之半導體記憶裝置之列解碼器之佈局圖。
圖12係表示第4實施形態之半導體記憶裝置之列解碼器之變化例之佈局圖。
圖13係表示第4實施形態之半導體記憶裝置之列解碼器之變化例之佈局圖。
圖14係表示第5實施形態之半導體記憶裝置之列解碼器之佈局 圖。
以下，參照圖式，對本實施形態進行說明。於圖式中，對相同部分附註相同之參照符號。
<第1實施形態>
以下，利用圖1至圖7，對第1實施形態之半導體記憶裝置進行說明。此處，作為半導體記憶裝置，以三維積層型之NAND型快閃記憶體為例進行說明。
(第1實施形態中之整體構成例)
如圖1所示，半導體記憶裝置(NAND型快閃記憶體)具備核心部200及周邊電路100。
核心部200具備記憶胞陣列210、列解碼器220、感測放大器230、源極線驅動器240、及井驅動器250。
記憶胞陣列210具備複數個區塊BLK(BLK0、BLK1、BLK2、…)。各區塊BLK係複數個非揮發性記憶胞之集合。各非揮發性記憶胞藉由字元線及位元線建立關聯。區塊BLK係資料之抹除單位，同一區塊BLK內之資料被統一抹除。各區塊BLK具備複數個串單元(SU0、SU1、SU2、…)。各串單元SU係將記憶胞串聯連接而成之NAND串211之集合。記憶胞陣列210內之區塊數、及1個區塊BLK內之串單元數為任意。
再者，區塊BLK內之資料抹除並不限於統一進行，亦能以較區塊小之單位、例如半區塊(HBL)單位來抹除。以較區塊小之單位進行抹除之實例例如記載於名為“非揮發性半導體記憶裝置”且於2011年9月18日申請之美國專利申請案13/235,389號、及於2010年1月27日申請之美國專利申請案12/694,690號中。
列解碼器220解碼區塊位址或頁位址，選擇對應之區塊BLK之任 一條字元線。並且，列解碼器220對選擇字元線及非選擇字元線施加適當之電壓。列解碼器220之詳情於下文中進行敍述。
感測放大器230於資料之讀取時，感測自記憶胞讀取至位元線之資料。又，於資料之寫入時，將寫入資料傳輸至記憶胞。
源極線驅動器240對源極線施加電壓。
井驅動器250對形成NAND串211之井區域施加電壓。
周邊電路100具備定序器110、電荷泵120、暫存器130、及驅動器140。
定序器110控制NAND型快閃記憶體整體之動作。
電荷泵120對自外部賦予之電源電壓進行升壓，將所需之電壓供給至驅動器140。
驅動器140將資料之寫入、讀取、及抹除所需之電壓供給至列解碼器220、感測放大器230、源極線驅動器240、及井驅動器250。
暫存器130保存各種信號。例如，保存資料之寫入或抹除動作之狀態，藉此將動作是否正常結束通知給未圖示之控制器。又，暫存器130亦能夠保存各種表。
(第1實施形態中之記憶胞陣列之構成例)
圖2中示出有1個區塊BLK。
如圖2所示，區塊BLK例如包含4個串單元SU(SU0~SU3)。又，各個串單元SU包含複數個NAND串211。
各個NAND串211例如包含8個記憶胞電晶體MT(MT0~MT7)、及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包含控制閘極及電荷記憶層之積層閘極，非揮發地保存資料。再者，記憶胞電晶體MT之個數不限於8個，亦可為16個或32個、64個、128個等，其數量不受限定。記憶胞電晶體MT0~MT7之電流路徑串聯形成。一端側之記憶胞電晶體MT7之一端與選擇電晶體ST1之一端連接，另一端側之記憶胞 電晶體MT0之一端與選擇電晶體ST2之一端連接。
串單元SU0~SU3之選擇電晶體ST1之閘極之各者與選擇閘極線SGD0~SGD3之各者共通連接。另一方面，選擇電晶體ST2之閘極於複數個串單元間與同一選擇閘極線SGS共通連接。又，位於同一區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極分別與字元線WL0~WL7之各者共通連接。
即，字元線WL0~WL7及選擇閘極線SGS於同一區塊BLK內之複數個串單元SU0~SU3間共通連接。另一方面，選擇閘極線SGD即使於同一區塊BLK內，亦為各串單元SU0~SU3之間分別獨立。
又，於記憶胞陣列210內配置成矩陣狀之NAND串211中，位於同一列之NAND串211之選擇電晶體ST1之另一端與任一條位元線BL(BL0~BL(K-1)，(K-1)為1以上之自然數)共通連接。即，位元線BL於複數個串單元SU間共通連接NAND串211。又，選擇電晶體ST2之另一端與源極線SL共通連接。源極線SL例如於複數個區塊間共通連接NAND串211。
串單元SU0~SU3各自之選擇電晶體ST1之閘極與選擇閘極線SGD0~SGD3之各者共通連接。另一方面，選擇電晶體ST2之閘極於複數個串單元間與同一選擇閘極線SGS共通連接。又，位於同一區塊內之記憶胞電晶體MT0~MT5之控制閘極分別與字元線WL0~WL5之各者共通連接。
即，字元線WL0~WL5及選擇閘極線SGS於同一區塊BLK內之複數個串單元SU0~SU3間共通連接，相對於此，選擇閘極線SGD0~SGD3即使於同一區塊，亦為於各串單元SU0~SU3之間分別獨立。
位於同一區塊內之記憶胞電晶體MT之資料例如被統一抹除。相對於此，資料之讀取及寫入係針對任一區塊之任一串單元SU中之與任一字元線WL共通連接之複數個記憶胞電晶體MT而統一地進行。將 該資料單位稱為「頁」。
如圖3所示，於半導體襯底之p型井區域20上設置複數個NAND串211。
更具體而言，於p型井區域20上，記憶柱MP於第3方向(積層方向)上延伸。記憶柱MP包含半導體層31、穿隧絕緣層29、電荷記憶層28、及區塊絕緣層27。半導體層31發揮作為NAND串211之電流路徑之功能，於記憶胞電晶體MT及選擇電晶體ST動作時形成通道。以覆蓋該半導體層31之周圍之方式依序設置穿隧絕緣層29、電荷記憶層28、及區塊絕緣層27。並且，以覆蓋區塊絕緣層27之周圍之方式自第3方向之下方側依序設置複數個配線層25、複數個配線層23、及複數個配線層24。
配線層25發揮作為選擇閘極線SGS之功能，配線層23發揮作為字元線WL之功能，配線層24發揮作為選擇閘極線SGD之功能。選擇閘極線SGD於第2方向(紙面內側之方向)上延伸。
由記憶柱MP及配線層25構成選擇電晶體ST2。又，由記憶柱MP及配線層23構成記憶胞電晶體MT。又，由記憶柱MP及配線層24構成選擇電晶體ST1。
再者，此處複數層(本例中為4層)配線層25電性共通連接，並且與同一選擇閘極線SGS連接。即，該4層配線層25實質上發揮作為1個選擇電晶體ST2之閘極電極之功能。選擇電晶體ST1(4層選擇閘極線SGD)中亦相同。
根據以上構成，於各NAND串211中，在井區域20上依序積層選擇電晶體ST2、記憶胞電晶體MT、及選擇電晶體ST1。由在第2方向上配置之複數個NAND串211構成串單元SU。
於記憶柱MP之上端設置發揮作為位元線BL之功能之配線層32。位元線BL於第1方向(紙面左右方向)上延伸，且與感測放大器230連 接。
進而，於p型井區域20之表面設置N+型雜質擴散層33及P+型雜質擴散層34。於N+型雜質擴散層33上設置接觸插塞35，於接觸插塞35上設置有發揮作為源極線SL之功能之配線層36。源極線SL與源極線驅動器240連接。又，於P+型雜質擴散層34上設置接觸插塞37，於接觸插塞37上設置發揮作為井配線CPWELL之功能之配線層38。井配線CPWELL與井驅動器250連接。配線層36、38形成於較選擇閘極線SGD更上層且較配線層32更下層。再者，發揮作為井配線CPWELL之功能之配線層38亦可不設置於記憶胞陣列210內。
又，於p型井區域20與最下層之配線層25之間形成閘極絕緣層(穿隧絕緣層29)，配線層25及閘極絕緣層形成至N+型雜質擴散層33附近為止。因此，當最下層之選擇電晶體ST2成為導通狀態時，通道不僅於半導體層31內形成，亦於井區域20之表面形成。即，藉由最下層之選擇電晶體ST2將其上方之選擇電晶體ST2與擴散層33電性連接。藉此，藉由對擴散層33(源極線SL)施加電壓，可對半導體層31之通道賦予電位。另一方面，半導體層31與井區域20連接。因此，亦可藉由對井區域20施加電壓，而對通道賦予電位。
再者，記憶胞陣列210之構成亦可為其他構成。即，記憶胞陣列210之構成例如記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請案第14007,403號中。又，記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請案第14006,524號、名為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請案第12/679,991號、名為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案第12/532,030號中。該等專利申請案之全文以引用的方式併入本文中。
(第1實施形態中之列解碼器之構成例)
於圖4中，表示來自記憶胞陣列210中之1個區塊BLK之1個串單元SU之字元線WL0~WL7與列解碼器220之連接。
如圖4所示，列解碼器220具備位址解碼器221、增壓電路222、及傳輸電晶體WT(WT0~WT7、WTSS、WTSD)。
位址解碼器221根據輸入位址A(A0、A1、A2、…)而選擇區塊BLK。增壓電路222對傳輸電晶體WT之閘極供給升壓電壓。對增壓電路222供給列解碼器用驅動電壓VRDEC。
傳輸電晶體WT0~WT7之一端(源極或汲極中之一者)分別與字元線WL0~WL7之各者電性連接。又，傳輸電晶體WT0~WT7之另一端(源極或汲極中之另一者)分別與控制閘極線CG0~CG7之各者電性連接。傳輸電晶體WTSD、WTSS之一端(源極或汲極中之一者)分別與選擇閘極線SGD、SGS之各者電性連接。又，傳輸電晶體WTSD、WTSS之另一端(源極或汲極中之另一者)分別與控制閘極線CGSD、CGSS之各者電性連接。傳輸電晶體WT0~WT7與傳輸電晶體WTSD、WTSS亦可為相同之構成。
於圖5中，與圖4同樣地對具有8條字元線WL0~WL7之情形進行說明。又，此處示出記憶胞陣列210中之6個區塊BLK0~BLK5。
如圖5所示，列解碼器220具備區塊BLKa(區塊BLK1、BLK3、BLK5)用之傳輸電晶體群223A、及區塊BLKb(區塊BLK0、BLK2、BLK4)用之傳輸電晶體223B。
傳輸電晶體群223A沿著通道寬度方向設置於記憶胞陣列210之鄰近。傳輸電晶體群223B沿著通道寬度方向設置於傳輸電晶體群223A之鄰近。傳輸電晶體群223A沿著通道寬度方向配置於記憶胞陣列210與傳輸電晶體群223B之間。
傳輸電晶體群223A係連接區塊BLKa(區塊BLK1、BLK3、BLK5) 之字元線WL0~WL7之各者與控制閘極線CG0~CG7之各者。另一方面，傳輸電晶體群223B係連接區塊BLKb(區塊BLK0、BLK2、BLK4)之字元線WL0~WL7之各者與控制閘極線CG0~CG7之各者。
傳輸電晶體群223A具備擴散層區域SD(SD01_0A~SD01_3A、SD23_0A~SD23_3A、SD45_0A~SD45_3A)。擴散層區域SD01_0A~SD01_3A沿著通道寬度方向排列。擴散層區域SD01_0A~SD01_3A之通道長度方向之尺寸相當於2個區塊。擴散層區域SD01_0A~SD01_3A之通道長度方向之上端與區塊BLK0之上端附近處於同一位置，擴散層區域SD01_0A~SD01_3A之通道長度方向之下端與區塊BLK1之下端附近處於同一位置。
同樣地，擴散層區域SD23_0A~SD23_3A之通道長度方向之上端與區塊BLK2之上端附近處於同一位置，擴散層區域SD23_0A~SD23_3A之通道長度方向之下端與區塊BLK3之下端附近處於同一位置。又，擴散層區域SD45_0A~SD45_3A之通道長度方向之上端與區塊BLK4之上端附近處於同一位置，擴散層區域SD45_0A~SD45_3A之通道長度方向之下端與區塊BLK5之下端附近處於同一位置。
即，擴散層區域SD01_0A~SD01_3A與擴散層區域SD23_0A~SD23_3A之間的元件分離區域225於通道長度方向上位於區塊BLK0與區塊BLK1之間。又，擴散層區域SD23_0A~SD23_3A與擴散層區域SD45_0A~SD45_3A之間的元件分離區域225於通道長度方向上位於區塊BLK3與區塊BLK4之交界。
於傳輸電晶體群223A中之擴散層區域SD上分別設置閘極G1A、G2A、及接點CA。閘極G1A、G2A沿著通道寬度方向延伸，且沿著通道長度方向排列。由擴散層區域SD與閘極G1A構成傳輸電晶體WT1A，由擴散層區域SD與閘極G2A構成傳輸電晶體WT2A。即，藉由於1個擴散層區域SD上配置2個閘極G1A、G2A而構成於通道長度方 向上相鄰之2個傳輸電晶體WT。換言之，藉由於通道長度方向上相鄰之2個傳輸電晶體WT而共有1個擴散層區域SD。
於擴散層區域SD之一側(源極)分別經由接點CA電性連接控制閘極線CG(未圖示)之各者。並且，於擴散層區域SD之另一側(汲極)分別電性連接區塊BLKa之字元線WL之各者。例如，來自區塊BLK1之字元線WL0~WL7之引出配線224A分別與擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A之汲極及擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT1A之汲極之各者電性連接。再者，其等之連接關係為任意。
同樣地，來自區塊BLK3之字元線WL0~WL7之引出配線224A分別與擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT2A之汲極及擴散層區域SD45_0A~SD45_3A上之傳輸電晶體WT1A之汲極之各者電性連接。
傳輸電晶體群223B具有與傳輸電晶體群223A相同之構成。
更具體而言，傳輸電晶體群223B具備擴散層區域SD(SD01_0B~SD01_3B、SD23_0B~SD23_3B、SD45_0B~SD45_3B)。於擴散層區域SD上分別設置閘極G1B、G2B、及接點CB。閘極G1B、G2B沿著通道寬度方向延伸，且沿著通道長度方向排列。由擴散層區域SD與閘極G1B構成傳輸電晶體WT1B，由擴散層區域SD與閘極G2B構成傳輸電晶體WT2B。
於傳輸電晶體群223B中之擴散層區域SD之一側(源極)分別經由接點CB電性連接控制閘極線CG(未圖示)之各者。並且，於擴散層區域SD之另一側(汲極)分別電性連接區塊BLKb之字元線WL之各者。例如，來自區塊BLK2之字元線WL0~WL7之引出配線224B分別與擴散層區域SD01_0B~SD01_3B上之傳輸電晶體WT2B之汲極及擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT1B之汲極之各者電性連 接。再者，其等之連接關係為任意。
同樣地，來自區塊BLK4之字元線WL0~WL7之引出配線224B分別與擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT2B之汲極及擴散層區域SD45_0B~SD45_3B上之傳輸電晶體WT1B之汲極之各者電性連接。
又，於擴散層區域SD間設置屏蔽閘極226。對屏蔽閘極施加0V左右之電壓。藉此，可進一步防止於元件分離區域流動之擊穿電流(punch through leak current)。
又，傳輸電晶體群223A與傳輸電晶體群223B之間的元件分離區域(例如擴散區域SD01_3A與擴散區域SD01_0B之間的元件分離區域)之寬度較理想為大於其他元件分離區域之寬度。例如，傳輸電晶體群223A與傳輸電晶體群223B之間的元件分離區域之寬度較理想為7OOnm~1.0μm左右。藉此，可防止於傳輸電晶體群223A與傳輸電晶體群223B之間的元件分離區域流動之擊穿電流。又，亦可設置未圖示之保護環。
又，較理想為傳輸電晶體WT較記憶胞電晶體MT為高耐壓。更具體而言，傳輸電晶體WT之閘極絕緣膜之膜厚較理想為較記憶胞電晶體MT之穿隧絕緣膜之膜厚厚2倍以上，為25nm~50nm左右。其原因在於：即使將記憶胞電晶體MT之寫入電壓Vpgm及抹除電壓Vera設定為25V以下，且對傳輸電晶體WT之閘極施加25V左右之電壓，亦不會破壞傳輸電晶體WT之閘極絕緣膜。
(第1實施形態之效果)
如圖6所示，於比較例中，擴散層區域SD01_0~SD01_7沿著通道寬度方向排列，擴散層區域SD23_0~SD23_7沿著通道寬度方向排列。又，擴散層區域SD01_0~SD01_7之各者與擴散層區域SD23_0~SD23_7之各者沿著通道長度方向排列。並且，於擴散層區域SD01_0 ~SD01_7、SD23_0~SD23_7上分別設置沿著通道寬度方向延伸之閘極G1及閘極G2。由擴散層區域SD01_0~SD01_7、SD23_0~SD23_7與閘極G1構成傳輸電晶體WT1，由擴散層區域SD01_0~SD01_7、SD23_0~SD23_7與閘極G2構成傳輸電晶體WT2。
於比較例中，來自各區塊BLK之字元線WL0~WL7之引出配線224與於通道寬度方向上排列之傳輸電晶體WT電性連接。例如，區塊BLK1之字元線WL0~WL7與於通道寬度方向上排列之擴散層區域SD01_0~SD01_7上之傳輸電晶體WT2電性連接。又，區塊BLK2之字元線WL0~WL7與於通道寬度方向上排列之擴散層區域SD23_0~SD23_7上之傳輸電晶體WT1電性連接。
此處，於抹除動作中，考慮區塊BLK1為抹除選擇區塊，除此以外之區塊BLK為抹除非選擇區塊之情形。此時，於抹除選擇區塊(區塊BLK1)中，藉由於記憶胞電晶體之通道與閘極(字元線WL)間產生較大之電壓差而抹除資料。因此，將例如0V左右之電壓VISO自控制閘極CG經由接點C及傳輸電晶體WT2施加至字元線WL。因此，對與區塊BLK1連接之擴散層區域SD01_0~SD01_7上之傳輸電晶體WT2施加電壓VISO。
另一方面，於抹除非選擇區塊(例如區塊BLK2)中，記憶胞電晶體之通道與閘極間不產生電壓差，而將資料保存。更具體而言，對記憶胞電晶體之通道施加抹除電壓Vera，字元線WL變為浮動。因此，藉由記憶胞電晶體之通道及接觸插塞35與字元線WL之間的電容耦合，而對字元線WL及與字元線WL連接之傳輸電晶體WT1施加高電壓之抹除電壓Vera。因此，對與區塊BLK2連接之擴散層區域SD23_0~SD23_7上之傳輸電晶體WT1施加電壓Vera。
如此，若與區塊BLK1連接之擴散層區域SD01_0~SD01_7上之傳輸電晶體WT2和與區塊BLK2連接之擴散層區域SD23_0~SD23_7上之 傳輸電晶體WT1之間產生較大之電壓差，則於其等之間的元件分離區域225流動擊穿電流。結果產生抹除不良。為了消除該問題，可藉由擴大元件分離區域225而抑制擊穿電流，但晶片面積會變大。
寫入動作時亦會產生同樣之問題。於寫入動作中，考慮區塊BLK1為寫入選擇區塊，除此以外之區塊BLK為寫入非選擇區塊之情形。此時，對與區塊BLK1連接之擴散層區域SD01_0~SD01_7上之任一寫入對象之傳輸電晶體WT2施加寫入電壓Vpgm。另一方面，與區塊BLK2連接之擴散層區域SD23_0~SD23_7上之非寫入對象之傳輸電晶體WT1變為浮動。
如此，若與區塊BLK1連接之擴散層區域SD01_0~SD01_7上之寫入對象之傳輸電晶體WT2和與區塊BLK2連接之擴散層區域SD23_0~SD23_7上之非寫入對象之傳輸電晶體WT1之間產生較大之電壓差，則於其等之間的元件分離區域225流動擊穿電流。結果寫入電壓Vpgm不會充分上升至假定電壓，而產生寫入不良。
相對於此，上述第1實施形態中設置傳輸電晶體群223A、223B。並且，來自區塊BLKa(區塊BLK1、BLK3、BLK5)之字元線WL0~WL7之引出配線224A與傳輸電晶體群223A內之傳輸電晶體WT電性連接。例如，來自區塊BLK1之字元線WL0~WL7之引出配線224A與擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A、及傳輸電晶體群223A內之擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT1A電性連接。另一方面，來自區塊BLKb(區塊BLK0、BLK2、BLK4)之字元線WL0~WL7之引出配線224B與傳輸電晶體群223B內之傳輸電晶體WT電性連接。例如，來自區塊BLK1之字元線WL0~WL7之引出配線224B與擴散層區域SD01_0B~SD01_3B上之傳輸電晶體WT2B、及傳輸電晶體群223B內之擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT1B電性連接。
此處，如圖7所示，於抹除動作中，考慮區塊BLK1為抹除選擇區塊，除此以外之區塊BLK為抹除非選擇區塊之情形。此時，對傳輸電晶體群223A內之擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A、及擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT1A施加電壓VISO。另一方面，對傳輸電晶體群223B內之擴散層區域SD01_0B~SD01_3B上之傳輸電晶體WT2B、及擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT1B施加電壓Vera。
藉此，對隔著元件分離區域225之擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A與擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT1A施加相同電壓，而不產生電壓差。又，對隔著元件分離區域225之擴散層區域SD01_0B~SD01_3B上之傳輸電晶體WT2B與擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT1B施加相同電壓，而不產生電壓差。藉此，不會於元件分離區域225流動擊穿電流。因此，可不使晶片面積變大，而防止發生抹除不良。
又，於寫入動作中，對隔著元件分離區域225之擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A及擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT1A之任一者(寫入對象之電晶體)施加寫入電壓Vpgm，除此以外被施加特定電壓。該特定電壓係即便隔著元件分離區域225與寫入電壓Vpgm相鄰，亦不會於元件分離區域225流動擊穿電流之程度之電壓，例如為2.0V左右。又，隔著元件分離區域225之擴散層區域SD01_0B~SD01_3B上之傳輸電晶體WT2B與擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT1B(非寫入對象之電晶體)成為浮動。藉此，不會於元件分離區域225流動較大之擊穿電流。因此，可不使晶片面積變大，而防止產生寫入不良。
(第1實施形態之變化例)
圖8係表示第1實施形態之半導體記憶裝置之列解碼器之變化例 之佈局圖。
於上述第1實施形態中，區塊BLKa與區塊BLK1、BLK3、BLK5對應，來自其等之字元線WL0~WL7之引出配線224A與傳輸電晶體群223A內之傳輸電晶體WT電性連接。另一方面，區塊BLKb與區塊BLK0、BLK2、BLK4對應，來自其等之字元線WL0~WL7之引出配線224B與傳輸電晶體群223B內之傳輸電晶體WT電性連接。即，區塊BLKa與區塊BLKb每隔1個區塊排列。
相對於此，於變化例中，區塊BLKa與區塊BLKb每隔2個區塊排列。
更具體而言，如圖8所示，區塊BLKa與區塊BLK2、BLK3對應，區塊BLKb與區塊BLK0、BLK1、BLK4、BLK5對應。傳輸電晶體群223A連接區塊BLKa(區塊BLK2、BLK3)之字元線WL0~WL7之各者與控制閘極線CG0~CG7之各者。另一方面，傳輸電晶體群223B連接區塊BLKb(BLK0、BLK1、BLK4、BLK5)之字元線WL0~WL7之各者與控制閘極線CG0~CG7之各者。
例如，來自區塊BLK2之字元線WL0~WL7之引出配線224A分別與擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A之汲極及擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT1A之汲極之各者電性連接。
同樣地，來自區塊BLK3之字元線WL0~WL7之引出配線224A分別與擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT2A之汲極及擴散層區域SD45_0A~SD45_3A上之傳輸電晶體WT1A之汲極之各者電性連接。
又，來自區塊BLK1之字元線WL0~WL7之引出配線224B分別與擴散層區域SD01_0B~SD01_3B上之傳輸電晶體WT2B之汲極及擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT1B之汲極之各者電性 連接。
同樣地，來自區塊BLK4之字元線WL0~WL7之引出配線224B分別與擴散層區域SD23_0B~SD23_3B上之傳輸電晶體WT2B之汲極及擴散層區域SD45_0B~SD45_3B上之傳輸電晶體WT1B之汲極之各者電性連接。
<第2實施形態>
以下，利用圖9對第2實施形態之半導體記憶裝置進行說明。再者，於第2實施形態中，對與上述第1實施形態之相同點省略說明，主要對不同點進行說明。
(第2實施形態中之列解碼器之構成例)
如圖9所示，第2實施形態與上述第1實施形態之不同點係傳輸電晶體群223A、23B於通道長度方向上偏移半個區塊。此處，傳輸電晶體群223A、23B向圖式上方向偏移半個區塊。
更具體而言，擴散層區域SD01_0A~SD01_3A之通道長度方向之下端與區塊BLK1之中央附近處於同一位置。又，擴散層區域SD23_0A~SD23_3A之通道長度方向之上端與區塊BLK1之中央附近處於同一位置，擴散層區域SD23_0A~SD23_3A之通道長度方向之下端與區塊BLK3之中央附近處於同一位置。又，擴散層區域SD45_0A~SD45_3A之通道長度方向之上端與區塊BLK3之中央附近處於同一位置，擴散層區域SD45_0A~SD45_3A之通道長度方向之下端與區塊BLK5之中央附近處於同一位置。
即，擴散層區域SD01_0A~SD01_3A與擴散層區域SD23_0A~SD23_3A之間的元件分離區域225於通道長度方向上位於區塊BLK1之中央附近。又，擴散層區域SD23_0A~SD23_3A與擴散層區域SD45_0A~SD45_3A之間的元件分離區域225於通道長度方向上位於區塊BLK3之中央附近。
因此，擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A之字元線側接點(傳輸電晶體WT2A與引出配線224A之連接端子)及擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT1A之字元線側接點(傳輸電晶體WT1A與引出配線224A之連接端子)於通道長度方向上存在於區塊BLK1之寬度內。同樣地，擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT2A之字元線側接點及擴散層區域SD45_0A~SD45_3A上之傳輸電晶體WT1A之字元線側接點於通道長度方向上存在於區塊BLK3之寬度內。
(第2實施形態之效果)
於上述第1實施形態中，以通道長度方向上之元件分離區域225之位置與區塊BLK之交界一致之方式配置傳輸電晶體WT。於此情形時，必須將來自區塊BLKa之字元線WL之引出配線224A連接於通道長度方向上之區塊BLKb之寬度內之傳輸電晶體WT之字元線WL側接點。即，與引出配線224A連接之傳輸電晶體WT之字元線側接點存在於在通道長度方向上與區塊BLKa不同之位置。例如，來自區塊BLK1之字元線WL之引出配線224A與擴散層區域SD23_0A~SD23_3A上之傳輸電晶體WT之字元線WL側接點連接。因此，作為引出配線224A，不僅需要通道寬度方向之配線，亦需要通道長度方向之配線。結果，引出配線224A之通道長度方向之配線存在於通道長度方向上之區塊BLKb之寬度內。藉此，來自區塊BLKb之字元線WL之引出配線224B受阻，其引出根數受到制約。
相對於此，於第2實施形態中，傳輸電晶體群223A、223B於通道長度方向上偏移半個區塊。藉此，於通道長度方向上之區塊BLKa之寬度內存在所要連接之傳輸電晶體WT之字元線側接點。例如，於通道長度方向上之區塊BLK1之寬度內存在擴散層區域SD01_0A~SD01_3A上之傳輸電晶體WT2A之字元線側接點、及擴散層區域 SD23_0A~SD23_3A上之傳輸電晶體WT1A之字元線側接點。因此，作為引出配線224A，無需通道長度方向上之配線，僅利用通道寬度方向之配線便能夠連接。因此，引出配線224A不存在於通道長度方向上之區塊BLKb之寬度內。結果，引出配線224A不會妨礙引出配線224B，引出配線224B之根數不受到制約。
<第3實施形態>
以下，利用圖10對第3實施形態之半導體記憶裝置進行說明。再者，於第3實施形態中，對與上述第1實施形態之相同點省略說明，主要對不同點進行說明。
(第3實施形態中之列解碼器之構成例)
如圖10所示，第3實施形態與上述第1實施形態之不同點係並非2個電晶體/2個區塊構成，而是2個電晶體/3個區塊構成。而且，於第3實施形態中，設置3個傳輸電晶體群223A、223B、223C。
更具體而言，列解碼器220具備區塊BLKa(區塊BLK0、BLK3、BLK6)用之傳輸電晶體群223A、區塊BLKb(區塊BLK1、BLK4、BLK7)用之傳輸電晶體223B、及區塊BLKc(區塊BLK2、BLK5、BLK8)。
傳輸電晶體群223A沿著通道寬度方向設置於記憶胞陣列210之鄰近。傳輸電晶體群223B沿著通道寬度方向設置於傳輸電晶體群223A之鄰近。傳輸電晶體群223C設置於傳輸電晶體群223B之鄰近。
傳輸電晶體群223A連接區塊BLKa(區塊BLK0、BLK3、BLK6)之字元線WL0~WL7之各者與控制閘極線CG0~CG7之各者。又，傳輸電晶體群223B連接區塊BLKb(區塊BLK1、BLK4、BLK7)之字元線WL0~WL7之各者與控制閘極線CG0~CG7之各者。進而，傳輸電晶體群223B連接區塊BLKC(區塊BLK2、BLK5、BLK8)之字元線WL0~WL7之各者與控制閘極線CG0~CG7之各者。
傳輸電晶體群223A具備擴散層區域SD(SD012_0A~SD012_3A、SD345_0A~SD345_3A、SD678_0A~SD678_3A)。擴散層區域SD012_0A~SD012_3A之通道長度方向之尺寸相當於3個區塊之量。擴散層區域SD012_0A~SD012_3A之通道長度方向之上端與區塊BLK0之上端附近處於同一位置，擴散層區域SD012_0A~SD012_3A之通道長度方向之下端與區塊BLK2之下端附近處於同一位置。
同樣地，擴散層區域SD345_0A~SD345_3A之通道長度方向之上端與區塊BLK3之上端附近處於同一位置，擴散層區域SD345_0A~SD345_3A之通道長度方向之下端與區塊BLK5之下端附近處於同一位置。又，擴散層區域SD678_0A~SD678_3A之通道長度方向之上端與區塊BLK6之上端附近處於同一位置，擴散層區域SD678_0A~SD678_3A之通道長度方向之下端與區塊BLK8之下端附近處於同一位置。
於傳輸電晶體群223A中之擴散層區域SD之一側(源極)經由接點CA電性連接控制閘極線CG(未圖示)之各者。並且，於擴散層區域SD之另一側(汲極)分別電性連接區塊BLKa之字元線WL之各者。例如，來自區塊BLK3之字元線WL0~WL7之引出配線224A分別與擴散層區域SD012_0A~SD012_3A上之傳輸電晶體WT2A之汲極及擴散層區域SD345_0A~SD345_3A上之傳輸電晶體WT1A之汲極之各者電性連接。
傳輸電晶體群223B、223C具有與傳輸電晶體群223A相同之構成。
更具體而言，傳輸電晶體群223B具備擴散層區域SD(SD012_0B~SD012_3B、SD345_0B~SD345_3B、SD678_0B~SD678_3B)。於擴散層區域SD上分別設置閘極G1B、G2B、及接點CB。閘極G1B、G2B沿著通道寬度方向延伸，且沿著通道長度方向排列。由擴散層區 域SD與閘極G1B構成傳輸電晶體WT1B，由擴散層區域SD與閘極G2B構成傳輸電晶體WT2B。
於傳輸電晶體群223B中之擴散層區域SD之一側(源極)分別經由接點CB電性連接控制閘極線CG(未圖示)之各者。並且，於擴散層區域SD之另一側(汲極)分別電性連接區塊BLKb之字元線WL之各者。例如，來自區塊BLK5之字元線WL0~WL7之引出配線224B分別與擴散層區域SD012_0B~SD012_3B上之傳輸電晶體WT2B之汲極及擴散層區域SD345_0B~SD345_3B上之傳輸電晶體WT1B之汲極之各者電性連接。
又，傳輸電晶體群223C具備擴散層區域SD(SD012_0C~SD012_3C、SD345_0C~SD345_3C、SD678_0C~SD678_3C)。於擴散層區域SD上分別設置閘極G1C、G2C、及接點CC。閘極G1C、G2C沿著通道寬度方向延伸，且沿著通道長度方向排列。由擴散層區域SD與閘極G1C構成傳輸電晶體WT1C，由擴散層區域SD與閘極G2C構成傳輸電晶體WT2C。
於傳輸電晶體群223C中之擴散層區域SD之一側(源極)分別經由接點CC電性連接控制閘極線CG(未圖示)之各者。並且，於擴散層區域SD之另一側(汲極)分別電性連接區塊CLKb之字元線WL之各者。例如，來自區塊CLK5之字元線WL0~WL7之引出配線224C分別與擴散層區域SD012_0C~SD012_3C上之傳輸電晶體WT2C之汲極及擴散層區域SD345_0C~SD345_3C上之傳輸電晶體WT1C之汲極之各者電性連接。
(第3實施形態之效果)
第3實施形態為2個電晶體/3個區塊構成，設置傳輸電晶體群223A、223B、223C。並且，來自區塊BLKa(區塊BLK0、BLK3、BLK6)之字元線WL0~WL7之引出配線224A與傳輸電晶體群223A內 之傳輸電晶體WT電性連接。又，來自區塊BLKb(區塊BLK1、BLK4、BLK7)之字元線WL0~WL7之引出配線224B與傳輸電晶體群223B內之傳輸電晶體WT電性連接。進而，來自區塊BLKc(區塊BLK2、BLK5、BLK8)之字元線WL0~WL7之引出配線224C與傳輸電晶體群223C內之傳輸電晶體WT電性連接。藉此，可獲得與第1實施形態相同之效果。
<第4實施形態>
以下，利用圖11對第4實施形態之半導體記憶裝置進行說明。再者，於第4實施形態中，對與上述第1實施形態之相同點省略說明，主要對不同點進行說明。
(第4實施形態中之列解碼器之構成例)
如圖11所示，於第4實施形態中，在記憶胞陣列210之一側配置列解碼器220_0，在另一側配置列解碼器220_1。
列解碼器220_0具備區塊BLKa(區塊BLK1、BLK3、BLK5)用之傳輸電晶體群223A_0及區塊BLKb(區塊BLK0、BLK2、BLK4)用之傳輸電晶體223B_0。
傳輸電晶體群223A_0沿著通道寬度方向設置於記憶胞陣列210之鄰近。傳輸電晶體群223B_0沿著通道寬度方向設置於傳輸電晶體群223A_0之鄰近。傳輸電晶體群223A_0沿著通道寬度方向配置於記憶胞陣列210與傳輸電晶體群223B_0之間。
傳輸電晶體群223A_0自一側連接來自區塊BLKa(區塊BLK1、BLK3、BLK5)之字元線WL0~WL7之引出配線224A_0之各者與控制閘極線CG0~CG7之各者。另一方面，傳輸電晶體群223B_0自一側連接來自區塊BLKb(區塊BLK0、BLK2、BLK4)之字元線WL0~WL7之引出配線224B_0之各者與控制閘極線CG0~CG7之各者。
列解碼器220_1具備區塊BLKa(區塊BLK1、BLK3、BLK5)用之傳 輸電晶體群223A_1及區塊BLKb(區塊BLK0、BLK2、BLK4)用之傳輸電晶體223B_1。
傳輸電晶體群223A_1沿著通道寬度方向設置於記憶胞陣列210之鄰近。傳輸電晶體群223B_1沿著通道寬度方向設置於傳輸電晶體群223A_1之鄰近。傳輸電晶體群223A_1沿著通道寬度方向配置於記憶胞陣列210與傳輸電晶體群223B_1之間。
傳輸電晶體群223A_1自另一側連接來自區塊BLKa(區塊BLK1、BLK3、BLK5)之字元線WL0~WL7之引出配線224A_1之各者與控制閘極線CG0~CG7之各者。另一方面，傳輸電晶體群223B_1自另一側連接來自區塊BLKb(區塊BLK0、BLK2、BLK4)之字元線WL0~WL7之引出配線224B_1之各者與控制閘極線CG0~CG7之各者。
即，傳輸電晶體群223A_0、223B_0與傳輸電晶體群223A_1、223B_1相對於記憶胞陣列210呈鏡面對稱。
再者，因為傳輸電晶體群223A_0、223B_0、223_1、223_1之構成與第1實施形態相同，故而省略說明。
(第4實施形態之效果)
上述第4實施形態係於記憶胞陣列210之一側配置列解碼器220_0，於另一側配置列解碼器220_1。列解碼器220_0具備區塊BLKa(區塊BLK1、BLK3、BLK5)用之傳輸電晶體群223A_0及區塊BLKb(區塊BLK0、BLK2、BLK4)用之傳輸電晶體223B_0，列解碼器220_1具備區塊BLKa(區塊BLK1、BLK3、BLK5)用之傳輸電晶體群223A_1及區塊BLKb(區塊BLK0、BLK2、BLK4)用之傳輸電晶體223B_1。即，對各區塊BLK之字元線WL，自兩側施加電壓。藉此，與對字元線WL自單側之列解碼器220施加電壓之情形相比，可縮短字元線之升壓及降壓之時間。
再者，於第4實施形態中，示出有於記憶胞陣列210之兩側設置 傳輸電晶體群，且對全部區塊BLK之全部字元線WL自兩側施加電壓之例，但並不限定於此。
例如，亦可如圖12所示，對各區塊BLK之字元線WL4~WL7僅自一側施加電壓，對各區塊BLK之字元線WL0~WL3僅自另一側施加電壓。即，一側之傳輸電晶體群223A_0經由引出配線224A_0與區塊BLKa之字元線WL4~WL7連接，另一側之傳輸電晶體群223A_1經由引出配線224A_1與區塊BLKa之字元線WL0~WL3連接。另一方面，一側之傳輸電晶體群223B_0經由引出配線224B_0與區塊BLKb之字元線WL4~WL7連接，另一側之傳輸電晶體群223B_1經由引出配線224B_1與區塊BLKb之字元線WL0~WL3連接。
又，亦可如圖13所示，對區塊BLKa之字元線WL0~WL7僅自一側施加電壓，對區塊BLKb之字元線WL0~WL7僅自另一側施加電壓。即，一側之傳輸電晶體群223A經由引出配線224A與區塊BLKa之字元線WL0~WL7連接。另一方面，另一側之傳輸電晶體群223B_0經由引出配線224B與區塊BLKb之字元線WL0~WL7連接。
<第5實施形態>
以下，利用圖14對第5實施形態之半導體記憶裝置進行說明。第5實施形態係上述第4實施形態之變化例。於第5實施形態中，對與上述第4實施形態之相同點省略說明，主要對不同點進行說明。
(第5實施形態中之列解碼器之構成例)
如圖14所示，第5實施形態中，列解碼器220_1之構成與上述第4實施形態不同。更具體而言，傳輸電晶體群223B_1沿著通道寬度方向設置於記憶胞陣列210之鄰近。傳輸電晶體群223A_1沿著通道寬度方向設置於傳輸電晶體群223B_1之鄰近。傳輸電晶體群223B_1沿著通道寬度方向配置於記憶胞陣列210與傳輸電晶體群223A_1之間。
即，第5實施形態中，傳輸電晶體群223A_1、223B_1之位置關係 與上述第4實施形態相反。換言之，傳輸電晶體群223A_0、223B_0與傳輸電晶體群223A_1、223B_1並非相對於記憶胞陣列210呈鏡面對稱，而為相對於記憶胞陣列210向相反側平行移動之構成。
(第5實施形態之效果)
根據上述第5實施形態，於記憶胞陣列210之一側配置列解碼器220_0，於另一側配置列解碼器220_1。列解碼器220_0具備區塊BLKa(區塊BLK1、BLK3、BLK5)用之傳輸電晶體群223A_0及區塊BLKb(區塊BLK0、BLK2、BLK4)用之傳輸電晶體223B_0，且傳輸電晶體群223A_0及傳輸電晶體群223B_0自記憶胞陣列210側依序配置。另一方面，列解碼器220_1具備區塊BLKa(區塊BLK1、BLK3、BLK5)用之傳輸電晶體群223A_1及區塊BLKb(區塊BLK0、BLK2、BLK4)用之傳輸電晶體223B_1，且傳輸電晶體群223B_1及傳輸電晶體群223A_1自記憶胞陣列210側依序配置。
並且，區塊BLKa之各字元線WL自一側之距離相對較近之傳輸電晶體群223A_0及另一側之距離相對較遠之傳輸電晶體群223A_1被施加電壓。又，區塊BLKb之各字元線WL自一側之距離相對較遠之傳輸電晶體群223B_0及另一側之距離相對較近之傳輸電晶體群223B_1被施加電壓。藉此，可減少來自區塊BLKa之引出配線224A_0、224_1與來自區塊BLKb之引出配線224B_0、224B_1之間的電阻偏差。結果，可減少區塊BLKa及區塊BLKb間之動作速度之偏差。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (5)

  1. 一種半導體記憶裝置，其具備：第1區塊，其包含第1字元線與第2字元線；第2區塊，其包含第3字元線與第4字元線，且於第1方向上設置於上述第1區塊之鄰近；第1電晶體群，其包含與上述第1字元線電性連接之第1電晶體及與上述第2字元線電性連接之第2電晶體，且於正交於上述第1方向之第2方向上設置於上述第1與第2區塊之鄰近；及第2電晶體群，其包含與上述第3字元線電性連接之第3電晶體及與上述第4字元線電性連接之第4電晶體，且於上述第2方向上設置於上述第1電晶體群之鄰近；上述半導體記憶裝置進而具備第3區塊，該第3區塊包含第5字元線與第6字元線，且於上述第1方向上設置於上述第2區塊之鄰近；上述第1電晶體群進而包含與上述第5字元線電性連接之第5電晶體及與上述第6字元線電性連接之第6電晶體；且上述第1、2電晶體群於上述第1方向上未鄰接。
  2. 一種半導體記憶裝置，其具備：第1區塊，其包含第1字元線與第2字元線；第2區塊，其包含第3字元線與第4字元線，且於第1方向上設置於上述第1區塊之鄰近；第1電晶體群，其包含與上述第1字元線電性連接之第1電晶體及與上述第2字元線電性連接之第2電晶體，且於正交於上述第1方向之第2方向上設置於上述第1與第2區塊之鄰近；及第2電晶體群，其包含與上述第3字元線電性連接之第3電晶體 及與上述第4字元線電性連接之第4電晶體，且於上述第2方向上設置於上述第1電晶體群之鄰近；上述半導體記憶裝置進而具備第3區塊，該第3區塊包含第5字元線與第6字元線，且於上述第1方向上設置於上述第2區塊之鄰近；且上述第2電晶體群進而包含與上述第5字元線電性連接之第5電晶體及與上述第6字元線電性連接之第6電晶體。
  3. 如請求項1或2之半導體記憶裝置，其中上述第1電晶體與上述第2電晶體於上述第1方向上相鄰而設置，上述第3電晶體與上述第4電晶體於上述第1方向上相鄰而設置。
  4. 如請求項3之半導體記憶裝置，其進而具備元件分離區域，該元件分離區域設置於上述第1電晶體與上述第2電晶體之間、及上述第3電晶體與上述第4電晶體之間。
  5. 如請求項1或2之半導體記憶裝置，其中上述第1字元線與上述第1電晶體之連接端子及上述第2字元線與上述第2電晶體之連接端子於上述第1方向上存在於上述第1區塊之寬度內。
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