JP4764142B2 - 半導体記憶装置 - Google Patents
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Description
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
上記構成において、隣接するビット線間距離と、隣接するビット線とソース線との距離は等しくされている。
<ストレステスト動作>
まずストレステスト動作について説明する。ストレステストとは、隣接するビット線間、及び隣接するビット線とソース線との間に電圧を印加し、例えばダスト等の存在により両者がショートしないか否かを確認するためのテストである。ショートが発生した場合には不良として以後管理される。
次に書き込み動作について図11を用いて説明する。図11は本実施形態に係るNOR型フラッシュメモリの回路図である。まず、図示せぬ制御回路19がテスト信号TEST及び消去信号ERASEをネゲートする。従って、ソース線セレクタ15におけるノードN21は、スイッチ素子29によって接地電位に接続される。また、消去電圧供給回路19におけるスイッチ素子31は、ソース線SL0〜SL3と消去電圧発生回路30とを分離する。またビット線電圧供給回路16は、5V、0Vを書き込みデータとしてそれぞれノードN10、N11に与える。
次に読み出し動作について図12を用いて説明する。図12は本実施形態に係るNOR型フラッシュメモリの回路図である。書き込み動作時と同様に、テスト信号TEST及び消去信号ERASEはネゲートされる。従って、ノードN21はソース電圧発生回路28と分離され、ソース線SL0〜SL3は消去電圧発生回路30と分離される。またビット線電圧供給回路16は、ノードN10に読み出し電圧として例えば1Vを印加する。
次に消去動作について図13を用いて説明する。図13は本実施形態に係るNOR型フラッシュメモリの回路図である。データの消去はメモリセルアレイ単位に一括して行われる。まず、図示せぬ制御回路19がテスト信号TESTをネゲートし、消去信号ERASEをアサートする。従って、ノードN21はスイッチ素子29によって接地電位に接続される。また、消去電圧供給回路19におけるスイッチ素子31は、ソース線SL0〜SL3と消去電圧発生回路30とを接続する。また、消去電圧発生回路30は消去電圧として例えば10Vを発生する。
(1)フラッシュメモリのテストコストを低減出来る。
本実施形態に係るNOR型フラッシュメモリであると、隣接するビット線間、及び隣接するビット線とソース線との間のストレステストを全て同時に行うことが出来る。従ってテストコストを削減出来る。この点につき、以下詳細に説明する。
しかしいずれの方法を用いるにせよ、隣接するビット線間、及び隣接するソース線とビット線間に電圧ストレスを与えるには、2度のテストを行う必要があった。
<ストレステスト動作>
ストレステスト動作時、ビット線電圧供給回路16はデータ線DL0、DL1にそれぞれ5V、0Vを印加する。その結果、ビット線BL0〜BL15には0Vと5Vが交互に、且つソース線を挟んで隣接する2本のビット線の電圧が同一となるように印加される。また制御回路19は、ソース線選択線SSL0、SSL1を“H”レベル、ソース線選択線SSL2を“L”レベルとする。従って、MOSトランジスタ25、26がオン状態、MOSトランジスタ27がオフ状態となる。従って、偶数ソース線SL0、SL2には電源線から0Vが与えられ、奇数ソース線SL1、SL3にはデータ線DL0から5Vが与えられる。
書き込み時及び読み出し時には、制御回路19はソース線選択線SSL0、SSL2を“H”レベルとし、ソース線選択線SSL1を“L”レベルとする。従って、MOSトランジスタ25、27がオン状態、MOSトランジスタ26がオフ状態となる。その結果、全ソース線SL0〜SL3には電源線から0Vが与えられる。
<消去動作>
消去時には、制御回路19は全ソース線選択線SSL0〜SSL2を“L”レベルとする。その結果、MOSトランジスタ25〜27は全てオフ状態となる。そして消去電圧発生回路30から例えば10Vが全ソース線SL0〜SL3に与えられる。
Claims (5)
- フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたMOSトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
各々が、同一行にある前記メモリセルの備える前記MOSトランジスタの前記制御ゲートを共通接続する複数のワード線と、
各々が、同一列にある前記メモリセルの備える前記MOSトランジスタのドレインを共通接続する複数のビット線と、
各々が、複数の前記メモリセルの備える前記MOSトランジスタのソースを電気的に共通接続する複数のソース線と、
前記ビット線に電圧を与える第1電圧供給回路と、
前記ソース線に電圧を与える第2電圧供給回路と
を具備し、前記第1電圧供給回路は、隣接する前記ビット線間に第1電位差が生じ、且つ前記ソース線を挟んで隣接する前記ビット線間に前記第1電位差より小さい第2電位差が生じるように前記ビット線に対して電圧を印加し、
前記第2電圧供給回路は、隣接する前記ソース線と前記ビット線との間に、前記第2電位差より大きい第3電位差が生じるように前記ソース線に対して電圧を印加する
ことを特徴とする半導体記憶装置。 - フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたMOSトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを含むメモリセルブロックと、
複数の前記メモリセルブロックを備えたメモリセルアレイと、
各々が、同一行にある前記メモリセルの備える前記MOSトランジスタの前記制御ゲートを、複数の前記メモリセルブロック間で共通接続するワード線と、
各々が同一列にある前記メモリセルの備える前記MOSトランジスタのドレインを共通接続する複数のビット線と、
前記メモリセルブロック毎に設けられ、対応する前記メモリセルブロック内に含まれる前記メモリセルの備える前記MOSトランジスタのソースを電気的に共通接続するソース線と、
前記ビット線に電圧を与える第1電圧供給回路と、
前記ソース線に電圧を与える第2電圧供給回路と
を具備し、前記第1電圧供給回路は、前記メモリセルブロックのそれぞれにおいて、隣接するビット線間に第1電位差が生じ、且つ隣接する前記メモリセルブロック間において隣接する前記ビット線間の第2電位差が前記第1電位差より小さくなるように前記ビット線に対して電圧を印加し、
前記第2電圧供給回路は、隣接する前記ソース線と前記ビット線との間に前記第2電位差よりも大きい第3電位差が生じるように前記ソース線に対して電圧を印加する
ことを特徴とする半導体記憶装置。 - 前記メモリセルブロック内において、同一行にある前記メモリセルの備える前記MOSトランジスタのソースを共通接続するローカル配線を更に備え、
前記ソース線は、対応する前記メモリセルブロックの前記ローカル配線を共通接続し、且つ対応する前記メモリセルブロックの端部において前記ビット線と平行に形成される
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記ソース線はn本(nは2以上の整数)与えられ、
前記第2電圧供給回路は2i番目(iは整数)の前記ソース線に対して第1電圧を印加し、(2i+1)番目の前記ソース線に対して前記第1電圧と異なる第2電圧を印加し、
前記第1電圧供給回路は、2i番目の前記ソース線に隣接する前記ビット線に対して前記第2電圧を印加し、(2i+1)番目の前記ソース線に隣接する前記ビット線に対して前記第1電圧を印加する
ことを特徴とする請求項1乃至3いずれか1項記載の半導体記憶装置。 - 前記ビット線と前記ソース線は、同一の配線レベルに位置する金属配線層によって形成される
ことを特徴とする請求項1乃至4いずれか1項記載の半導体記憶装置。
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