JP3433055B2

JP3433055B2 - 不揮発性半導体メモリ装置

Info

Publication number: JP3433055B2
Application number: JP19613997A
Authority: JP
Inventors: 定男吉川; 茂則柴田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-07-22
Filing date: 1997-07-22
Publication date: 2003-08-04
Anticipated expiration: 2017-07-22
Also published as: JPH1139888A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有するメモリセルトランジスタによってアナログ
情報や多値情報の記憶を可能にした不揮発性半導体メモ
リ装置に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。

【０００３】図６は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図７は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。また、フローティングゲート４上
の酸化膜３ａは、フローティングゲート４の中央部で厚
く形成され、フローティングゲート４の端部を鋭角にし
ている。これにより、データの消去動作時にフローティ
ングゲート４の端部で電界集中が生じ易いようにしてい
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
してコントロールゲート５が配置される。このコントロ
ールゲート５は、一部がフローティングゲート４上に重
なり、残りの部分が酸化膜３を介してシリコン基板１に
接するように配置される。また、これらのフローティン
グゲート４及びコントロールゲート５は、それぞれ隣り
合う列が互いに面対称となるように配置される。コント
ロールゲート５の間の基板領域及びフローティングゲー
ト４の間の基板領域に、Ｎ型の第１拡散層６ｄ及び第２
拡散層６ｓが形成される。第１拡散層６ｄは、コントロ
ールゲート５の間で分離領域２に囲まれてそれぞれが独
立し、第２拡散層６ｓは、各フローティングゲート４の
間で、コントロールゲート５の延在する方向に連続す
る。これらのフローティングゲート４、コントロールゲ
ート５、第１拡散層６ｄ及び第２拡散層６ｓによりメモ
リセルトランジスタが構成される。このとき、第１拡散
層６ｄがドレインとなり、第２拡散層６ｓがソースとな
る。そして、コントロールゲート５上に、酸化膜７を介
して、アルミニウム配線８がコントロールゲート５と交
差する方向に配置される。このアルミニウム配線８は、
コンタクトホール９を通して、第１拡散層６ｄに接続さ
れる。

【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に記憶情報
に応じた量の電荷を選択的に注入することにより、特定
のメモリセルトランジスタのオン抵抗値を多段階に変動
させるようにしている。

【０００５】図８は、図６に示したメモリセル部分の回
路図である。この図においては、メモリセルを４行×４
列に配置した場合を示している。２重ゲート構造のメモ
リセルトランジスタ１１は、コントロールゲート５がワ
ード線１２に接続され、第１拡散層６ｄ（ドレイン）及
び第２拡散層６ｓ（ソース）がそれぞれビット線１３及
びソース線１４に接続される。各ビット線１３は、それ
ぞれ選択トランジスタ１５を介してデータ線１６に接続
されると共に、電圧値を読み出すセンスアンプ（図示せ
ず）に接続される。

【０００６】ソース線１４ｈは、各行が共通に接続さ
れ、各メモリセルトランジスタ１１に対して一定周期の
書き込みクロックφWを供給する。また、選択トランジ
スタ１５を介して各ビット線１３に選択的に接続される
データ線１５は、各メモリセルトランジスタ１１に対し
て選択的に読み出しクロックφRを供給する。通常の装
置では、同一行のメモリセルトランジスタ１１でそれぞ
れ共通に形成されるコントロールゲート５自体がワード
線１２として用いられ、第１拡散層６ｄに接続されるア
ルミニウム配線８がビット線１３として用いられる。ま
た、コントロールゲート５と平行して延在する第２拡散
層６ｓがソース線１４として用いられる。

【０００７】行選択信号ＬＳ１〜ＬＳ４は、ロウアドレ
ス情報に基づいて生成されるものであり、ワード線１２
の１本を選択することにより、メモリセルトランジスタ
１１の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ
４は、カラムアドレス情報に基づいて生成されるもので
あり、選択トランジスタ１５の１つをオンさせることに
より、メモリセルトランジスタ１１の特定の列を活性化
する。これにより、行列配置される複数のメモリセルト
ランジスタ１１の内の１つが、ロウアドレス情報及びカ
ラムアドレス情報に従って指定され、データ線１６に接
続される。

【０００８】メモリセルトランジスタ１１に対してデー
タを書き込む際には、メモリセルトランジスタ１１に対
し、ビット線１３から接地電位（例えば０Ｖ）を印加
し、ソース線１４から書き込み電位（例えば１４Ｖ）を
印加する。これにより、行選択信号ＬＳ１〜ＬＳ４及び
列選択信号ＣＳ１〜ＣＳ４に応答して選択された特定の
メモリセルトランジスタ１１において、データの書き込
み、即ち、フローティングゲート４への電荷の注入が行
われる。また、メモリセルトランジスタ１１に書き込ま
れたデータを読み出す際には、メモリセルトランジスタ
１１に対し、ビット線１３から読み出し電位（例えば５
Ｖ）を印加し、ソース線１４から接地電位（例えば０
Ｖ）を印加する。このとき、選択状態にあるメモリセル
トランジスタ１１を通して電流が流れ、ビット線１３の
電位がメモリセルトランジスタ１１のオン抵抗値に応じ
て変化するため、そのときのビット線電位をセンスアン
プにより読み出すように構成される。

【０００９】メモリセルトランジスタ１１に対してアナ
ログ情報を書き込む場合、記録精度を高めるため、電荷
の注入（書き込み）と注入量の確認（読み出し）とが短
い周期で繰り返される。即ち、メモリセルトランジスタ
１１への書き込みを少しずつ行いながら、その都度読み
出しを行い、記憶させようとしているデータの内容に読
み出し結果が一致した時点で書き込みを停止するように
構成される。例えば、図９に示すように、書き込みクロ
ックφwと読み出しクロックφRとが、互いに逆の位相に
設定され、ビット線１３及びソース線１４に、それぞれ
一定の周期で書き込み電位あるいは読み出し電位の一方
と接地電位とが交互に印加される。これにより、書き込
みクロックφWが立ち上げられてソース線１４に書き込
み電位が印加され、ビット線１３に接地電位が印加され
る期間が書き込み期間Ｗとなる。また、読み出しクロッ
クφRが立ち上げられてビット線１３に読み出し電位が
印加され、ソース線１４に接地電位が印加される期間が
書き込み期間Ｒとなる。そして、読み出し動作におい
て、読み出し結果が記憶情報に対応付けられる所望の電
位に達した時点で書き込みクロックφWを停止するよう
に構成され、書き込み動作が終了となる。

【００１０】図１０は、ビット線１３に接続されてメモ
リセルトランジスタ１１のオン抵抗値を検出するセンス
アンプの構成を示すブロック図である。センスアンプ
は、一対の負荷抵抗２１、２２、一対の電流アンプ２
３、３４、基準トランジスタ２５、定電位発生回路２
６、差動アンプ２７及び判定制御回路２８より構成され
る。一対の負荷抵抗２１、２２は、同一の抵抗値を有
し、それぞれ電源に接続される。一対の電流アンプ２
３、２４は、トランジスタ及びインバータからなり、電
源に接続された一対の負荷抵抗２１、２２にそれぞれ接
続される。一方の電流アンプ２３には、メモリセルトラ
ンジスタ１１に接続されるビット線１３が接続され、他
方の電流アンプ２４には、基準トランジスタ２５が接続
される。基準トランジスタ２５は、電流アンプ２４と接
地点との間に接続され、ゲートに印加される基準電位Ｖ
RGに応答して抵抗値を変化させる。定電位発生回路２６
は、メモリセルトランジスタ１１に記憶される多値情報
に対応する基準電位ＶRGを発生し、基準トランジスタ２
５のゲートに供給する。例えば、メモリセルトランジス
タ１１が４値（２ビット分）の情報を記憶するときに
は、基準トランジスタ２５の抵抗値を３段階で変化させ
るように３種類のゲート電位ＶRGを順次発生する。

【００１１】差動アンプ２７は、２つの入力が一対の負
荷抵抗２１、２２と一対の電流アンプ２３、２４との接
続点にそれぞれ接続され、各接続点の電位ＶBL、ＶRLを
比較して、その比較出力Ｃ0を判定制御回路２８に供給
する。判定制御回路２８は、定電位発生回路２６の基準
電位ＶRGの発生を制御すると共に、差動アンプ２７の比
較出力Ｃ0を判別して多値情報に従う多ビットのデータ
Ｄ１、Ｄ２を再生する。例えば、４値の情報を判定する
ときには、３段階の基準電位から先ず中間の電位を発生
させて上位ビットを判定し、続いて、３段階の基準電位
の内の高電位あるいは低電位の一方を上位ビットの判定
結果に応じて発生させて下位ビットを判定するように構
成される。

【００１２】メモリセルトランジスタ１１の情報を読み
出す際には、メモリセルトランジスタ１１のソース側が
接地されており、負荷抵抗２１及びメモリセルトランジ
スタ１１が電流アンプ２３を介して電源接地間に直列に
接続されることになる。同様に、負荷抵抗２２及び基準
トランジスタ２５も電流アンプ２４を介して電源接地間
に直列に接続される。このとき、負荷抵抗２１と電流ア
ンプ２３との接続点の電位ＶBLは、負荷抵抗２１とメモ
リセルトランジスタ１１との駆動能力の比によって決定
される。同様に、負荷抵抗２２と電流アンプ２４との接
続点の電位ＶRLは、負荷抵抗２２と基準トランジスタ２
５との駆動能力の比によって決定される。従って、差動
アンプ２７の比較出力Ｃ0に基づいて、段階的に抵抗値
が切り換えられる基準トランジスタ２５に対してメモり
セルトランジスタ１１の抵抗値が何れの範囲にあるかを
判定することができる。尚、このようなセンスアンプ
は、例えば、1995 IEEE/International Solid-State Ci
rcuit Conference/Session 7/Flash Memory/Paper TA
7.7に開示されている。

【００１３】

【発明が解決しようとする課題】スプリットゲート型の
メモリセルトランジスタ１１においては、書き込みクロ
ックφWによる書き込み（フローティングゲートへの電
荷の注入）が行われる毎に、オン抵抗値が高くなる。従
って、書き込み動作と交互に繰り返される読み出し動作
時のビット線１３の電位ＶBLは、図１１に示すように、
書き込み動作の繰り返しに伴って接地電位から電源電位
まで段階的に変化する。１回の書き込み動作によるビッ
ト線電位ＶBLの変化は、書き込み動作を開始した時点で
は大きく、書き込みが進むにつれて徐々に小さくなり、
最終的に電源電位ＶDDに達した時点で変化しなくなる。

【００１４】メモリセルトランジスタ１１に多値情報を
記憶させる場合、記憶情報のステップ数に対応して接地
電位と電源電位との間を均等分割し、読み出し時のビッ
ト線電位ＶBLを各分割電位に対応させるように書き込み
回数が制御される。例えば、上述のように、メモリセル
トランジスタ１１に４値の情報を記憶させる場合、２種
類の中間値の読み出しを可能にするため、電源電位ＶDD
（接地電位は０Ｖ）を３分割した電位ＶDD／３、２ＶDD
／３にビット線電位ＶBLが一致するように書き込み回数
が制御される。しかしながら、１回の書き込み動作によ
る書き込み量が多い場合、即ち、ビット線電位ＶBLの変
化率が大きい（図１１の曲線の立ち上がりが急峻な）場
合には、ビット線電位ＶBLを正確に制御することが困難
になり、読み出されるビット線電位ＶBLの誤差が大きく
なる。この結果、メモリセルトランジスタ１１の分解能
が低下し、記憶情報の多値化が困難になる。

【００１５】そこで本発明は、メモリセルトランジスタ
に対する書き込みを正確に制御できるようにすることを
目的とする。

【００１６】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、電気的に独立したフローティングゲート及びこの
フローティングゲートに少なくとも一部が重なるコント
ロールゲートを有し、フローティングゲートに蓄積され
る電荷の量に応じてオン抵抗値を変化させるメモリセル
トランジスタと、上記メモリセルトランジスタのコント
ロールゲートに接続されるワード線と、上記メモリセル
トランジスタのソース側に接続されるソース線と、上記
メモリセルトランジスタのドレイン側に接続されるビッ
ト線と、上記ワード線に所定の電位を与えて上記メモリ
セルトランジスタを活性化する第１の制御手段と、上記
メモリセルトランジスタが活性化されたときに上記ソー
ス線から上記メモリセルトランジスタを通して上記ビッ
ト線へ一定の電流を供給する第２の制御手段と、を備
え、上記第１の制御手段は、上記メモリセルトランジス
タに対する書き込み動作が進むに従って上記ワード線に
供給する電位を段階的に低くすることにある。

【００１７】そして、第２の特徴とするところは、電気
的に独立したフローティングゲート及びこのフローティ
ングゲートに少なくとも一部が重なるコントロールゲー
トを有し、フローティングゲートに蓄積される電荷の量
に応じてオン抵抗値を変化させる複数のメモリセルトラ
ンジスタと、上記複数のメモリセルトランジスタのコン
トロールゲートにそれぞれ接続される複数のワード線
と、上記複数のメモリセルトランジスタのソース側に共
通に接続されるソース線と、上記複数のメモリセルトラ
ンジスタのドレイン側に共通に接続されるビット線と、
行選択情報に従い、上記複数のワード線に対して、選択
的に所定の電位を与えて上記メモリセルトランジスタを
活性化する第１の制御手段と、上記複数のメモリセルト
ランジスタの１つが活性化されたときに上記ソース線か
ら活性化された上記メモリセルトランジスタを通して上
記ビット線へ一定の電流を供給する第２の制御手段と、
を備え、上記第１の制御手段は、上記メモリセルトラン
ジスタに対する書き込み動作が進むに従って上記複数の
ワード線に供給する電位を段階的に低くすることにあ
る。

【００１８】メモリセルトランジスタの書き込み効率
は、通常の動作範囲おいて、コントロールゲートの電位
の上昇に伴って低下する。このため、ワード線の電位が
高い書き込み開始時点では書き込み効率が低く設定さ
れ、ワード線の電位が低くなる後半では書き込み効率が
高く設定される。一方、コントロールゲートの電位を一
定とした場合、書き込み効率は、書き込み動作が繰り返
される度に低下する。従って、メモリセルトランジスタ
に対する書き込み効率は、書き込み開始時点から書き込
み量が最大に達する直前まで、ほぼ均等に維持される。

【００１９】

【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の第１の実施形態を示す回路図であり、図２
は、その動作を説明するタイミング図である。メモリセ
ルトランジスタ３１は、図８に示すメモリセルトランジ
スタ１１と同一構造であり、フローティングゲート及び
コントロールゲートを有し、フローティングゲートに注
入（蓄積）される電荷の量に応じてオン抵抗値を変動さ
せる。ワード線３２は、メモリセルトランジスタ３１の
コントロールゲートに接続され、ロウアドレス情報に応
答して立ち上げられる行選択クロックφLWが印加され
る。ビット線３３は、ワード線３２に交差する方向に配
置されてメモリセルトランジスタ３１のドレイン側に接
続され、後述する比較回路３５が接続される。ソース線
３４は、ワード線３２と平行に配置されてメモリセルト
ランジスタ３１のソース側に接続され、書き込みクロッ
クφSWが印加される。これにより、メモリセルトランジ
スタ３１は、ワード線３２の電位に応答して活性化され
て、書き込み、読み出し及び消去の各動作毎にビット線
３２及びソース線３３から所定の電位の供給を受ける。

【００２０】比較回路３５は、ビット線３３に接続さ
れ、ビット線３３の電位ＶBLを記憶しようとする多値情
報に対応付けられる信号電位ＶINと比較し、比較出力Ｃ
0を出力する。書き込み／読み出し制御回路３６は、ビ
ット線３３に接続され、読み出しクロックφRに応答し
てビット線３３に電源電位または接地電位を供給する。
即ち、読み出し動作において、ビット線３３に電源電位
を印加することで、メモリセルトランジスタ３１を通し
てソース線３４側へ電流を流し、メモリセルトランジス
タ３１のオン抵抗値をビット線電位ＶBLの変動として読
み出すようにしている。また、書き込み動作において
は、ビット線３３を接地電位まで引き下げることによ
り、ソース線３４に書き込みクロックφSWが印加された
ときにメモリセルトランジスタ３１に書き込み電流が流
れるようにしている。また、読み出し／書き込み制御回
路３６は、比較回路３５の比較出力Ｃ0が反転するタイ
ミング、即ち、読み出し動作におけるビット線電位ＶBL
が信号電位ＶINに達した時点で書き込み動作を停止する
ように構成される。書き込み動作の停止は、メモリセル
トランジスタ３１に流れる書き込み電流をしきい値以下
にすればよく、書き込みクロックφSWの供給停止、ビッ
ト線電位ＶBLの引き上げ、ワード線３２の選択解除の何
れかにより可能である。

【００２１】書き込みクロックφSWは、接地電位（例え
ば０Ｖ）と書き込み用の電源電位（例えば１４Ｖ）とを
一定の周期で交互に繰り返す。読み出しクロックφR
は、接地電位と読み出し用の電源電位（例えば５Ｖ）と
を書き込みクロックφSWと同一の周期で交互に繰り返
す。この書き込みクロックφSWと読み出しクロックφR
とは、互いに１／２周期の位相差を有し、書き込みクロ
ックφSWが電源電位を示している期間は読み出しクロッ
クφRが接地電位を示し、逆に、読み出しクロックφRが
電源電位を示している期間は書き込みクロックφSWが接
地電位を示す。これにより、書き込みクロックφSWの立
ち上がりで書き込み期間Ｗが設定され、読み出しクロッ
クφRの立ち上がりで読み出し期間Ｒが設定される。
尚、回路動作の遅れによってビット線３３及びソース線
３４の両方に同時に電源電位が印加されることがないよ
うにするため、書き込みクロックφSWと読み出しクロッ
クφRとが共に接地電位となる期間が設定される。

【００２２】行選択クロックφLWは、読み出し期間Ｒ
に、メモリセルトランジスタ３１のコントロールゲート
をオンさせる固定値（例えば５Ｖ）となり、書き込み期
間Ｗに、メモリセルトランジスタ３１への書き込み効率
の制御が可能な範囲の変動値（例えば２〜４Ｖ）とな
る。書き込み期間Ｗの行選択クロックφLWの電位につい
ては、書き込みを開始した時点で最も高く、書き込み動
作が繰り返される毎に低くなるように設定される。この
実施形態においては、図２に示すように、書き込み動作
が４回繰り返される毎に段階的に電位が低くなるように
設定される。また、行選択クロックφLWは、書き込み期
間Ｗと読み出し期間Ｒとの切り換えのタイミングで一時
的にメモリセルトランジスタ３１を非選択の状態とする
ように、一旦接地電位まで引き下げられる。

【００２３】ビット線電位ＶBLは、読み出しクロックφ
Rに同期し、読み出しクロックφRが下がっているときに
は接地電位となり、読み出しクロックφRが立ち上がっ
ているときにはメモリセルトランジスタ３１のオン抵抗
値で決定される電位となる。書き込みクロックφSWの供
給によってメモリセルトランジスタ３１への書き込みが
繰り返されると、メモリセルトランジスタ３１のオン抵
抗値が上昇するため、読み出し動作時のビット線電位Ｖ
BLは、段階的に上昇する。そこで、このビット線電位Ｖ
BLが所望の信号電位ＶINを超えた時点で書き込みを停止
することで、読み出し動作時のビット線電位ＶBLを信号
電位ＶINと一致させることができる。

【００２４】図３は、メモリセルトランジスタ３１のコ
ントロールゲートに印加される電位と、メモリセルトラ
ンジスタ３１の書き込み効率との関係を示す図である。
この図において、ＩSDは、書き込み動作においてメモリ
セルトランジスタ３１のソース側からドレイン側へ流れ
る電流を表し、ＩFGは、そのときにフローティングゲー
トからドレイン側へ流れる電流を表す。これらの値につ
いては、メモリセルトランジスタ３１のソース側を１１
Ｖ、ドレイン側を０．８Ｖ、フローティングゲートを
９．５Ｖとしたときの実測値である。尚、フローティン
グゲートには、電位の固定及び電流の検出のための電極
が接続してある。

【００２５】コントロールゲートの電位ＶCGを１．９〜
３．２Ｖの範囲で変化させたとき、電流ＩSDは、約１０
∧-8Ａ（∧はべき乗）から約１０∧-5Ａまで増加してい
る。これに対して、電流ＩFGは、コントロールゲートの
電位ＶCGが２．１Ｖ程度までは、約１０∧-11Ａから約
１０∧-10Ａまで増加しているが、電位ＶCGが２．２Ｖ
を超えたあたりから、約１０∧-10Ａでほぼ一定となっ
ている。この電流ＩFGは、単位時間当たりにフローティ
ングゲートに注入されるホットエレクトロンの数に相当
するものであることから、メモリセルトランジスタ３１
の書き込み量を表している。従って、メモリセルトラン
ジスタ３１に対する書き込み効率ＥWRは、各電流の比Ｉ
FG／ＩSDで表され、電位ＶCGに対しては、２．０〜３．
２Ｖの範囲において電位ＶCGの上昇と共に低下してい
る。

【００２６】メモリセルトランジスタ３１に対する通常
の書き込み動作は、ソース側からドレイン側へ流れる電
流ＩSDが一定になるように制御している。このため、コ
ントロールゲートの電位ＶCGの変化に対する書き込み効
率ＥWRが図３に示すような特性であれば、フローティン
グゲートからの電流ＩFGは、電位ＶCGの上昇に伴って減
少することになる。一方、コントロールゲートの電位Ｖ
CGが一定の場合、メモリセルトランジスタ３１のフロー
ティングゲートの電位が、電荷の注入量に比例して低下
するため、書き込み量が多くなると、ドレイン側のホッ
トエレクトロンが加速されにくくなり、書き込み効率が
低下する。そこで、書き込み効率が高いままの書き込み
開始時点ではコントロールゲートの電位ＶCGを高く設定
し、書き込み動作が繰り返されて書き込み効率が低下す
るのに伴い、フローティングゲートの電位ＶCGを引き下
げるようにしている。これにより、フローティングゲー
トの電位の低下に伴う書き込み効率の低下が、コントロ
ールゲートの電位の低下に伴う書き込み効率の上昇によ
って補償され、書き込み効率がほぼ一定に維持されるよ
うになる。従って、書き込み動作と交互に繰り返される
読み出し動作時のビット線３３の電位ＶBLは、図４に示
すように、書き込み動作の繰り返しに伴って接地電位か
ら電源電位まで、ほぼ一定の割合で変化する。コントロ
ールゲートの電位ＶCGを一定に維持した場合（破線表
示）と比較すると、書き込み回数が少ないときには、ビ
ット線電位ＶBLの変化率が低下しており、書き込み回数
が多くなったときには、ビット線電位ＶBLの変化率が高
くなっている。

【００２７】以上のような装置においては、メモリセル
トランジスタに対する書き込み効率を広い範囲でほぼ一
定に維持することができるようなる。図５は、本発明の
不揮発性半導体メモリ装置の第２の実施の形態を示す回
路図である。この図においては、メモリセルトランジス
タ４１が、４行×１列に配列された場合を例示してい
る。

【００２８】複数のメモリセルトランジスタ４１は、同
一列に配列されてメモリセル列を成す。各メモリセルト
ランジスタ４１自体は、図１のメモリセルトランジスタ
３１と同一のものである。複数のワード線４２は、各メ
モリセルトランジスタ４１のコントロールゲートにそれ
ぞれ接続され、行選択信号ＬＳ１〜ＬＳ４に応答して立
ち上げられる行選択クロックφLWが印加される。ビット
線４３は、メモリセルトランジスタ４１の配列方向（メ
モリセル列）に沿って配置され、各メモリセルトランジ
スタ４１のドレイン側にそれぞれ接続される。ソース線
４４は、ワード線３２と平行に、各メモリセルトランジ
スタ４１の間に配置され、各メモリセルトランジスタ４
１のソース側にそれぞれ接続される。このソース線４４
は、共通に接続され、書き込みクロックφSWが印加され
る。これにより、各メモリセルトランジスタ４１は、後
述する行選択信号ＬＳ１〜ＬＳ４に応答して活性化さ
れ、書き込み、読み出し及び消去の各動作毎にビット線
３２及びソース線３３から所定の電位の供給を受ける。

【００２９】比較回路４５及び書き込み／読み出し制御
回路４６は、それぞれビット線４３に接続される。比較
回路４５は、図１の比較回路３５と同一であり、ビット
線４３の電位ＶBLを記憶情報に対応付けられる信号電位
ＶINと比較する。書き込み／読み出し制御回路４６につ
いても、図１の書き込み／読み出し制御回路３６と同一
であり、読み出しクロックφRに応答してビット線４３
に電源電位または接地電位を供給する。

【００３０】行選択トランジスタ４７は、各ワード線４
２に接続され、行選択信号ＬＳ１〜ＬＳ４に応答して選
択的にオンすることにより、行選択クロックφLWをワー
ド線４２の１つに供給する。行選択クロックφLW、書き
込みクロックφSW及び読み出しクロックφRは、図２と
同一であり、行選択トランジスタ４７が特定の行でオン
した後の動作については、図１と同一である。

【００３１】以上の実施形態においては、メモリセルト
ランジスタ４１を１列だけ配置した場合を例示している
が、メモリセルトランジスタ４１については、ビット線
４３と共に複数列配置するようにしてもよい。その場
合、ワード線４２及びソース線４４については、各列で
同一行が共通に接続され、全ての列で同一行のメモリセ
ルトランジスタ４１が同時に選択されるようになる。
尚、比較回路４５及び書き込み／読み出し制御回路４６
については、各列毎に独立に設けるか、あるいは、１組
だけ設けて、複数列の内の１列に選択的に接続すればよ
い。

【００３２】

【発明の効果】本発明によれば、書き込み開始時点から
書き込み完了までの間で、メモリセルトランジスタに対
する書き込み特性をほぼ均等に維持することができるよ
うになる。従って、メモリセルトランジスタの動作範囲
を広く設定することが可能になり、結果的にメモリセル
トランジスタの分解能を向上できると共に、記憶情報の
多値化に有効となる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置の第１の実
施形態を示す回路図である。

【図２】第１の実施形態の動作を説明するタイミング図
である。

【図３】メモリセルトランジスタの書き込み特性の実測
値を示す図である。

【図４】本発明の不揮発性半導体メモリ装置の書き込み
状態を説明する図である。

【図５】本発明の不揮発性半導体メモリ装置の第２の実
施形態を示す回路図である。

【図６】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。

【図７】図６のＸ−Ｘ線の断面図である。

【図８】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。

【図９】書き込みクロック及び読み出しクロックの波形
図である。

【図１０】センスアンプの構成を示す回路図である。

【図１１】従来の不揮発性半導体メモリ装置の書き込み
状態を説明する図である。

【符号の説明】

１半導体基板２分離領域３、３ａ、７酸化膜４フローティングゲート５コントロールゲート６ｄ第１拡散領域（ドレイン）６ｓ第２拡散領域（ソース）８アルミニウム配線９コンタクトホール１１、３１、４１メモリセルトランジスタ１２、３２、４２ワード線１３、３３、４３ビット線１４、３４、４４ソース線１５選択トランジスタ１６データ線２１、２２読み出し負荷抵抗２３、２４電流アンプ２５基準トランジスタ２６低電位発生回路２７、３５、４５比較回路２６判定回路３６、４６読み出し／書き込み制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平８−329694（ＪＰ，Ａ) 特開平８−96591（ＪＰ，Ａ) 特開平７−169284（ＪＰ，Ａ) 特開平８−87895（ＪＰ，Ａ) 特開平10−275484（ＪＰ，Ａ) 特開平10−188586（ＪＰ，Ａ) 特開平10−275480（ＪＰ，Ａ) 特表平９−502041（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】電気的に独立したフローティングゲート
及びこのフローティングゲートに少なくとも一部が重な
るコントロールゲートを有し、フローティングゲートに
蓄積される電荷の量に応じてオン抵抗値を変化させるメ
モリセルトランジスタと、上記メモリセルトランジスタ
のコントロールゲートに接続されるワード線と、上記メ
モリセルトランジスタのソース側に接続されるソース線
と、上記メモリセルトランジスタのドレイン側に接続さ
れるビット線と、上記ワード線に所定の電位を与えて上
記メモリセルトランジスタを活性化する第１の制御手段
と、上記メモリセルトランジスタが活性化されたときに
上記ソース線から上記メモリセルトランジスタを通して
上記ビット線へ一定の電流を供給する第２の制御手段
と、を備え、上記第１の制御手段は、上記メモリセルト
ランジスタに対する書き込み動作が進むに従って上記ワ
ード線に供給する電位を段階的に低くすることを特徴と
する不揮発性半導体メモリ装置。
【請求項２】上記ビット線から上記メモリセルトラン
ジスタを介して上記ソース線へ電流を供給する第３の制
御手段をさらに備え、上記第２の制御手段からの電流供
給と上記第３の制御手段からのの電流供給とを交互に繰
り返し、第３の制御手段の電流供給中に生じる上記ビッ
ト線の電位が所望の電位に達した時点で第２の制御手段
による電流供給を停止することを特徴とする請求項１に
記載の不揮発性半導体メモリ装置。
【請求項３】電気的に独立したフローティングゲート
及びこのフローティングゲートに少なくとも一部が重な
るコントロールゲートを有し、フローティングゲートに
蓄積される電荷の量に応じてオン抵抗値を変化させる複
数のメモリセルトランジスタと、上記複数のメモリセル
トランジスタのコントロールゲートにそれぞれ接続され
る複数のワード線と、上記複数のメモリセルトランジス
タのソース側に共通に接続されるソース線と、上記複数
のメモリセルトランジスタのドレイン側に共通に接続さ
れるビット線と、行選択情報に従い、上記複数のワード
線に対して、選択的に所定の電位を与えて上記メモリセ
ルトランジスタを活性化する第１の制御手段と、上記複
数のメモリセルトランジスタの１つが活性化されたとき
に上記ソース線から活性化された上記メモリセルトラン
ジスタを通して上記ビット線へ一定の電流を供給する第
２の制御手段と、を備え、上記第１の制御手段は、上記
メモリセルトランジスタに対する書き込み動作が進むに
従って上記複数のワード線に供給する電位を段階的に低
くすることを特徴とする不揮発性半導体メモリ装置。
【請求項４】上記ビット線から活性化された上記メモ
リセルトランジスタを介して上記ソース線へ電流を供給
する第３の制御手段をさらに備え、上記第２の制御手段
の電流供給と上記第３の制御手段の電流供給とを交互に
繰り返し、第３の制御手段の電流供給中に生じる上記ビ
ット線の電位が所望の電位に達した時点で第２の制御手
段の電流供給を停止することを特徴とする請求項３に記
載の不揮発性半導体メモリ装置。