JP3615349B2

JP3615349B2 - 不揮発性半導体メモリ装置

Info

Publication number: JP3615349B2
Application number: JP08148197A
Authority: JP
Inventors: 雅典梶谷
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-03-31
Filing date: 1997-03-31
Publication date: 2005-02-02
Anticipated expiration: 2017-03-31
Also published as: JPH10275480A

Description

【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを有するメモリセルトランジスタによってアナログデータの記憶を可能にする不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ：ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、データの読み出しが行われる。
【０００３】
図４は、フローティングゲートを有する不揮発性半導体メモリ装置のメモリセル部分の平面図で、図５は、そのＸ−Ｘ線の断面図である。この図においては、コントロールゲートの一部がフローティングゲートに並んで配置されるスプリットゲート構造を示している。
Ｐ型のシリコン基板１の表面領域に、選択的に厚く形成される酸化膜（ＬＯＣＯＳ）よりなる複数の分離領域２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３を介し、隣り合う分離領域２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の酸化膜５は、フローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３を介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。コントロールゲート６の間の基板領域及びフローティングゲート４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡散層８が形成される。第１拡散層７は、コントロールゲート６の間で分離領域２に囲まれてそれぞれが独立し、第２拡散層８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、第１拡散層７及び第２拡散層８によりメモリセルトランジスタが構成される。そして、コントロールゲート６上に、酸化膜９を介して、アルミニウム配線１０がコントロールゲート６と交差する方向に配置される。このアルミニウム配線１０は、コンタクトホール１１を通して、第１拡散層７に接続される。
【０００４】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量に応じてソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に記憶情報に応じた量の電荷を選択的に注入することにより、特定のメモリセルトランジスタのオン抵抗値をアナログ的に変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応付けるようにしている。
【０００５】
図６は、図４に示したメモリセル部分の回路図である。この図においては、メモリセルを４行×４列に配置した場合を示している。
２重ゲート構造のメモリセルトランジスタ２０は、コントロールゲート６がワード線２１に接続され、第１拡散層７及び第２拡散層８がそれぞれビット線２２及びソース線２３に接続される。各ビット線２２は、それぞれ選択トランジスタ２４を介してデータ線２５に接続され、このデータ線２５が抵抗２６を介して読み出し制御回路２７に接続される。また、各ビット線２２には、それぞれ電圧値を読み出すセンスアンプ（図示せず）が接続される。各ソース線２３は、それぞれ電力線２８に接続され、この電力線２８に書き込み制御回路２９が接続される。通常は、各メモリセルトランジスタ２０で共通に形成されるコントロールゲート６自体がワード線２１として用いられ、第１拡散層７に接続されるアルミニウム配線１０がビット線２２として用いられる。また、コントロールゲート６と平行して延在する第２拡散層８がソース線２３として用いられる。
【０００６】
行選択情報ＬＳ１〜ＬＳ４は、ロウアドレス情報に基づいて生成されるものであり、ワード線２１の１本を選択することにより、メモリセルトランジスタ２０の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ４は、カラムアドレス情報に基づいて生成されるものであり、選択トランジスタ２４の１つをオンさせることにより、メモリセルトランジスタ２０の特定の列を活性化する。これにより、行列配置される複数のメモリセルトランジスタ２０の内の１つが、ロウアドレス情報及びカラムアドレス情報に従って指定され、データ線２５に接続される。
【０００７】
メモリセルトランジスタ２０に対してアナログ情報を書き込む場合、記録精度を高めるため、電荷の注入（書き込み）と注入量の確認（読み出し）とが短い周期で繰り返される。即ち、メモリセルトランジスタ２０への書き込みを少しずつ行いながら、その都度読み出しを行い、記憶させようとしているデータの内容に読み出し結果が一致した時点で書き込みを停止するように構成される。
【０００８】
書き込みクロックφｗは、例えば、図７に示すように、一定の周期で一定の期間だけ立ち上がり、時間経過と共に波高値が徐々に高くなるように生成される。この書き込みクロックφｗは、書き込み回路２９から電力線２８及びソース線２３を介してメモリセルトランジスタ２０に印加される。このとき、データ線２５は、書き込みクロックφｗに同期して、接地電位に引き下げられる。従って、書き込みクロックφｗが立ち上がっている間は、選択されたメモリセルトランジスタ２０を通してソース線２３からビット線２２側へ電流が流れ、この電流によってフローティングゲート４への電荷の注入が行われる。
【０００９】
一方、読み出しクロックφｒは、例えば、図７に示すように、書き込みクロックφｗの間隙期間に一定の波高値で立ち上がるように生成され、読み出し制御回路２７から抵抗２６及びビット線２２を介してメモリセルトランジスタ２０に印加される。このとき、電力線２８は、読み出しクロックφｒに同期して接地電位に引き下げられる。従って、抵抗２６及び選択されたメモリセルトランジスタ２０を通してデータ線２５から電力線２８側へ電流が流れ、ビット線２２の電位がメモリセルトランジスタ２０のオン抵抗値と抵抗２６の抵抗値との比に応じた電位となる。このときの電位の変動が、ビット線２２に接続されるセンスアンプにより読み出され、その結果が書き込むべき情報に対応する値となるまで書き込み及び読み出しのサイクルが繰り返される。
【００１０】
このようなメモリ装置においては、実際の読み出しの結果を記録するアナログ値に対応付けるようにしているため、メモリセルトランジスタ２０の特性のばらつきの影響を受けにくくなっている。
【００１１】
【発明が解決しようとする課題】
書き込み制御回路２９においては、時間経過に伴って波高値を高くする書き込みクロックφｗが生成される。このような書き込みクロックφｗの生成においては、高電圧の電源が必要になると共に、高電圧を制御するための回路が必要になる。一般に、高電圧の制御においては、十分な駆動能力及び耐圧を有するスイッチング素子が必要であるため、回路構成が複雑になると共に、電源ノイズの影響を受けやすくなり、記録情報の判定で誤差を生じるおそれがある。
【００１２】
そこで本発明は、アナログ値の書込回路の構成を簡略化できるようにすると共に、書き込み動作の高層化及び書き込み精度の向上を目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、その特徴とするところは、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのソース側に接続されるソース線と、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記ビット線に対して、所定の倍率で電流容量が増大する複数のスイッチングトランジスタが並列に接続され、各スイッチングトランジスタを選択的にオンして電流容量を段階的に変化させる電流制限回路と、を備え、上記ソース線と上記ビット線との間に一定の電位を一定の周期で印加して上記メモリセルトランジスタに電流を流し、上記メモリセルトランジスタのフローティングゲートに電荷を注入するとき、上記電流制限回路が所定の周期を経過する毎に電流容量を段階的に増加させることにある。
【００１４】
本発明によれば、電流制限回路の電流容量を段階的に大きくすることにより、書き込みクロックの電圧を一定にしながら、メモリセルトランジスタに流れる書き込み電流を段階的に増加させることができる。これにより、書き込みクロックを発生する書き込み回路において高電圧の制御が不要になり、回路構成を簡略化することができる。
【００１５】
【発明の実施の形態】
図１は、本発明の不揮発性半導体メモリ装置の構成を示す回路図である。
メモリセルトランジスタ４０は、図６に示すメモリセルトランジスタ２０と同一構造であり、フローティングゲート及びコントロールゲートを有し、フローティングゲートに注入（蓄積）される電荷の量に応じてオン抵抗値を変動させる。ワード線４１は、メモリセルトランジスタ４０の各列毎に対応して配置され、各メモリセルトランジスタ４０のコントロールゲートがそれぞれ接続される。このワード線４１には、行選択情報を受けるロウデコーダ（図示せず）から供給される行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選択的に活性化される。ビット線４２は、メモリセルトランジスタ４０が配列された列方向に延在し、各メモリセルトランジスタ４０のドレイン側が接続される。ソース線４３は、ビット線４２と交差する方向に延在して配置され、各メモリセルトランジスタ４０のソース側が接続される。これにより、各メモリセルトランジスタ４０は、ビット線４２に対して並列に接続され、書き込み、読み出し及び消去の各動作毎にビット線４２及びソース線４３から所定の電位の供給を受ける。
【００１６】
データ線４５は、列選択情報ＬＳ１〜ＬＳ４に応答して動作する列選択トランジスタ４４を介してビット線４２に接続されると共に、一定の抵抗値を有する読み出し負荷抵抗４６を介して読み出し回路４７に接続される。また、データ線４５は、電流制限回路３０を介して接地される。そして、電力線４８は、各ソース線４３に接続され、書き込み回路５２に接続される。
【００１７】
読み出し制御回路４７は、読み出しクロックφＲを発生し、抵抗４６を介してデータ線４６及びビット線４２からメモリセルトランジスタ４０に対して一定の電圧を一定の周期で印加する。この読み出しクロックφＲは、図７に示す読み出しクロックφＲと同一であり、一定の波高値を維持しながら、書き込みクロックφＷに従う一定の周期を有する。書き込み制御回路４９は、書き込みクロックφＷを発生し、電力線４８及びソース線４３からメモリセルトランジスタ４０に対して印加する。この書き込みクロックφＷについては、図２に示すように、一定の波高値を維持ながら一定の周期で立ち上げられる。尚、書き込みクロックφＷの周期については、図７に示す書き込みクロックφＷと同一である。
【００１８】
電流制限回路３０は、書き込み動作においてデータ線４５を接地し、電力線４８に与えられる書き込みクロックφＷに応じて、ソース線４３からメモリセルトランジスタ４０を通してビット線４２へ書き込み電流ＩＰＰが流れるようにする。この電流制限回路３０は、例えば、電流容量が１倍、２倍、４倍で重み付けされた３つのスイッチングトランジスタ３１〜３３をデータ線４５と接地点との間に並列に接続して構成される。そして、図２に示すように、書き込みクロックφＷに同期して選択的に立ち上げられる電流制御信号Ｓ１〜Ｓ３に応答して各スイッチングトランジスタ３１〜３３をオンさせるようにして、データ線４５から接地側へ流れる書き込み電流ＩＰＰを段階的に制御する。この電流制御信号Ｓ１〜Ｓ３については、書き込みクロックφＷと同一の発信源から得られるクロックを分周し、その分周クロックでカウント動作する３ビットのバイナリカウンタの出力から得ることができる。各スイッチングトランジスタ３１〜３３は、電流容量が２＾ｎ倍（＾はべき乗を表す）に形成されていることから、書き込みクロックφＷの波高値が常に一定に維持される場合に、書き込み電流ＩＰＰは、図２に示すように、２周期毎に段階的に増大する。尚、電流制御信号Ｓ１〜Ｓ３が全て立ち上がり、スイッチングトランジスタ３１〜３３が全てオンするようになった後には、書き込み電流ＩＰＰは、最大値のまま維持される。
【００１９】
書き込みクロックφＷを一定時間印加したときの書き込み電流ＩＰＰの変化に対する読み出し電流ＩＤ（読み出し動作の際にソース／ドレイン間に流れる電流）の変化は、図３に示すようになる。書き込み電圧及び書き込み時間が一定の場合、書き込み電流ＩＰＰの増加に伴って読み出し電流ＩＤは減少する。書き込み電流ＩＰＰを増加させると、単位時間当たりのメモリセルトランジスタ４０での電荷の注入量が大きくなり、図７に示すように、書き込みクロックφＷの波高値を段階的に上げていく場合と同等の効果を得ることができる。このとき、書き込みクロックφＷについては、常に一定の波高値で維持されるため、書き込み制御回路４９においては、高電圧の制御が不要になる。
【００２０】
以上の実施の形態においては、電流制限回路３０を３つのスイッチングトランジスタ３１〜３３により構成し、書き込み電流ＩＰＰを７段階で増やすようにする場合を例示したが、さらに多数のスイッチングトランジスタを並列に接続するようにして多段階で増やすようにしてもよい。また、書き込み電流ＩＰＰを増加させるステップは、２クロック周期に限らず、１クロック周期毎あるいは３クロック周期以上の間隔で増加させるようにしてもよい。
【００２１】
【発明の効果】
本発明によれば、書き込み電圧を一定に保ちながら書き込み電流を段階的に増加させるようにしたことで、メモリセルトランジスタに対するアナログ情報の書き込みを短時間で行うようにすることができる。このとき、書き込み制御回路として高電圧を制御する必要がないため、回路構成を簡略化できると共に、電源ノイズの影響を受けにくくなり、記録誤差を小さくして回路動作を安定させることができる。
【００２２】
また、電流制限回路を電流容量が２＾ｎ倍で重み付けされてスイッチングトランジスタにより構成していることから、書き込み電流を多段階で増加させるようにした場合でも、電流制御信号を容易に生成することができる。従って、電流制御回路を生成するための回路構成が増大するのを防止できる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の実施形態を示す回路図である。
【図２】本発明の不揮発性半導体メモリ装置の動作を説明するタイミング図である。
【図３】書き込み電流と読み出し電流との関係を示す特性図である。
【図４】従来の不揮発性半導体メモリ装置のメモリセルの構造を示す平面図である。
【図５】図５のＸ−Ｘ線の断面図である。
【図６】従来の不揮発性半導体メモリ装置の構成を示す回路図である。
【図７】読出クロックと書込クロックのタイミング図である。
【符号の説明】
１半導体基板
２分離領域
３、５、９酸化膜
４フローティングゲート
６コントロールゲート
７ドレイン領域
８ソース領域
１０アルミニウム配線
１１コンタクトホール
２０メモリセルトランジスタ
２１、４１ワード線
２２、４２ビット線
２３、４３ソース線
２４、４４選択トランジスタ
２５、４５データ線
２６、４６読み出し付加抵抗
２７、４７読み出し制御回路
２８、４８電力線
２９、４９読み出し制御回路
３０電流制御回路
３１〜３４スイッチングトランジスタ

Claims

電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのソース側に接続されるソース線と、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記ビット線に対して、所定の倍率で電流容量が増大する複数のスイッチングトランジスタが並列に接続され、各スイッチングトランジスタを選択的にオンして電流容量を段階的に変化させる電流制限回路と、を備え、上記ソース線と上記ビット線との間に一定の電位を一定の周期で印加して上記メモリセルトランジスタに電流を流し、上記メモリセルトランジスタのフローティングゲートに電荷を注入するとき、上記電流制限回路が所定の周期を経過する毎に電流容量を段階的に増加させることを特徴とする不揮発性半導体メモリ装置。
上記電流制限回路は、上記ソース線に印加される一定の波高値を有する書き込みクロックに同期し、所定のクロック期間をおいて順次立ち上げられる複数の電流制御信号に応じて上記スイッチングトランジスタをオンさせることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。