JPH10275480A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH10275480A JPH10275480A JP8148197A JP8148197A JPH10275480A JP H10275480 A JPH10275480 A JP H10275480A JP 8148197 A JP8148197 A JP 8148197A JP 8148197 A JP8148197 A JP 8148197A JP H10275480 A JPH10275480 A JP H10275480A
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- memory cell
- cell transistor
- current
- floating gate
- bit line
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Abstract
(57)【要約】
【課題】 フローティングゲートを有する不揮発性半導
体メモリ装置の書き込み効率を向上する。 【解決手段】 メモリセルトランジスタ４０が接続され
るビット線４２に、電流容量が１倍、２倍、４倍に形成
されて並列接続される複数のスイッチングトランジスタ
３１〜３３からなる電流制限回路３０を接続し、ビット
線４２を接地できるようにする。ソース線４３から供給
する書き込みクロックφWの波高値を一定に維持し、電
流制限回路３０のスイッチングトランジスタ３１〜３３
を選択的にオンさせるようにして書き込み電流ＩPPを段
階的に増加させるようにしてアナログ情報の書き込みを
行う。
体メモリ装置の書き込み効率を向上する。 【解決手段】 メモリセルトランジスタ４０が接続され
るビット線４２に、電流容量が１倍、２倍、４倍に形成
されて並列接続される複数のスイッチングトランジスタ
３１〜３３からなる電流制限回路３０を接続し、ビット
線４２を接地できるようにする。ソース線４３から供給
する書き込みクロックφWの波高値を一定に維持し、電
流制限回路３０のスイッチングトランジスタ３１〜３３
を選択的にオンさせるようにして書き込み電流ＩPPを段
階的に増加させるようにしてアナログ情報の書き込みを
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートを有するメモリセルトランジスタによってアナログ
データの記憶を可能にする不揮発性半導体メモリ装置に
関する。
ートを有するメモリセルトランジスタによってアナログ
データの記憶を可能にする不揮発性半導体メモリ装置に
関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。
【０００３】図４は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図５は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。また、フローティングゲート４上
の酸化膜５は、フローティングゲート４の中央部で厚く
形成され、フローティングゲート４の端部を鋭角にして
いる。これにより、データの消去動作時にフローティン
グゲート４の端部で電界集中が生じ易いようにしてい
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
してコントロールゲート６が配置される。このコントロ
ールゲート６は、一部がフローティングゲート４上に重
なり、残りの部分が酸化膜３を介してシリコン基板１に
接するように配置される。また、これらのフローティン
グゲート４及びコントロールゲート６は、それぞれ隣り
合う列が互いに面対称となるように配置される。コント
ロールゲート６の間の基板領域及びフローティングゲー
ト４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡
散層８が形成される。第１拡散層７は、コントロールゲ
ート６の間で分離領域２に囲まれてそれぞれが独立し、
第２拡散層８は、コントロールゲート６の延在する方向
に連続する。これらのフローティングゲート４、コント
ロールゲート６、第１拡散層７及び第２拡散層８により
メモリセルトランジスタが構成される。そして、コント
ロールゲート６上に、酸化膜９を介して、アルミニウム
配線１０がコントロールゲート６と交差する方向に配置
される。このアルミニウム配線１０は、コンタクトホー
ル１１を通して、第１拡散層７に接続される。
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図５は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。また、フローティングゲート４上
の酸化膜５は、フローティングゲート４の中央部で厚く
形成され、フローティングゲート４の端部を鋭角にして
いる。これにより、データの消去動作時にフローティン
グゲート４の端部で電界集中が生じ易いようにしてい
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
してコントロールゲート６が配置される。このコントロ
ールゲート６は、一部がフローティングゲート４上に重
なり、残りの部分が酸化膜３を介してシリコン基板１に
接するように配置される。また、これらのフローティン
グゲート４及びコントロールゲート６は、それぞれ隣り
合う列が互いに面対称となるように配置される。コント
ロールゲート６の間の基板領域及びフローティングゲー
ト４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡
散層８が形成される。第１拡散層７は、コントロールゲ
ート６の間で分離領域２に囲まれてそれぞれが独立し、
第２拡散層８は、コントロールゲート６の延在する方向
に連続する。これらのフローティングゲート４、コント
ロールゲート６、第１拡散層７及び第２拡散層８により
メモリセルトランジスタが構成される。そして、コント
ロールゲート６上に、酸化膜９を介して、アルミニウム
配線１０がコントロールゲート６と交差する方向に配置
される。このアルミニウム配線１０は、コンタクトホー
ル１１を通して、第１拡散層７に接続される。
【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に記憶情報
に応じた量の電荷を選択的に注入することにより、特定
のメモリセルトランジスタのオン抵抗値をアナログ的に
変動させ、これによって生じる各メモリセルトランジス
タの動作特性の差を記憶するデータに対応付けるように
している。
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に記憶情報
に応じた量の電荷を選択的に注入することにより、特定
のメモリセルトランジスタのオン抵抗値をアナログ的に
変動させ、これによって生じる各メモリセルトランジス
タの動作特性の差を記憶するデータに対応付けるように
している。
【０００５】図６は、図４に示したメモリセル部分の回
路図である。この図においては、メモリセルを４行×４
列に配置した場合を示している。２重ゲート構造のメモ
リセルトランジスタ２０は、コントロールゲート６がワ
ード線２１に接続され、第１拡散層７及び第２拡散層８
がそれぞれビット線２２及びソース線２３に接続され
る。各ビット線２２は、それぞれ選択トランジスタ２４
を介してデータ線２５に接続され、このデータ線２５が
抵抗２６を介して読み出し制御回路２７に接続される。
また、各ビット線２２には、それぞれ電圧値を読み出す
センスアンプ（図示せず）が接続される。各ソース線２
３は、それぞれ電力線２８に接続され、この電力線２８
に書き込み制御回路２９が接続される。通常は、各メモ
リセルトランジスタ２０で共通に形成されるコントロー
ルゲート６自体がワード線２１として用いられ、第１拡
散層７に接続されるアルミニウム配線１０がビット線２
２として用いられる。また、コントロールゲート６と平
行して延在する第２拡散層８がソース線２３として用い
られる。
路図である。この図においては、メモリセルを４行×４
列に配置した場合を示している。２重ゲート構造のメモ
リセルトランジスタ２０は、コントロールゲート６がワ
ード線２１に接続され、第１拡散層７及び第２拡散層８
がそれぞれビット線２２及びソース線２３に接続され
る。各ビット線２２は、それぞれ選択トランジスタ２４
を介してデータ線２５に接続され、このデータ線２５が
抵抗２６を介して読み出し制御回路２７に接続される。
また、各ビット線２２には、それぞれ電圧値を読み出す
センスアンプ（図示せず）が接続される。各ソース線２
３は、それぞれ電力線２８に接続され、この電力線２８
に書き込み制御回路２９が接続される。通常は、各メモ
リセルトランジスタ２０で共通に形成されるコントロー
ルゲート６自体がワード線２１として用いられ、第１拡
散層７に接続されるアルミニウム配線１０がビット線２
２として用いられる。また、コントロールゲート６と平
行して延在する第２拡散層８がソース線２３として用い
られる。
【０００６】行選択情報ＬＳ１〜ＬＳ４は、ロウアドレ
ス情報に基づいて生成されるものであり、ワード線２１
の１本を選択することにより、メモリセルトランジスタ
２０の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ
４は、カラムアドレス情報に基づいて生成されるもので
あり、選択トランジスタ２４の１つをオンさせることに
より、メモリセルトランジスタ２０の特定の列を活性化
する。これにより、行列配置される複数のメモリセルト
ランジスタ２０の内の１つが、ロウアドレス情報及びカ
ラムアドレス情報に従って指定され、データ線２５に接
続される。
ス情報に基づいて生成されるものであり、ワード線２１
の１本を選択することにより、メモリセルトランジスタ
２０の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ
４は、カラムアドレス情報に基づいて生成されるもので
あり、選択トランジスタ２４の１つをオンさせることに
より、メモリセルトランジスタ２０の特定の列を活性化
する。これにより、行列配置される複数のメモリセルト
ランジスタ２０の内の１つが、ロウアドレス情報及びカ
ラムアドレス情報に従って指定され、データ線２５に接
続される。
【０００７】メモリセルトランジスタ２０に対してアナ
ログ情報を書き込む場合、記録精度を高めるため、電荷
の注入（書き込み）と注入量の確認（読み出し）とが短
い周期で繰り返される。即ち、メモリセルトランジスタ
２０への書き込みを少しずつ行いながら、その都度読み
出しを行い、記憶させようとしているデータの内容に読
み出し結果が一致した時点で書き込みを停止するように
構成される。
ログ情報を書き込む場合、記録精度を高めるため、電荷
の注入（書き込み）と注入量の確認（読み出し）とが短
い周期で繰り返される。即ち、メモリセルトランジスタ
２０への書き込みを少しずつ行いながら、その都度読み
出しを行い、記憶させようとしているデータの内容に読
み出し結果が一致した時点で書き込みを停止するように
構成される。
【０００８】書き込みクロックφwは、例えば、図７に
示すように、一定の周期で一定の期間だけ立ち上がり、
時間経過と共に波高値が徐々に高くなるように生成され
る。この書き込みクロックφwは、書き込み回路２９か
ら電力線２８及びソース線２３を介してメモリセルトラ
ンジスタ２０に印加される。このとき、データ線２５
は、書き込みクロックφwに同期して、接地電位に引き
下げられる。従って、書き込みクロックφwが立ち上が
っている間は、選択されたメモリセルトランジスタ２０
を通してソース線２３からビット線２２側へ電流が流
れ、この電流によってフローティングゲート４への電荷
の注入が行われる。
示すように、一定の周期で一定の期間だけ立ち上がり、
時間経過と共に波高値が徐々に高くなるように生成され
る。この書き込みクロックφwは、書き込み回路２９か
ら電力線２８及びソース線２３を介してメモリセルトラ
ンジスタ２０に印加される。このとき、データ線２５
は、書き込みクロックφwに同期して、接地電位に引き
下げられる。従って、書き込みクロックφwが立ち上が
っている間は、選択されたメモリセルトランジスタ２０
を通してソース線２３からビット線２２側へ電流が流
れ、この電流によってフローティングゲート４への電荷
の注入が行われる。
【０００９】一方、読み出しクロックφrは、例えば、
図７に示すように、書き込みクロックφwの間隙期間に
一定の波高値で立ち上がるように生成され、読み出し制
御回路２７から抵抗２６及びビット線２２を介してメモ
リセルトランジスタ２０に印加される。このとき、電力
線２８は、読み出しクロックφrに同期して接地電位に
引き下げられる。従って、抵抗２６及び選択されたメモ
リセルトランジスタ２０を通してデータ線２５から電力
線２８側へ電流が流れ、ビット線２２の電位がメモリセ
ルトランジスタ２０のオン抵抗値と抵抗２６の抵抗値と
の比に応じた電位となる。このときの電位の変動が、ビ
ット線２２に接続されるセンスアンプにより読み出さ
れ、その結果が書き込むべき情報に対応する値となるま
で書き込み及び読み出しのサイクルが繰り返される。
図７に示すように、書き込みクロックφwの間隙期間に
一定の波高値で立ち上がるように生成され、読み出し制
御回路２７から抵抗２６及びビット線２２を介してメモ
リセルトランジスタ２０に印加される。このとき、電力
線２８は、読み出しクロックφrに同期して接地電位に
引き下げられる。従って、抵抗２６及び選択されたメモ
リセルトランジスタ２０を通してデータ線２５から電力
線２８側へ電流が流れ、ビット線２２の電位がメモリセ
ルトランジスタ２０のオン抵抗値と抵抗２６の抵抗値と
の比に応じた電位となる。このときの電位の変動が、ビ
ット線２２に接続されるセンスアンプにより読み出さ
れ、その結果が書き込むべき情報に対応する値となるま
で書き込み及び読み出しのサイクルが繰り返される。
【００１０】このようなメモリ装置においては、実際の
読み出しの結果を記録するアナログ値に対応付けるよう
にしているため、メモリセルトランジスタ２０の特性の
ばらつきの影響を受けにくくなっている。
読み出しの結果を記録するアナログ値に対応付けるよう
にしているため、メモリセルトランジスタ２０の特性の
ばらつきの影響を受けにくくなっている。
【００１１】
【発明が解決しようとする課題】書き込み制御回路２９
においては、時間経過に伴って波高値を高くする書き込
みクロックφwが生成される。このような書き込みクロ
ックφwの生成においては、高電圧の電源が必要になる
と共に、高電圧を制御するための回路が必要になる。一
般に、高電圧の制御においては、十分な駆動能力及び耐
圧を有するスイッチング素子が必要であるため、回路構
成が複雑になると共に、電源ノイズの影響を受けやすく
なり、記録情報の判定で誤差を生じるおそれがある。
においては、時間経過に伴って波高値を高くする書き込
みクロックφwが生成される。このような書き込みクロ
ックφwの生成においては、高電圧の電源が必要になる
と共に、高電圧を制御するための回路が必要になる。一
般に、高電圧の制御においては、十分な駆動能力及び耐
圧を有するスイッチング素子が必要であるため、回路構
成が複雑になると共に、電源ノイズの影響を受けやすく
なり、記録情報の判定で誤差を生じるおそれがある。
【００１２】そこで本発明は、アナログ値の書込回路の
構成を簡略化できるようにすると共に、書き込み動作の
高層化及び書き込み精度の向上を目的とする。
構成を簡略化できるようにすると共に、書き込み動作の
高層化及び書き込み精度の向上を目的とする。
【００１３】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートを有し、こ
のフローティングゲートに蓄積される電荷の量に応じて
オン抵抗値を変化させるメモリセルトランジスタと、上
記メモリセルトランジスタのソース側に接続されるソー
ス線と、上記メモリセルトランジスタのドレイン側に接
続されるビット線と、上記ビット線に対して、所定の倍
率で電流容量が増大する複数のスイッチングトランジス
タが並列に接続され、各スイッチングトランジスタを選
択的にオンして電流容量を段階的に変化させる電流制限
回路と、を備え、上記ソース線と上記ビット線との間に
一定の電位を一定の周期で印加して上記メモリセルトラ
ンジスタに電流を流し、上記メモリセルトランジスタの
フローティングゲートに電荷を注入するとき、上記電流
制限回路が所定の周期を経過する毎に電流容量を段階的
に増加させることにある。
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートを有し、こ
のフローティングゲートに蓄積される電荷の量に応じて
オン抵抗値を変化させるメモリセルトランジスタと、上
記メモリセルトランジスタのソース側に接続されるソー
ス線と、上記メモリセルトランジスタのドレイン側に接
続されるビット線と、上記ビット線に対して、所定の倍
率で電流容量が増大する複数のスイッチングトランジス
タが並列に接続され、各スイッチングトランジスタを選
択的にオンして電流容量を段階的に変化させる電流制限
回路と、を備え、上記ソース線と上記ビット線との間に
一定の電位を一定の周期で印加して上記メモリセルトラ
ンジスタに電流を流し、上記メモリセルトランジスタの
フローティングゲートに電荷を注入するとき、上記電流
制限回路が所定の周期を経過する毎に電流容量を段階的
に増加させることにある。
【００１４】本発明によれば、電流制限回路の電流容量
を段階的に大きくすることにより、書き込みクロックの
電圧を一定にしながら、メモリセルトランジスタに流れ
る書き込み電流を段階的に増加させることができる。こ
れにより、書き込みクロックを発生する書き込み回路に
おいて高電圧の制御が不要になり、回路構成を簡略化す
ることができる。
を段階的に大きくすることにより、書き込みクロックの
電圧を一定にしながら、メモリセルトランジスタに流れ
る書き込み電流を段階的に増加させることができる。こ
れにより、書き込みクロックを発生する書き込み回路に
おいて高電圧の制御が不要になり、回路構成を簡略化す
ることができる。
【００１５】
【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の構成を示す回路図である。メモリセルトラ
ンジスタ４０は、図６に示すメモリセルトランジスタ２
０と同一構造であり、フローティングゲート及びコント
ロールゲートを有し、フローティングゲートに注入（蓄
積）される電荷の量に応じてオン抵抗値を変動させる。
ワード線４１は、メモリセルトランジスタ４０の各列毎
に対応して配置され、各メモリセルトランジスタ４０の
コントロールゲートがそれぞれ接続される。このワード
線４１には、行選択情報を受けるロウデコーダ（図示せ
ず）から供給される行選択信号ＬＳ１〜ＬＳ４が印加さ
れ、何れか１行が選択的に活性化される。ビット線４２
は、メモリセルトランジスタ４０が配列された列方向に
延在し、各メモリセルトランジスタ４０のドレイン側が
接続される。ソース線４３は、ビット線４２と交差する
方向に延在して配置され、各メモリセルトランジスタ４
０のソース側が接続される。これにより、各メモリセル
トランジスタ４０は、ビット線４２に対して並列に接続
され、書き込み、読み出し及び消去の各動作毎にビット
線４２及びソース線４３から所定の電位の供給を受け
る。
メモリ装置の構成を示す回路図である。メモリセルトラ
ンジスタ４０は、図６に示すメモリセルトランジスタ２
０と同一構造であり、フローティングゲート及びコント
ロールゲートを有し、フローティングゲートに注入（蓄
積）される電荷の量に応じてオン抵抗値を変動させる。
ワード線４１は、メモリセルトランジスタ４０の各列毎
に対応して配置され、各メモリセルトランジスタ４０の
コントロールゲートがそれぞれ接続される。このワード
線４１には、行選択情報を受けるロウデコーダ（図示せ
ず）から供給される行選択信号ＬＳ１〜ＬＳ４が印加さ
れ、何れか１行が選択的に活性化される。ビット線４２
は、メモリセルトランジスタ４０が配列された列方向に
延在し、各メモリセルトランジスタ４０のドレイン側が
接続される。ソース線４３は、ビット線４２と交差する
方向に延在して配置され、各メモリセルトランジスタ４
０のソース側が接続される。これにより、各メモリセル
トランジスタ４０は、ビット線４２に対して並列に接続
され、書き込み、読み出し及び消去の各動作毎にビット
線４２及びソース線４３から所定の電位の供給を受け
る。
【００１６】データ線４５は、列選択情報ＬＳ１〜ＬＳ
４に応答して動作する列選択トランジスタ４４を介して
ビット線４２に接続されると共に、一定の抵抗値を有す
る読み出し負荷抵抗４６を介して読み出し回路４７に接
続される。また、データ線４５は、電流制限回路３０を
介して接地される。そして、電力線４８は、各ソース線
４３に接続され、書き込み回路５２に接続される。
４に応答して動作する列選択トランジスタ４４を介して
ビット線４２に接続されると共に、一定の抵抗値を有す
る読み出し負荷抵抗４６を介して読み出し回路４７に接
続される。また、データ線４５は、電流制限回路３０を
介して接地される。そして、電力線４８は、各ソース線
４３に接続され、書き込み回路５２に接続される。
【００１７】読み出し制御回路４７は、読み出しクロッ
クφRを発生し、抵抗４６を介してデータ線４６及びビ
ット線４２からメモリセルトランジスタ４０に対して一
定の電圧を一定の周期で印加する。この読み出しクロッ
クφRは、図７に示す読み出しクロックφRと同一であ
り、一定の波高値を維持しながら、書き込みクロックφ
Wに従う一定の周期を有する。書き込み制御回路４９
は、書き込みクロックφWを発生し、電力線４８及びソ
ース線４３からメモリセルトランジスタ４０に対して印
加する。この書き込みクロックφWについては、図２に
示すように、一定の波高値を維持ながら一定の周期で立
ち上げられる。尚、書き込みクロックφWの周期につい
ては、図７に示す書き込みクロックφWと同一である。
クφRを発生し、抵抗４６を介してデータ線４６及びビ
ット線４２からメモリセルトランジスタ４０に対して一
定の電圧を一定の周期で印加する。この読み出しクロッ
クφRは、図７に示す読み出しクロックφRと同一であ
り、一定の波高値を維持しながら、書き込みクロックφ
Wに従う一定の周期を有する。書き込み制御回路４９
は、書き込みクロックφWを発生し、電力線４８及びソ
ース線４３からメモリセルトランジスタ４０に対して印
加する。この書き込みクロックφWについては、図２に
示すように、一定の波高値を維持ながら一定の周期で立
ち上げられる。尚、書き込みクロックφWの周期につい
ては、図７に示す書き込みクロックφWと同一である。
【００１８】電流制限回路３０は、書き込み動作におい
てデータ線４５を接地し、電力線４８に与えられる書き
込みクロックφWに応じて、ソース線４３からメモリセ
ルトランジスタ４０を通してビット線４２へ書き込み電
流ＩPPが流れるようにする。この電流制限回路３０は、
例えば、電流容量が１倍、２倍、４倍で重み付けされた
３つのスイッチングトランジスタ３１〜３３をデータ線
４５と接地点との間に並列に接続して構成される。そし
て、図２に示すように、書き込みクロックφWに同期し
て選択的に立ち上げられる電流制御信号Ｓ１〜Ｓ３に応
答して各スイッチングトランジスタ３１〜３３をオンさ
せるようにして、データ線４５から接地側へ流れる書き
込み電流ＩPPを段階的に制御する。この電流制御信号Ｓ
１〜Ｓ３については、書き込みクロックφWと同一の発
信源から得られるクロックを分周し、その分周クロック
でカウント動作する３ビットのバイナリカウンタの出力
から得ることができる。各スイッチングトランジスタ３
１〜３３は、電流容量が２^n倍（＾はべき乗を表す）に
形成されていることから、書き込みクロックφWの波高
値が常に一定に維持される場合に、書き込み電流ＩPP
は、図２に示すように、２周期毎に段階的に増大する。
尚、電流制御信号Ｓ１〜Ｓ３が全て立ち上がり、スイッ
チングトランジスタ３１〜３３が全てオンするようにな
った後には、書き込み電流ＩPPは、最大値のまま維持さ
れる。
てデータ線４５を接地し、電力線４８に与えられる書き
込みクロックφWに応じて、ソース線４３からメモリセ
ルトランジスタ４０を通してビット線４２へ書き込み電
流ＩPPが流れるようにする。この電流制限回路３０は、
例えば、電流容量が１倍、２倍、４倍で重み付けされた
３つのスイッチングトランジスタ３１〜３３をデータ線
４５と接地点との間に並列に接続して構成される。そし
て、図２に示すように、書き込みクロックφWに同期し
て選択的に立ち上げられる電流制御信号Ｓ１〜Ｓ３に応
答して各スイッチングトランジスタ３１〜３３をオンさ
せるようにして、データ線４５から接地側へ流れる書き
込み電流ＩPPを段階的に制御する。この電流制御信号Ｓ
１〜Ｓ３については、書き込みクロックφWと同一の発
信源から得られるクロックを分周し、その分周クロック
でカウント動作する３ビットのバイナリカウンタの出力
から得ることができる。各スイッチングトランジスタ３
１〜３３は、電流容量が２^n倍（＾はべき乗を表す）に
形成されていることから、書き込みクロックφWの波高
値が常に一定に維持される場合に、書き込み電流ＩPP
は、図２に示すように、２周期毎に段階的に増大する。
尚、電流制御信号Ｓ１〜Ｓ３が全て立ち上がり、スイッ
チングトランジスタ３１〜３３が全てオンするようにな
った後には、書き込み電流ＩPPは、最大値のまま維持さ
れる。
【００１９】書き込みクロックφWを一定時間印加した
ときの書き込み電流ＩPPの変化に対する読み出し電流Ｉ
D（読み出し動作の際にソース／ドレイン間に流れる電
流）の変化は、図３に示すようになる。書き込み電圧及
び書き込み時間が一定の場合、書き込み電流ＩPPの増加
に伴って読み出し電流ＩDは減少する。書き込み電流ＩP
Pを増加させると、単位時間当たりのメモリセルトラン
ジスタ４０での電荷の注入量が大きくなり、図７に示す
ように、書き込みクロックφWの波高値を段階的に上げ
ていく場合と同等の効果を得ることができる。このと
き、書き込みクロックφWについては、常に一定の波高
値で維持されるため、書き込み制御回路４９において
は、高電圧の制御が不要になる。
ときの書き込み電流ＩPPの変化に対する読み出し電流Ｉ
D（読み出し動作の際にソース／ドレイン間に流れる電
流）の変化は、図３に示すようになる。書き込み電圧及
び書き込み時間が一定の場合、書き込み電流ＩPPの増加
に伴って読み出し電流ＩDは減少する。書き込み電流ＩP
Pを増加させると、単位時間当たりのメモリセルトラン
ジスタ４０での電荷の注入量が大きくなり、図７に示す
ように、書き込みクロックφWの波高値を段階的に上げ
ていく場合と同等の効果を得ることができる。このと
き、書き込みクロックφWについては、常に一定の波高
値で維持されるため、書き込み制御回路４９において
は、高電圧の制御が不要になる。
【００２０】以上の実施の形態においては、電流制限回
路３０を３つのスイッチングトランジスタ３１〜３３に
より構成し、書き込み電流ＩPPを７段階で増やすように
する場合を例示したが、さらに多数のスイッチングトラ
ンジスタを並列に接続するようにして多段階で増やすよ
うにしてもよい。また、書き込み電流ＩPPを増加させる
ステップは、２クロック周期に限らず、１クロック周期
毎あるいは３クロック周期以上の間隔で増加させるよう
にしてもよい。
路３０を３つのスイッチングトランジスタ３１〜３３に
より構成し、書き込み電流ＩPPを７段階で増やすように
する場合を例示したが、さらに多数のスイッチングトラ
ンジスタを並列に接続するようにして多段階で増やすよ
うにしてもよい。また、書き込み電流ＩPPを増加させる
ステップは、２クロック周期に限らず、１クロック周期
毎あるいは３クロック周期以上の間隔で増加させるよう
にしてもよい。
【００２１】
【発明の効果】本発明によれば、書き込み電圧を一定に
保ちながら書き込み電流を段階的に増加させるようにし
たことで、メモリセルトランジスタに対するアナログ情
報の書き込みを短時間で行うようにすることができる。
このとき、書き込み制御回路として高電圧を制御する必
要がないため、回路構成を簡略化できると共に、電源ノ
イズの影響を受けにくくなり、記録誤差を小さくして回
路動作を安定させることができる。
保ちながら書き込み電流を段階的に増加させるようにし
たことで、メモリセルトランジスタに対するアナログ情
報の書き込みを短時間で行うようにすることができる。
このとき、書き込み制御回路として高電圧を制御する必
要がないため、回路構成を簡略化できると共に、電源ノ
イズの影響を受けにくくなり、記録誤差を小さくして回
路動作を安定させることができる。
【００２２】また、電流制限回路を電流容量が２^n倍で
重み付けされてスイッチングトランジスタにより構成し
ていることから、書き込み電流を多段階で増加させるよ
うにした場合でも、電流制御信号を容易に生成すること
ができる。従って、電流制御回路を生成するための回路
構成が増大するのを防止できる。
重み付けされてスイッチングトランジスタにより構成し
ていることから、書き込み電流を多段階で増加させるよ
うにした場合でも、電流制御信号を容易に生成すること
ができる。従って、電流制御回路を生成するための回路
構成が増大するのを防止できる。
【図１】本発明の不揮発性半導体メモリ装置の実施形態
を示す回路図である。
を示す回路図である。
【図２】本発明の不揮発性半導体メモリ装置の動作を説
明するタイミング図である。
明するタイミング図である。
【図３】書き込み電流と読み出し電流との関係を示す特
性図である。
性図である。
【図４】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。
の構造を示す平面図である。
【図５】図５のＸ−Ｘ線の断面図である。
【図６】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。
回路図である。
【図７】読出クロックと書込クロックのタイミング図で
ある。
ある。
１ 半導体基板 ２ 分離領域 ３、５、９ 酸化膜 ４ フローティングゲート ６ コントロールゲート ７ ドレイン領域 ８ ソース領域 １０ アルミニウム配線 １１ コンタクトホール ２０ メモリセルトランジスタ ２１、４１ ワード線 ２２、４２ ビット線 ２３、４３ ソース線 ２４、４４ 選択トランジスタ ２５、４５ データ線 ２６、４６ 読み出し付加抵抗 ２７、４７ 読み出し制御回路 ２８、４８ 電力線 ２９、４９ 読み出し制御回路 ３０ 電流制御回路 ３１〜３４ スイッチングトランジスタ
Claims (2)
- 【請求項１】 電気的に独立したフローティングゲート
を有し、このフローティングゲートに蓄積される電荷の
量に応じてオン抵抗値を変化させるメモリセルトランジ
スタと、上記メモリセルトランジスタのソース側に接続
されるソース線と、上記メモリセルトランジスタのドレ
イン側に接続されるビット線と、上記ビット線に対し
て、所定の倍率で電流容量が増大する複数のスイッチン
グトランジスタが並列に接続され、各スイッチングトラ
ンジスタを選択的にオンして電流容量を段階的に変化さ
せる電流制限回路と、を備え、上記ソース線と上記ビッ
ト線との間に一定の電位を一定の周期で印加して上記メ
モリセルトランジスタに電流を流し、上記メモリセルト
ランジスタのフローティングゲートに電荷を注入すると
き、上記電流制限回路が所定の周期を経過する毎に電流
容量を段階的に増加させることを特徴とする不揮発性半
導体メモリ装置。 - 【請求項２】 上記電流制限回路は、上記ソース線に印
加される一定の波高値を有する書き込みクロックに同期
し、所定のクロック期間をおいて順次立ち上げられる複
数の電流制御信号に応じて上記スイッチングトランジス
タをオンさせることを特徴とする請求項１に記載の不揮
発性半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08148197A JP3615349B2 (ja) | 1997-03-31 | 1997-03-31 | 不揮発性半導体メモリ装置 |
| US09/049,307 US5946236A (en) | 1997-03-31 | 1998-03-27 | Non-volatile semiconductor memory device and method for writing information therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08148197A JP3615349B2 (ja) | 1997-03-31 | 1997-03-31 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275480A true JPH10275480A (ja) | 1998-10-13 |
| JP3615349B2 JP3615349B2 (ja) | 2005-02-02 |
Family
ID=13747601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08148197A Expired - Fee Related JP3615349B2 (ja) | 1997-03-31 | 1997-03-31 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3615349B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934189B2 (en) | 2001-11-08 | 2005-08-23 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device and method of writing data therein |
| JP2006518530A (ja) * | 2003-02-06 | 2006-08-10 | サンディスク コーポレイション | 不揮発性集積記憶装置のセルをプログラムするシステムおよび方法 |
| US7630237B2 (en) | 2003-02-06 | 2009-12-08 | Sandisk Corporation | System and method for programming cells in non-volatile integrated memory devices |
-
1997
- 1997-03-31 JP JP08148197A patent/JP3615349B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934189B2 (en) | 2001-11-08 | 2005-08-23 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device and method of writing data therein |
| JP2006518530A (ja) * | 2003-02-06 | 2006-08-10 | サンディスク コーポレイション | 不揮発性集積記憶装置のセルをプログラムするシステムおよび方法 |
| US7630237B2 (en) | 2003-02-06 | 2009-12-08 | Sandisk Corporation | System and method for programming cells in non-volatile integrated memory devices |
| US8014197B2 (en) | 2005-08-02 | 2011-09-06 | Sandisk Technologies Inc. | System and method for programming cells in non-volatile integrated memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3615349B2 (ja) | 2005-02-02 |
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