KR100374279B1 - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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KR100374279B1 KR10-1998-0029241A KR19980029241A KR100374279B1 KR 100374279 B1 KR100374279 B1 KR 100374279B1 KR 19980029241 A KR19980029241 A KR 19980029241A KR 100374279 B1 KR100374279 B1 KR 100374279B1
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시게노리 시바따
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산요 덴키 가부시키가이샤
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Abstract

본 발명은 메모리 셀 트랜지스터에 대한 기록을 정확히 제어할 수 있는 불휘발성 반도체 메모리 장치를 제공하기 위한 것으로, 이러한 불휘발성 반도체 메모리 장치는 전기적으로 독립한 플로우팅 게이트 및 이 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하량에 따라 온 저항치를 변화시키는 메모리 셀 트랜지스터와, 이 메모리 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선과, 상기 메모리 셀 트랜지스터의 소스측에 접속되는 소스선과, 상기 메모리 셀 트랜지스터의 드레인측에 접속되는 비트선과, 상기 워드선에 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 메모리 셀 트랜지스터가 활성화됐을 때 상기 소스선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단을 구비하고, 상기 제1 제어 수단은 상기 메모리 셀 트랜지스터에 대한 기록 동작이 진행함에 따라 상기 워드선으로 공급하는 전위를 단계적으로 낮추는 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치
본 발명은, 플로우팅 게이트를 갖는 메모리 셀 트랜지스터에 의해 아날로그정보나 다중치 정보의 기억을 가능하게 한 불휘발성 반도체 메모리 장치에 관한 것이다.
메모리 셀이 단일의 트랜지스터로 이루어지는 전기적으로 소거 가능한 프로그래머블 ROM (EEPROM: Electrically Erasab1e Programmable ROM)에서는, 플로우팅 게이트와 컨트롤 게이트를 갖는 2중 게이트 구조의 트랜지스터에 의해 각 메모리 셀이 형성된다. 이러한 2중 게이트 구조의 메모리 셀 트랜지스터의 경우, 플로우팅 게이트의 드레인 영역측에서 발생한 열 전자를 가속하여 플로우팅 게이트로 주입함으로써 데이타의 기록이 행해진다. 그리고, 플로우팅 게이트에 전하가 주입되었는지의 여부에 의한 메모리 셀 트랜지스터의 동작 특성의 차를 검출함으로써, 데이타의 판독이 행해진다.
도 1은, 플로우팅 게이트를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀부분의 평면도이고, 도 2는 그 X-X 선의 단면도이다. 본 도면에서는, 컨트롤 게이트의 일부가 플로우팅 게이트에 나란히 배치되는 스플리트 게이트 구조를 나타내고 있다.
P 형의 실리콘 기판(1)의 표면 영역에, 선택적으로 두텁게 형성되는 산화막(LOCOS)으로 이루어지는 복수의 분리 영역(2)이 단책상(短冊狀)으로 형성되어, 소자 영역이 구획된다. 플로우팅 게이트(4)는 실리콘 기판(1) 상에, 산화막(3)을 사이에 두고, 인접하는 분리 영역(2) 사이에 걸터지도록 배치된다. 본 플로우팅 게이트(4)는 하나의 메모리 셀마다 독립하여 배치된다. 또한, 플로우팅 게이트(4) 상의 산화막(3a)은 플로우팅 게이트(4)의 중앙부에서 두껍게 형성되고, 플로우팅 게이트(4)의 단부를 예각으로 하고 있다. 이에 따라, 데이타의 소거 동작시에 플로우팅 게이트(4)의 단부에서 전계 집중이 생기기 쉽도록 하고 있다. 복수의 플로우팅 게이트(4)가 배치된 실리콘 기판(1) 상에 플로우팅 게이트(4)의 각 열마다 대응하여 컨트롤 게이트(5)가 배치된다. 본 컨트롤 게이트(5)는, 일부가 플로우팅 게이트(4) 상에 중복되고, 나머지 부분이 산화막(3)을 사이에 두고 실리콘 기판(1)에 접하도록 배치된다. 또한, 이들 플로우팅 게이트(4) 및 컨트롤 게이트(5)는, 인접하는 열이 상호 면대칭이 되도록 배치된다. 컨트롤 게이트(5) 사이의 기판 영역 및 플로우팅 게이트(4) 사이의 기판 영역에, N 형의 제1 확산층(6d) 및 제2 확산층(6s)이 형성된다. 제1 확산층(6d)은 컨트롤 게이트(5) 사이에서 분리 영역(2)에 둘러싸여 각각 독립하고, 제2 확산층(6s)은 각 플로우팅 게이트(4) 사이에서 컨트롤 게이트(5)가 연장하는 방향으로 연속한다. 이들 플로우팅 게이트(4), 컨트롤 게이트(5), 제1 확산층(6d) 및 제2 확산층(6s)에 의해 메모리 셀 트랜지스터가 구성된다. 이 때, 제1 확산층(6d)이 드레인이 되고, 제2확산층(6s)이 소스가 된다. 그리고, 컨트롤 게이트(5) 상에, 산화막(7)을 사이에 두고 알루미늄 배선(8)이 컨트롤 게이트(5)와 교차하는 방향으로 배치된다. 본 알루미늄 배선(8)은, 컨택트 홀(9)을 통해 제1 확산층(6d)에 접속된다.
이러한 2중 게이트 구조의 메모리 셀 트랜지스터의 경우, 플로우팅 게이트(4)에 주입되는 전하의 량에 따라 소스, 드레인사이의 온저항치가 변동한다. 그래서, 플로우팅 게이트(4)에 기억 정보에 따른 량의 전하를 선택적으로 주입함으로써, 특정한 메모리 셀 트랜지스터의 온저항치를 다단계로 변동시키도록 하고 있다.
도 3은, 도 4에 도시한 메모리 셀 부분의 회로도이다. 본 도면에서는, 메모리 셀을 4행×4열로 배치한 경우를 나타내고 있다.
2중 게이트 구조의 메모리 셀 트랜지스터(11)는 컨트롤 게이트(5)가 워드선(12)에 접속되고, 제1 확산층(6d)(드레인) 및 제2 확산층(6s)(소스)이 각각 비트선(13) 및 소스선(14)에 접속된다. 각 비트선(13)은, 각각 선택 트랜지스터(15)를 통해 데이타선(16)에 접속됨과 동시에, 전압치를 판독하는 센스 증폭기(도시하지 않음)에 접속된다.
소스선(14h)은, 각 행이 공통으로 접속되고, 각 메모리 셀 트랜지스터(11)에 대해 일정 주기의 기록 클럭 φW를 공급한다. 또한, 선택 트랜지스터(15)를 통해 각 비트선(13)에 선택적으로 접속되는 데이타선(16)은, 각 메모리 셀 트랜지스터(11)에 대해 선택적으로 판독 클럭 φR을 공급한다. 통상의 장치에서는, 동일행의 메모리 셀 트랜지스터(11)에서 각각 공통으로 형성되는 컨트롤 게이트(5) 자체가 워드선(12)으로서 이용되고, 제1 확산층(6d)에 접속되는 알루미늄 배선(8)이 비트선(13)으로서 이용된다. 또한, 컨트롤 게이트(5)와 평행하게 연장하는 제2 확산층(6s)이 소스선(14)으로서 이용된다.
행 선택 신호 LS1 ∼ LS4는, 로우 어드레스 정보에 기초하여 생성되는 것이고, 워드선(12)의 하나를 선택함으로써, 메모리 셀 트랜지스터(11)의 특정한 행을 활성화한다. 열선택 신호 CS1 ∼ CS4는, 칼럼 어드레스 정보에 기초하여 생성되는 것으로, 선택 트랜지스터(15)의 하나를 온시킴으로써, 메모리 셀 트랜지스터(11)의 특정한 열을 활성화한다. 이에 따라, 행렬 배치되는 복수의 메모리 셀 트랜지스터(11) 중 하나가, 로우 어드레스 정보 및 칼럼 어드레스 정보에 따라 지정되고, 데이타선(16)에 접속된다.
메모리 셀 트랜지스터(11)에 대해 데이타를 기록할 때에는 메모리 셀 트랜지스터(11)에 대해 비트선(13)으로부터 접지 전위(예를 들면 0V)를 인가하고, 소스선(14)으로부터 기록 전위(예를 들면 14V)를 인가한다. 이에 따라, 행 선택 신호LS1 ∼ LS4 및 열선택 신호 CS1 ∼ CS4에 응답하여 선택된 특정한 메모리 셀 트랜지스터(11)에서, 데이타의 기록, 즉 플로우팅 게이트(4)로의 전하의 주입이 행해진다. 또한, 메모리 셀 트랜지스터(11)에 기록된 데이타를 판독할 때에는, 메모리 셀 트랜지스터(11)에 대해 비트선(13)으로부터 판독 전위(예를 들면 5V)를 인가하고, 소스선(14)으로부터 접지 전위(예를 들면 0V)를 인가한다. 이 때, 선택 상태에 있는 메모리 셀 트랜지스터(11)를 통해 전류가 흐르고, 비트선(13)의 전위가 메모리 셀 트랜지스터(11)의 온 저항치에 따라 변화하기 때문에, 그 때의 비트선 전위를 센스 증폭기에 의해 판독하도록 구성된다.
메모리 셀 트랜지스터(11)에 대해 아날로그 정보를 기록하는 경우, 기록 정밀도를 높이기 위해, 전하의 주입(기록)과 주입량의 확인(판독)이 짧은 주기로 반복된다. 즉, 메모리 셀 트랜지스터(11)로의 기록을 조금씩 행하면서, 그 때마다 판독을 행하고, 기억시키려고 하는 데이타의 내용에 판독 결과가 일치한 시점에서 기록을 정지하도록 구성된다. 예를 들면, 도 4에 도시한 바와 같이 기록 클럭 φw와 판독 클럭 φR이, 상호 역의 위상에 설정되고, 비트선(13) 및 소스선(14)에 각각 일정한 주기로 기록 전위 혹은 판독 전위의 한쪽과 접지 전위가 교대로 인가된다. 이에 따라, 기록 클럭 φW가 상승되어 소스선(14)에 기록 전위가 인가되고, 비트선(13)에 접지 전위가 인가되는 기간이 기록 기간 W가 된다. 또한, 판독 클럭 φR이 상승되어 비트선(13)에 판독 전위가 인가되고, 소스선(14)에 접지 전위가 인가되는 기간이 기록 기간 R이 된다. 그리고, 판독 동작에서 판독 결과가 기억 정보에 대응되는 원하는 전위에 달했던 시점에서 기록 클럭 φW를 정지하도록 구성되고, 기록 동작이 종료가 된다.
도 15, 비트선(13)에 접속되어 메모리 셀 트랜지스터(11)의 온 저항치를 검출하는 센스 증폭기의 구성을 도시하는 블럭도이다.
센스 증폭기는, 한쌍의 부하 저항(21, 22), 한쌍의 전류 증폭기(23, 34), 기준 트랜지스터(25), 정전위 발생 회로(26), 차동 증폭기(27) 및 판정 제어 회로(28)로 구성된다. 한쌍의 부하 저항(21, 22)은 동일한 저항치를 갖고, 각각 전원에 접속된다. 한쌍의 전류 증폭기(23, 24)는 트랜지스터 및 인버터로 이루어지고, 전원에 접속된 한쌍의 부하 저항(21, 22)에 각각 접속된다. 한쪽 전류 증폭기(23)에는, 메모리 셀 트랜지스터(11)에 접속되는 비트선(13)이 접속되고, 다른 전류 증폭기(24)에는 기준 트랜지스터(25)가 접속된다. 기준 트랜지스터(25)는 전류 증폭기(24)와 접지점 사이에 접속되고, 게이트에 인가되는 기준 전위 VRG에 응답하여 저항치를 변화시킨다. 정전위 발생 회로(26)는, 메모리 셀 트랜지스터(11)에 기억되는 다중치 정보에 대응하는 기준 전위 VRG를 발생하고, 기준 트랜지스터(25)의 게이트로 공급한다. 예를 들면, 메모리 셀 트랜지스터(11)가 4치(2비트분)의 정보를 기억할 때에는, 기준 트랜지스터(25)의 저항치를 3단계에서 변화시키도록 3종류의 게이트 전위 VRG를 순차적으로 발생시킨다.
차동 증폭기(27)는, 2개의 입력이 한쌍의 부하 저항(21, 22)과 한쌍의 전류 증폭기(23, 24)와의 접속점에 각각 접속되고, 각 접속점의 전위 VBL, VRL을 비교하여 그 비교 출력 C0을 판정 제어 회로(28)로 공급한다. 판정 제어 회로(28)는 정전위 발생 회로(26)의 기준 전위 VRG의 발생을 제어함과 동시에, 차동 증폭기(27)의 비교 출력 C0을 판별하여 다중치 정보에 따르는 다비트의 데이타 D1, D2를 재생한다. 예를 들면, 4치의 정보를 판정할 때에는 3단계의 기준 전위로부터 우선 중간의 전위를 발생시켜 상위 비트를 판정하고, 계속해서 3단계의 기준 전위 중 고전위 혹은 저전위의 한쪽을 상위 비트의 판정 결과에 따라 발생시켜 하위 비트를 판정하도록 구성된다.
메모리 셀 트랜지스터(11)의 정보를 판독할 때는 메모리 셀 트랜지스터(11)의 소스측이 접지되어 있고, 부하 저항(21) 및 메모리 셀 트랜지스터(11)가 전류 증폭기(23)를 통해 전원 접지사이에 직렬로 접속되게 된다. 마찬가지로, 부하 저항(22) 및 기준 트랜지스터(25)도 전류 증폭기(24)를 통해 전원 접지사이에 직렬로 접속된다. 이 때, 부하 저항(21)과 전류 증폭기(23)와의 접속점의 전위 VBL은, 부하 저항(21)과 메모리 셀 트랜지스터(11)와의 구동 능력의 비에 따라 결정된다. 마찬가지로, 부하 저항(22)과 전류 증폭기(24)의 접속점의 전위 VRL은, 부하 저항(22)과 기준 트랜지스터(25)와의 구동 능력의 비에 따라 결정된다. 따라서, 차동 증폭기(27)의 비교 출력 C0에 기초하여, 단계적으로 저항치가 전환되는 기준 트랜지스터(25)에 대해 메모리 셀 트랜지스터(11)의 저항치가 어떤 범위에 있는지를 판정할 수 있다. 또한, 이러한 센스 증폭기는, 가령 1995 IEEE/Internationa1 Solid­State Circuit Conference/Session 7/F1ash Memory/Paper TA 7.7에 개시되어 있다.
스플리트 게이트형의 메모리 셀 트랜지스터(11)에서는 기록 클럭 φW에 의한 기록(플로우팅 게이트에의 전하의 주입)이 행해질 때마다, 온저항치가 높아진다. 따라서, 기록 동작과 교대로 반복되는 판독 동작시의 비트선(13)의 전위 VBL은 도 6에 도시한 바와 같이 기록 동작의 반복에 따라 접지 전위로부터 전원 전위까지 단계적으로 변화한다. 1회의 기록 동작에 따른 비트선 전위 VBL의 변화는, 기록 동작을 개시한 시점에서는 크고, 기록이 진행함에 따라 서서히 작아지고, 최종적으로 전원 전위 VDD에 달한 시점에서 변화하지 않게 된다.
메모리 셀 트랜지스터(11)에 다중치 정보를 기억시키는 경우, 기억 정보의 스텝수에 대응하여 접지 전위와 전원 전위 사이를 균등 분할하고, 판독시의 비트선 전위 VBL을 각 분할 전위에 대응시키도록 기록 횟수가 제어된다. 예를 들면, 상술된 바와 같이 메모리 셀 트랜지스터(11)에 4치의 정보를 기억시키는 경우, 2종류의 중간치의 판독을 가능하게 하기 때문에, 전원 전위 VDD (접지 전위는 0V)를 3분할한 전위 VDD/3, 2VDD/3에 비트선 전위 VBL이 일치하도록 기록 횟수가 제어된다. 그러나, 1회의 기록 동작에 따른 기록량이 많은 경우, 즉 비트선 전위 VBL의 변화율이 큰 (도 6의 곡선의 수직 상승이 급경사임) 경우에는, 비트선 전위 VBL을 정확하게 제어하는 것이 곤란해지고, 판독되는 비트선 전위 VBL의 오차가 커진다. 이 결과, 메모리 셀 트랜지스터(11)의 분해능이 저하하고, 기억 정보의 다치화가 곤란해진다.
그래서 본 발명은, 메모리 셀 트랜지스터에 대한 기록을 정확히 제어할 수 있도록 하는 것을 목적으로 한다.
본 발명은, 상술된 과제를 해결하기 위해 이루어진 것으로, 제1 특징으로 하는 것은, 전기적으로 독립한 플로우팅 게이트 및 이 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온저항치를 변화시키는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선과, 상기 메모리 셀 트랜지스터의 소스측에 접속되는 소스선과, 상기 메모리 셀 트랜지스터의 드레인측에 접속되는 비트선과, 상기 워드선에 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 메모리 셀 트랜지스터가 활성화됐을 때 상기 소스선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단을 구비하고, 상기 제1 제어 수단은 상기 메모리 셀 트랜지스터에 대한 기록 동작이 진행함에 따라 상기 워드선으로 공급하는 전위를 단계적으로 낮게 하는 것에 있다.
제2 특징으로 하는 점은, 전기적으로 독립한 플로우팅 게이트 및 본 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온저항치를 변화시키는 복수의 메모리 셀 트랜지스터와, 상기 복수의 메모리 셀 트랜지스터의 컨트롤 게이트에 각각 접속되는 복수의 워드선과, 상기 복수의 메모리 셀 트랜지스터의 소스측에 공통으로 접속되는 소스선과, 상기 복수의 메모리 셀 트랜지스터의 드레인측에 공통으로 접속되는 비트선과, 행 선택 정보에 따라 상기 복수의 워드선에 대해 선택적으로 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 복수의 메모리 셀 트랜지스터 중 하나가 활성화됐을 때 상기 소스선으로부터 활성화된 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단을 구비하고, 상기 제1 제어 수단은 상기 메모리 셀 트랜지스터에 대한 기록 동작이 진행함에 따라 상기 복수의 워드선으로 공급하는 전위를 단계적으로 낮게 하는 것에 있다.
제3 특징으로 하는 점은, 전기적으로 독립한 플로우팅 게이트 및 본 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온저항치를 변화시키는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선과, 상기 메모리 셀 트랜지스터의 소스측에 접속되는 소스선과, 상기 메모리 셀 트랜지스터의 드레인측에 접속되는 비트선과, 일정 주기의 클럭에 응답하여 주기적으로 상기 워드선에 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 메모리 셀 트랜지스터가 활성화됐을 때 상기 소스선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단을 구비하고, 상기 제1 제어 수단은 상기 클럭을 카운트하는 카운터와, 본 카운터의 카운트치에 따라 변화하는 전위를 발생시키는 디코더를 포함하고, 상기 카운터의 카운트치가 증가할 때마다 상기 워드선으로 공급하는 전위를 단계적으로 낮게 설정하는 것에 있다.
제4 특징으로 하는 점은, 전기적으로 독립한 플로우팅 게이트 및 본 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온저항치를 변화시키는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선과, 상기 메모리 셀 트랜지스터의 소스측에 접속되는 소스선과, 상기 메모리 셀 트랜지스터의 드레인측에 접속되는 비트선과, 상기 워드선에 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 메모리 셀 트랜지스터가 활성화됐을 때 상기 소스선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단과, 상기 비트선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 소스선으로 전류를 공급하는 제3 제어 수단을 구비하고, 상기 제2 제어 수단으로부터의 전류 공급과 상기 제3 제어 수단으로부터의 전류 공급을 교대로 반복하고, 상기 제3 제어 수단의 전류 공급중에 생기는 상기 비트선의 전위에 응답하여 상기 제1 제어 수단으로부터 상기 워드선으로 공급하는 전위를 단계적으로 변경하는 것에 있다.
메모리 셀 트랜지스터의 기록 효율은, 통상의 동작 범위에서의, 컨트롤 게이트의 전위의 상승에 따라 저하한다. 이 때문에, 워드선의 전위가 높은 기록 개시 시점에서는 기록 효율이 낮게 설정되고, 워드선의 전위가 낮아지는 후반에서는 기록 효율이 높게 설정된다. 한편, 컨트롤 게이트의 전위를 일정하게 한 경우, 기록 효율은 기록 동작이 반복될 때마다 저하한다. 따라서, 메모리 셀 트랜지스터에 대한 기록 효율은 기록 개시 시점으로부터 기록량이 최대에 달하기 직전까지, 거의 균등하게 유지된다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 메모리 셀의 구조를 도시하는 평면도.
도 2는 도 1의 X-X 선의 단면도.
도 3은 종래의 불휘발성 반도체 메모리 장치의 구성을 도시하는 회로도.
도 4는 기록 클럭 및 판독 클럭의 파형도.
도 5는 센스 증폭기의 구성을 나타내는 회로도.
도 6은 종래의 불휘발성 반도체 메모리 장치의 기록 상태를 설명하는 도면.
도 7은 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시 형태를 나타내는 회로도.
도 8은 제1 실시 형태의 동작을 설명하는 타이밍도.
도 9는 메모리 셀 트랜지스터의 기록 특성의 실측치를 나타내는 도면.
도 10은 본 발명의 불휘발성 반도체 메모리 장치의 기록 상태를 설명하는 도면.
도 11은 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시 형태를 나타내는 회로도.
도 12은 본 발명의 불휘발성 반도체 메모리 장치의 제3 실시 형태를 나타내는 회로도.
도 13은 제3 실시 형태의 동작을 설명하는 타이밍도.
도 14는 제3 실시 형태의 주요부의 구성을 나타내는 회로도.
도 15는 본 발명의 불휘발성 반도체 메모리 장치의 제4 실시 형태를 나타내는 회로도.
도 16은 제4 실시 형태의 동작을 설명하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 분리 영역
3, 3a, 7 : 산화막
4 : 플로우팅 게이트
5 : 컨트롤 게이트
6d : 제1 확산층
6s : 제2 확산층
8 : 배선
9 : 콘택트 홀
〔제1 실시예〕
도 7은, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시 형태를 도시하는 회로도이고, 도 8은 그 동작을 설명하는 타이밍 도이다.
메모리 셀 트랜지스터(31)는, 도 3에 도시하는 메모리 셀 트랜지스터(11)와 동일 구조이고, 플로우팅 게이트 및 컨트롤 게이트를 갖고, 플로우팅 게이트에 주입(축적)되는 전하의 량에 따라 온저항치를 변동시킨다. 워드선(32)은, 메모리 셀 트랜지스터(31)의 컨트롤 게이트에 접속되고, 로우 어드레스 정보에 응답하여 상승되는 행 선택 클럭 φLW가 인가된다. 비트선(33)은, 워드선(32)에 교차하는 방향으로배치되어 메모리 셀 트랜지스터(31)의 드레인측에 접속되고, 후술하는 비교 회로(35)가 접속된다. 소스선(34)은, 워드선(32)과 평행하게 배치되어 메모리 셀 트랜지스터(31)의 소스측에 접속되고, 기록 클럭 φSW가 인가된다. 이에 따라, 메모리 셀 트랜지스터(31)는, 워드선(32)의 전위에 응답하여 활성화되어, 기록, 판독 및 소거의 각 동작마다 비트선(32) 및 소스선(33)으로부터 소정의 전위의 공급을 받는다.
비교 회로(35)는, 비트선(33)에 접속되고, 비트선(33)의 전위 VBL을 기억하고자 하는 다치 정보에 대응되는 신호 전위 VIN과 비교하고, 비교 출력 C0을 출력한다. 기록/판독 제어 회로(36)는, 비트선(33)에 접속되고, 판독 클럭 φR에 응답하여 비트선(33)에 전원 전위 또는 접지 전위를 공급한다. 즉, 판독 동작에서 비트선(33)에 전원 전위를 인가함으로써, 메모리 셀 트랜지스터(31)를 통해 소스선(34)측으로 전류를 흘리고, 메모리 셀 트랜지스터(31)의 온저항치를 비트선 전위 VBL의 변동으로서 판독하도록 하고 있다. 또한, 기록 동작에서는 비트선(33)을 접지 전위까지 인하함에 따라, 소스선(34)에 기록 클럭 φSW가 인가됐을 때 메모리 셀 트랜지스터(31)에 기록 전류가 흐르도록 하고 있다. 또한, 판독/기록 제어 회로(36)는, 비교 회로(35)의 비교 출력 C0가 반전하는 타이밍, 즉 판독 동작에서의 비트선 전위 VBL이 신호 전위VIN에 달한 시점에서 기록 동작을 정지하도록 구성된다. 기록 동작의 정지는, 메모리 셀 트랜지스터(31)에 흐르는 기록 전류를 임계치이하로 하면 좋고, 기록 클럭 φSW의 공급 정지, 비트선 전위 VBL의 인상, 워드선(32)의 선택 해제 중 어느 하나에 의해 가능하다.
기록 클럭 φSW는, 접지 전위(예를 들면 0V)와 기록용의 전원 전위(가령, 14V)를 일정한 주기에서 교대로 반복한다. 판독 클럭 φR은, 접지 전위와 판독용의 전원 전위(가령 5V)를 기록 클럭 φSW와 동일한 주기에서 교대로 반복한다. 본 기록 클럭 φSW와 판독 클럭 φR은, 상호 1/2주기의 위상차를 갖고, 기록 클럭φSW가 전원 전위를 나타내고 있는 기간은 판독 클럭 φR이 접지 전위를 도시하고, 반대로 판독 클럭 φR이 전원 전위를 나타내는 기간은 기록 클럭 φSW가 접지 전위를 도시한다. 이에 따라, 기록 클럭 φSW의 상승으로 기록 기간 W가 설정되고, 판독 클럭 φR의 상승으로 판독 기간 R이 설정된다. 또한, 회로 동작의 지연에 따라 비트선(33) 및 소스선(34)의 양방에 동시에 전원 전위가 인가되는 일이 없도록 하기 때문에, 기록 클럭 φSW와 판독 클럭 φR이 모두 접지 전위로 되는 기간이 설정된다.
행 선택 클럭 φLW는, 판독 기간 R에 메모리 셀 트랜지스터(31)의 컨트롤 게이트를 온시키는 고정치(예를 들면 5V)가 되고, 기록 기간 W에 메모리 셀 트랜지스터(31)에의 기록 효율의 제어가 가능한 범위의 변동치(예를 들면 2∼4V)로 된다. 기록 기간 W의 행 선택 클럭 φLW의 전위에 대해서는 기록을 개시한 시점에서 가장 높고, 기록 동작이 반복될 때마다 낮아지도록 설정된다. 본 실시 형태에서는, 도 8에 도시한 바와 같이 기록 동작이 4회 반복될 때마다 단계적으로 전위가 낮아지도록 설정된다. 또한, 행 선택 클럭 φLW는 기록 기간 W와 판독 기간 R의 전환의 타이밍에 일시적으로 메모리 셀 트랜지스터(31)를 비선택의 상태로 하도록, 일단 접지 전위까지 인하된다.
비트선 전위 VBL은 판독 클럭 φR에 동기하고, 판독 클럭 φR이 하강할 때에는 접지 전위로 되고, 판독 클럭 φR이 상승하고 있을 때에는 메모리 셀 트랜지스터(31)의 온 저항치로 결정되는 전위가 된다. 기록 클럭 φSW의 공급에 의해 메모리 셀 트랜지스터(31)에의 기록이 반복되면, 메모리 셀 트랜지스터(31)의 온저항치가 상승하기 때문에, 판독 동작시의 비트선 전위 VBL은, 단계적으로 상승한다. 그래서, 본 비트선 전위 VBL이 원하는 신호 전위 VIN을 넘은 시점에서 기록을 정지함으로써, 판독 동작시의 비트선 전위 VBL을 신호 전위 VIN과 일치시킬 수 있다.
도 9는, 메모리 셀 트랜지스터(31)의 컨트롤 게이트에 인가되는 전위와, 메모리 셀 트랜지스터(31)의 기록 효율과의 관계를 나타내는 도면이다. 본 도면에서 ISD는 기록 동작에서 메모리 셀 트랜지스터(31)의 소스측으로부터 드레인측으로 흐르는 전류를 나타내고, IFG는 그 때 플로우팅 게이트로부터 드레인측으로 흐르는 전류를 나타낸다. 이들 값에 대해서는, 메모리 셀 트랜지스터(31)의 소스측을 11V, 드레인측을 0.8V, 플로우팅 게이트를 9.5V로 했을 때의 실측치이다. 또한, 플로우팅 게이트에는 전위의 고정 및 전류의 검출을 위한 전극이 접속하고 있다.
컨트롤 게이트의 전위 VCG를 1.9∼3.2V의 범위에서 변화시켰을 때, 전류 ISD는, 약 10-8A로부터 약 10-5A까지 증가한다. 이에 대해, 전류 IFG는 컨트롤 게이트의 전위 VCG가 2.1V 정도까지는 약 10-11A로부터 약 10-10A까지 증가하고 있지만, 전위 VCG가 2.2V를 넘은 곳으로부터, 약 10-10A에서 거의 일정해진다. 본 전류 IFG는, 단위 시간당 플로우팅 게이트에 주입되는 열 전자의 수에 상당한 것으로부터, 메모리 셀 트랜지스터(31)의 기록량을 나타내고 있다. 따라서, 메모리 셀 트랜지스터(31)에 대한 기록 효율 EWR은, 각 전류의 비 IFG/ISD로 나타내고, 전위 VCG에 대해서는 2.0 ∼ 3.2V의 범위에서 전위 VCG의 상승과 함께 저하하고 있다.
메모리 셀 트랜지스터(31)에 대한 통상의 기록 동작은, 소스측으로부터 드레인측으로 흐르는 전류 ISD가 일정해지도록 제어하고 있다. 이 때문에, 컨트롤 게이트의 전위 VCG의 변화에 대한 기록 효율 EWR이 도 9에 도시한 바와 같은 특성이면, 플로우팅 게이트로부터의 전류 IFG는, 전위 VCG의 상승에 따라 감소하게 된다. 한편, 컨트롤 게이트의 전위 VCG가 일정한 경우, 메모리 셀 트랜지스터(31)의 플로우팅 게이트의 전위가, 전하의 주입량에 비례하여 저하하기 때문에, 기록량이 많아지면, 드레인측의 열 전자가 가속되기 어려워지고, 기록 효율이 저하한다. 그래서, 기록 효율이 높은 상태에서의 기록 개시 시점에서는 컨트롤 게이트의 전위 VCG를 높게 설정하고, 기록 동작이 반복되어 기록 효율이 저하하는데 따른, 플로우팅 게이트의 전위 VCG를 인하하도록 하고 있다. 이에 따라, 플로우팅 게이트 전위의 저하에 따르는 기록 효율의 저하가, 컨트롤 게이트의 전위의 저하에 따르는 기록 효율의 상승에 의해 보상되고, 기록 효율이 거의 일정하게 유지되도록 된다. 따라서, 기록 동작과 교대로 반복되는 판독 동작시의 비트선(33)의 전위 VBL은, 도 10에 도시한 바와 같이 기록 동작의 반복에 따라 접지 전위로부터 전원 전위까지, 거의 일정한 비율로 변화한다. 컨트롤 게이트의 전위 VCG를 일정하게 유지한 경우(파선 표시)와 비교하면, 기록 횟수가 적을 때에는, 비트선 전위 VBL의 변화율이 저하하고, 기록 횟수가 많아졌을 때는, 비트선 전위 VBL의 변화율이 높아진다.
이상과 같은 장치에서는 메모리 셀 트랜지스터에 대한 기록 효율을 넓은 범위에서 거의 일정하게 유지할 수 있게 된다.
〔제2 실시예〕
도 11은, 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시 형태를 나타내는 회로도이다. 본 도면에서는, 메모리 셀 트랜지스터(41)가, 4행×1열로 배열된 경우를 예시하고 있다.
복수의 메모리 셀 트랜지스터(41)는, 동일열로 배열되어 메모리 셀 열을 이룬다. 각 메모리 셀 트랜지스터(41) 자체는, 도 7의 메모리 셀 트랜지스터(31)와 동일한 것이다. 복수의 워드선(42)은, 각 메모리 셀 트랜지스터(41)의 컨트롤 게이트에 각각 접속되고, 행 선택 신호 LS1 ∼ LS4에 응답하여 상승되는 행 선택 클럭 φLW가 인가된다. 비트선(43)은, 메모리 셀 트랜지스터(41)의 배열 방향(메모리 셀 열)에 따라 배치되고, 각 메모리 셀 트랜지스터(41)의 드레인측에 각각 접속된다. 소스선(44)은, 워드선(32)과 평행하게 각 메모리 셀 트랜지스터(41) 사이에 배치되고, 각 메모리 셀 트랜지스터(41)의 소스측에 각각 접속된다. 본 소스선(44)은, 공통으로 접속되고, 기록 클럭 φSW가 인가된다. 이에 따라, 각 메모리 셀 트랜지스터(41)는, 후술하는 행 선택 신호 LS1 ∼ LS4에 응답하여 활성화되고, 기록, 판독 및 소거의 각 동작마다 비트선(32) 및 소스선(33)으로부터의 소정의 전위 공급을 받는다.
비교 회로(45) 및 기록/판독 제어 회로(46)는, 각각 비트선(43)에 접속된다. 비교 회로(45)는 도 7의 비교 회로(35)와 동일하고, 비트선(43)의 전위 VBL을 기억 정보에 대응되는 신호 전위 VIN과 비교한다. 기록/판독 제어 회로(46)에 대해서도 도 1의 기록/판독 제어 회로(36)와 동일하고, 판독 클럭 φR에 응답하여 비트선(43)에 전원 전위 또는 접지 전위를 공급한다.
행 선택 트랜지스터(47)는, 각 워드선(42)에 접속되고, 행 선택 신호 LS1 ∼ LS4에 응답하여 선택적으로 온함으로써, 행 선택 클럭 φLW를 워드선(42)의 하나로 공급한다. 행 선택 클럭 φLW, 기록 클럭 φSW 및 판독 클럭 φR은, 도 8과 동일하고, 행 선택 트랜지스터(47)가 특정한 행으로 온한 후의 동작에 대해서는 도 7과 동일하다.
이상의 실시 형태에서는, 메모리 셀 트랜지스터(41)를 1열만 배치한 경우를 예시하고 있지만, 메모리 셀 트랜지스터(41)에 대해서는, 비트선(43)과 함께 복수열 배치하도록 해도 좋다. 그 경우, 워드선(42) 및 소스선(44)에 대해서는 각 열에서 동일행이 공통으로 접속되고, 모든 열에서 동일행의 메모리 셀 트랜지스터(41)가 동시에 선택되도록 된다. 또한, 비교 회로(45) 및 기록/판독 제어 회로(46)에 대해서는, 각 열마다 독립적으로 설치할지, 혹은 1조만 설치하여 복수열 중 1열로 선택적으로 접속하면 된다.
본 발명에 따르면, 기록 개시 시점으로부터 기록 완료까지, 메모리 셀 트랜지스터에 대한 기록 특성을 거의 균등하게 유지할 수 있게 된다. 따라서, 메모리 셀 트랜지스터의 동작 범위를 넓게 설정하는 것이 가능해지고, 결과적으로 메모리 셀 트랜지스터의 분해능을 향상할 수 있음과 동시에, 기억 정보의 다치화에 유효해진다.
〔제3 실시예〕
도 12는, 본 발명의 불휘발성 반도체 메모리 장치의 구성을 도시하는 회로도이고, 도 13은 그 동작을 설명하는 타이밍 도이다. 본 도면에서, 메모리 셀 트랜지스터(31)는, 워드선(32), 비트선(33), 소스선(34), 비교 회로(35) 및 기록/판독 제어 회로(36)는, 각각 도 7에 도시하는 제1 실시예와 동일하다.
기록 클럭 발생 회로(51)는 소스선(34)에 접속되고, 일정한 주기를 갖는 기준 클럭 CK에 응답하여 기록 클럭 φSW를 발생한다. 본 기록 클럭 발생 회로(51)는 승압 회로(도시하지 않음)로부터 공급되는 기록용의 고전위 VHV에 따라 기록 클럭 φSW의 파고치를 설정한다. 선택 클럭 발생 회로(52)는 워드선(32)에 접속되고, 일정 주기를 갖는 기준 클럭 CK에 응답하여 행 선택 클럭 φLW를 발생한다. 본 선택 클럭 발생 회로(52)는, 기록 동작에서 후술하는 디코더(54)로부터 공급되는 전위VLW에 따라 행 선택 클럭 φLW의 파고치를 설정한다. 또한, 판독 동작에서는 전위 VLW에 관계없이 행 선택 클럭 φLW의 파고치를 일정한 값으로 설정한다.
카운터(53)는, 예를 들면 2치 카운터이고, 기준 클럭 CK를 카운트함으로써, 기준 클럭 CK의 주기로 변화하는 카운트치를 발생시킨다. 디코더(54)는, 카운터(53)에 접속되고, 카운터(53)의 카운트치를 디코드하여 단계적으로 저하하는 전위 VLW를 발생시킨다. 가령, 일정한 스텝폭으로 변화하는 복수의 전위로부터 카운터(53)의 카운트치에 따라 1전위를 선택하여 추출하도록 구성되고, 카운터(53)의 카운트치가 4개 증가할 때마다 선택 전위를 1단계씩 낮아지도록 하고 있다. 따라서, 행 선택 클럭 φLW의 파고치는 기준 클럭 CK의 카운트가 진행할 때마다, 즉 메모리 셀 트랜지스터(31)에 대한 기록 동작이 반복될 때마다 단계적으로 파고치가 낮아진다.
기록 클럭 φSW는, 접지 전위(예를 들면 0V)와 기록용의 전원 전위(예를 들면 14V)를 기준 클럭 CK에 따르는 주기에서 교대로 반복한다. 판독 클럭 φR은 접지 전위와 판독용의 전원 전위(예를 들면 5V)를 기록 클럭 φSW와 동일한 주기로 교대로 반복한다. 본 기록 클럭 φSW와 판독 클럭 φR은, 상호 1/2주기의 위상차를 갖고, 기록 클럭 φSW가 전원 전위를 나타내는 기간은 판독 클럭 φR이 접지 전위를 나타내고, 반대로 판독 클럭 φR이 전원 전위를 나타내는 기간은 기록 클럭 φSW가 접지 전위를 나타낸다. 이에 따라, 기록 클럭 φSW의 상승으로 기록 기간 W가 설정되고, 판독 클럭 φR의 상승으로 판독 기간 R이 설정된다. 또한, 회로 동작의 지연에 의해 비트선(33) 및 소스선(34)의 양방에 동시에 전원 전위가 인가되는 일이 없도록 하기 위해, 기록 클럭 φSW와 판독 클럭 φR이 함께 접지 전위로 되는 기간이 설정된다.
행 선택 클럭 φLW는, 판독 기간 R에 메모리 셀 트랜지스터(31)의 컨트롤 게이트를 온시키는 고정치(예를 들면 5V)가 되고, 기록 기간 W에 메모리 셀 트랜지스터(31)에의 기록 효율의 제어가 가능한 범위의 변동치(예를 들면 2 ∼ 4V)가 된다. 기록 기간 W의 행 선택 클럭 φLW의 전위에 대해서는 기록을 개시한 시점에서 가장 높고, 기록 동작이 반복될 때마다 낮아지도록 설정된다. 본 실시 형태에서는 도 13에 도시한 바와 같이 기록 동작이 4회 반복될 때마다 단계적으로 전위가 낮아지도록 설정된다. 또한, 행 선택 클럭 φLW는 기록 기간 W와 판독 기간 R의 전환의 타이밍에 일시적으로 메모리 셀 트랜지스터(31)를 비선택의 상태로 하도록, 일단 접지 전위까지 인하된다.
비트선 전위 VBL은, 판독 클럭 φR에 동기하고, 판독 클럭 φR이 하강할 때때에는 접지 전위로 되고, 판독 클럭 φR이 상승하고 있을 때에는 메모리 셀 트랜지스터(31)의 온저항치에서 결정되는 전위가 된다. 기록 클럭 φSW의 공급에 따라 메모리 셀 트랜지스터(31)에의 기록이 반복되면, 메모리 셀 트랜지스터(31)의 온 저항치가 상승하기 때문에, 판독 동작시의 비트선 전위 VBL은 단계적으로 상승한다. 그래서, 본 비트선 전위 VBL이 원하는 신호 전위 VIN을 넘은 시점에서 기록을 정지시킴으로써, 판독 동작시의 비트선 전위 VBL을 신호 전위 VIN과 일치시킬 수 있다.
이상의 제3 실시예에서도, 제1 실시예와 마찬가지로 메모리 셀 트랜지스터에 대한 기록 효율을 넓은 범위에서 거의 일정하게 유지할 수 있게 된다.
도 14는, 기록 클럭 φSW의 파고치를 설정하기 위한 카운터(53) 및 디코더(54)의 구성의 일례를 도시하는 회로도이다. 본 도면에서는, 카운터(53)를 4비트로 하고, 카운트치가 4개 진행할 때마다 전위 VLW를 인하하도록 한 경우를 나타내고 있다.
카운터(53)는, 4개의 플립플롭 ff1 ∼ ff4에 의해 구성된다. 각 플립플롭 ff1 ∼ ff4는 반전 출력 *Q가 데이타 입력 D로 귀환되고, 1단째를 제외하여, 타이밍 입력 T에 각각의 전단의 플립플롭 ff1 ∼ ff3의 출력 Q가 접속된다. 그리고, 1단째의 플립플롭 ff1의 타이밍 입력 T에, 기준 클럭 CK가 입력되고, 3단째 및 4단째의 플립플롭 ff3, ff4의 출력 Q가, 2비트의 카운트치 D1, D2로서 출력된다. 본 카운트치 D1, D2는 4비트의 2치 카운터의 하위의 2비트를 제외하여 추출한 것으로, 기준 클럭 CK의 4배의 주기, 즉 카운터(39)가 기준 클럭 CK를 4회 카운트할 때마다 값을 변화시킨다.
디코더(54)는, 저항 r1 ∼ r4, 스위칭 트랜지스터 t1 ∼ t4, NOR 게이트 nr1 ∼ nr4 및 인버터 in1, in2로 구성된다. 저항 r1 ∼ r4는, 전원 접지사이에 직렬로 접속되고, 전원 전위를 저항 분할하여 4종류의 전위 VR1 ∼ VR4를 생성한다. 스위칭 트랜지스터 t1 ∼ t4는 4종류의 전위 VR1 ∼ VR4가 추출되는 저항 r1 ∼ r4의 각 접속점과 출력 사이에 접속되고, 어느 하나가 온함으로써 전위 VR1 ∼ VR4 중의 1전위를 전위 VLW로서 출력한다. NOR 게이트 nr1 ∼ nr4 및 인버터 in1, in2는 카운터(53)의 2비트의 카운트치 D1, D2에 따라 어느 하나가 하이 레벨이 되는 4비트의 선택 신호 S1 ∼ S4를 생성하도록 하여 접속된다. 즉, 카운트치 D1, D2가 「0, 0」일 때는 선택 신호 S1만을 하이 레벨로 하고, 카운트치 D1, D2가 하나씩 증가할 때마다 선택 신호 S2 ∼ S4가 순서대로 하이 레벨이 되도록 구성된다. 이에 따라, 카운트치 D1, D2이 「0, 0」일 때는 가장 높은 전위 Vr1이 전위 VLW로서 출력되고, 카운트치 D1, D2가 하나 증가할 때마다 전위 VLW로서 추출되는 전위가 1단계씩 낮아진다.
이상과 같이 함으로써 얻을 수 있는 전위 VLW에 대해서는, 기준 클럭 CK가 4클럭분 카운트될 때마다, 전위 VR1로부터 전위 VR4까지 4단계에서 저하하게 된다. 따라서, 본 전위 VLW를 받아 생성되는 기록 클럭 φSW에 관해서는, 4주기마다 파고치가 저하한다. 또한, 카운터(53)에 대해서는 카운트치 D1, D2가 「1, 1」 이 됐을 때, 즉 기준 클럭 CK를 15클럭분 카운트한 시점에서 카운트 동작을 정지시키고, 카운트치 D1, D2를 고정하도록 하고 있다. 이에 따라, 기록 클럭 φSW의 파고치는 최소의 전위 Vr4보다도 하강하지 않게 된다.
또한, 제3 실시예에서는 메모리 셀 트랜지스터(31)를 하나만 배치한 경우를 예시하고 있지만, 메모리 셀 트랜지스터(31)에 대해서는 제2 실시예와 마찬가지로, 비트선(33)에 따라 워드선(32)과 함께 여러개를 병렬로 배치하고, 워드선(32)의 선택 동작에 따라 특정한 메모리 셀 트랜지스터(31)를 비트선(33)에 접속하도록 해도 좋다.
〔제4 실시예〕
도 15는, 본 발명의 불휘발성 반도체 메모리 장치의 구성을 나타내는 회로도이고, 도 17은 그 동작을 설명하는 타이밍 도이다. 본 도면에서, 메모리 셀 트랜지스터(31)는, 워드선(32), 비트선(33), 소스선(34), 비교 회로(35) 및 기록/판독 제어 회로(36)는, 각각 도 7에 도시하는 제1 실시예와 동일하다.
기록 클럭 발생 회로(61)는 소스선(34)에 접속되고, 일정한 주기를 갖는 기준 클럭 CK에 응답하여 기록 클럭 φSW를 발생시킨다. 본 기록 클럭 발생 회로(61)는 승압 회로(도시하지 않음)로부터 공급되는 기록용의 고전위 VHV에 따라 기록 클럭 φSW의 파고치를 설정한다. 선택 클럭 발생 회로(62)는, 워드선(32)에 접속되고, 일정 주기를 갖는 기준 클럭 CK에 응답하여 행 선택 클럭 φLW를 발생한다. 본 선택 클럭 발생 회로(62)는, 기록 동작에서 후술하는 전위 선택 회로(64)로부터 공급되는 전위 VLW에 따라 행 선택 클럭 φLW의 파고치를 설정한다. 또한, 판독 동작에서는 전위 VLW에 관계없이 행 선택 클럭 φLW의 파고치를 일정한 값으로 설정한다.
전위 판정 회로(63)는, 판독 클럭 φR에 응답하여 비트선(33)의 전위 VBL을 받아들이고, 그 전위 VBL을 다단계로 판정한다. 즉, 판독 동작에서의 비트선(33)의 전위 VBL은 기록이 진행하여 메모리 셀 트랜지스터(31)의 온저항치가 높아짐에 따라 상승하기 때문에, 메모리 셀 트랜지스터(31)의 기록 상태를 전위 VBL의 상승의 정도에 따라 판정하도록 하고 있다. 전위 선택 회로(64)는, 전위 판정 회로(63)의 검출 결과에 응답하고, 판독 동작시의 비트선(33)의 전위 VBL이 상승할 때마다 단계적으로 전위를 저하시키고, 전위 VLW로서 선택 클럭 발생 회로(62)로 공급한다. 예를 들면, 일정한 스텝폭으로 변화하는 복수의 전위로부터 전위 판정 회로(63)의 판정 결과에 따라 1전위를 선택하여 추출하도록 구성되고, 비트선(33)의 전위 VBL이 소정의 폭만큼 상승할 때마다 선택 전위를 1단계씩 낮아지도록 하고 있다. 따라서, 행 선택 클럭 φLW의 파고치는 메모리 셀 트랜지스터(31)에 대한 기록 동작이 반복되어, 판독 동작일 때의 비트선(33)의 전위 VBL이 저하할 때마다 단계적으로 파고치가 낮아진다.
기록 클럭 φSW0는, 접지 전위(가령, 10V)와 기록용의 전원 전위(예를 들면14V)를 기준 클럭 CK에 따르는 주기에서 교대로 반복한다. 판독 클럭 φR은, 접지 전위와 판독용의 전원 전위(가령, 15V)를 기록 클럭 φSW와 동일한 주기에서 교대로 반복한다. 본 기록 클럭 φSW과 판독 클럭 φR은, 상호 1/2주기의 위상차를 갖고, 기록 클럭 φSW가 전원 전위를 나타내고 있는 기간은 판독 클럭 φR이 접지 전위를 나타내고, 반대로 판독 클럭 φR이 전원 전위를 나타내고 있는 기간은 기록 클럭 φSW가 접지 전위를 나타낸다. 이에 따라, 기록 클럭 φSW의 상승으로 기록 기간 W가 설정되고, 판독 클럭 φR의 상승으로 판독 기간 R이 설정된다. 또한, 회로 동작의 지연에 의해 비트선(33) 및 소스선(34)의 양방에 동시에 전원 전위가 인가되지 않도록 하기 위해 기록 클럭 φSW와 판독 클럭 φR이 모두 접지 전위로 되는 기간이 설정된다.
행 선택 클럭 φLW는, 판독 기간 R에 메모리 셀 트랜지스터(31)의 컨트롤 게이트를 온시키는 고정치(예를 들면 5V)가 되고, 기록 기간 W에 메모리 셀 트랜지스터(31)에의 기록 효율의 제어가 가능한 범위의 변동치(예를 들면 2 ∼ 4V)가 된다. 기록 기간 W의 행 선택 클럭 φLW의 파고치에 대해서는, 기록을 개시한 시점에서 가장 높고, 기록 동작을 반복하여 판독 동작일 때의 비트선(33)의 전위 VBL이 저하할 때마다 단계적으로 낮아지도록 설정된다. 또한, 행 선택 클럭 φLW는, 기록 기간 W와 판독 기간 R의 전환의 타이밍에 일시적으로 메모리 셀 트랜지스터(31)를 비선택의 상태로 하도록, 일단 접지 전위까지 인하된다.
비트선 전위 VBL은, 판독 클럭 φR에 동기하고, 판독 클럭 φR이 하강할 때에는 접지 전위로 되고, 판독 클럭 φR이 상승하고 있을 때에는 메모리 셀 트랜지스터(31)의 온저항치로 결정되는 전위가 된다.
기록 클럭 φSW의 공급에 따라 메모리 셀 트랜지스터(31)에의 기록이 반복되면, 메모리 셀 트랜지스터(31)의 온 저항치가 상승하기 때문에, 판독 동작시의 비트선 전위 VBL은 단계적으로 상승한다. 그래서, 본 비트선 전위 VBL이 원하는 신호 전위 VIN을 넘은 시점에서 기록을 정지시킴으로써 판독 동작시의 비트선 전위 VBL을 신호 전위 VIN과 일치시킬 수 있다.
이상의 제4 실시예에서도, 제1 실시예와 마찬가지로 메모리 셀 트랜지스터에 대한 기록 효율을 넓은 범위에서 거의 일정하게 유지할 수 있다.
또한, 제4 실시예에서는 메모리 셀 트랜지스터(31)를 하나만 배치한 경우를 예시하고 있지만, 메모리 셀 트랜지스터(31)에 대해서는, 제2 실시예와 마찬가지로, 비트선(33)에 따라 워드선(32)과 함께 여러개를 병렬로 배치하고, 워드선(32)의 선택 동작에 의해 특정한 메모리 셀 트랜지스터(31)를 비트선(33)에 접속하도록 해도 좋다.
전술한 바와 같이, 본 발명은 메모리 셀 트랜지스터에 대한 기록을 정확히 제어할 수 있는 이점을 가진다.
첨부된 도면들을 참조하여 본 발명의 특정 바람직한 실시예들을 설명하였지만, 본 발명은 이들 구체적인 실시예에 국한되지 않으며, 본 분야의 숙련된 자라면 첨부된 청구 범위에 정의된 바와 같이 본 발명의 기술적 사상 및 그 범위를 벗어남이 없이 다양한 변경과 변형을 가져올 수 있다는 것을 알 수 있을 것이다.

Claims (8)

  1. 전기적으로 독립한 플로우팅 게이트 및 상기 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온 저항치를 변화시키는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선과, 상기 메모리 셀 트랜지스터의 소스측에 접속되는 소스선과, 상기 메모리 셀 트랜지스터의 드레인측에 접속되는 비트선과, 상기 워드선에 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 메모리 셀 트랜지스터가 활성화됐을 때 상기 소스선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단을 구비하고, 상기 제1 제어 수단은 상기 메모리 셀 트랜지스터에 대한 기록 동작이 진행함에 따라 상기 워드선으로 공급하는 전위를 단계적으로 낮추는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 비트선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 소스선으로 전류를 공급하는 제3 제어 수단을 더욱 구비하고, 상기 제2 제어 수단으로부터의 전류 공급과 상기 제3 제어 수단으로부터의 전류 공급을 교대로 반복하고, 제3 제어 수단의 전류 공급중에 생기는 상기 비트선의 전위가 원하는 전위에 달한 시점에서 제2 및 제3 제어 수단에 의한 전류 공급을 정지시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 전기적으로 독립한 플로우팅 게이트 및 상기 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온저항치를 변화시키는 복수의 메모리 셀 트랜지스터와, 상기 복수의 메모리 셀 트랜지스터의 컨트롤 게이트에 각각 접속되는 복수의 워드선과, 상기 복수의 메모리 셀 트랜지스터의 소스측에 공통으로 접속되는 소스선과, 상기 복수의 메모리 셀 트랜지스터의 드레인측에 공통으로 접속되는 비트선과, 행 선택 정보에 따라 상기 복수의 워드선에 대해 선택적으로 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 복수의 메모리 셀 트랜지스터의 하나가 활성화됐을 때 상기 소스선으로부터 활성화된 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단을 구비하고, 상기 제1 제어 수단은 상기 메모리 셀 트랜지스터에 대한 기록 동작이 진행함에 따라 상기 복수의 워드선으로 공급하는 전위를 단계적으로 낮추는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 비트선으로부터 활성화된 상기 메모리 셀 트랜지스터를 통해 상기 소스선으로 전류를 공급하는 제3 제어 수단을 더욱 구비하고, 상기 제2 제어 수단의 전류 공급과 상기 제3 제어 수단의 전류 공급을 교대로 반복하고, 제3 제어 수단의 전류 공급 중에 생기는 상기 비트선의 전위가 원하는 전위에 달했던 시점에서 제2 및 제3 제어 수단의 전류 공급을 정지시키는 것을 특징으로 불휘발성 반도체 메모리 장치.
  5. 전기적으로 독립한 플로우팅 게이트 및 상기 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온 저항치를 변화시키는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선과, 상기 메모리 셀 트랜지스터의 소스측에 접속되는 소스선과, 상기 메모리 셀 트랜지스터의 드레인측에 접속되는 비트선과, 일정 주기의 클럭에 응답하여 주기적으로 상기 워드선에 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 메모리 셀 트랜지스터가 활성화됐을 때 상기 소스선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단을 구비하고, 상기 제1 제어 수단은 상기 클럭을 카운트하는 카운터와, 상기 카운터의 카운트치에 따라 변화하는 전위를 발생시키는 디코더를 포함하고, 상기 카운터의 카운트치가 증가할 때마다 상기 워드선으로 공급하는 전위를 단계적으로 낮게 설정하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 비트선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 소스선으로 전류를 공급하는 제3 제어 수단을 더욱 구비하고, 상기 제2 제어 수단으로부터의 전류 공급과 상기 제3 제어 수단으로부터의 전류 공급을 교대로 반복하고, 제3 제어 수단의 전류 공급 중에 생기는 상기 비트선의 전위가 원하는 전위에 달했던 시점에서 제2 및 제3 제어 수단에 의한 전류 공급을 정지시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 전기적으로 독립한 플로우팅 게이트 및 상기 플로우팅 게이트에 적어도 일부가 중복되는 컨트롤 게이트를 갖고, 플로우팅 게이트에 축적되는 전하의 량에 따라 온저항치를 변화시키는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터의 컨트롤 게이트에 접속되는 워드선과, 상기 메모리 셀 트랜지스터의 소스측에 접속되는 소스선과, 상기 메모리 셀 트랜지스터의 드레인측에 접속되는 비트선과, 상기 워드선에 소정의 전위를 부여하여 상기 메모리 셀 트랜지스터를 활성화하는 제1 제어 수단과, 상기 메모리 셀 트랜지스터가 활성화됐을 때 상기 소스선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 비트선으로 일정한 전류를 공급하는 제2 제어 수단과, 상기 비트선으로부터 상기 메모리 셀 트랜지스터를 통해 상기 소스선으로 전류를 공급하는 제3 제어 수단을 구비하고, 상기 제2 제어 수단으로부터의 전류 공급과 상기 제3 제어 수단으로부터의 전류 공급을 교대로 반복하고, 상기 제3 제어 수단의 전류 공급 중에 생기는 상기 비트선의 전위에 응답하여 상기 제1 제어 수단으로부터 상기 워드선으로 공급하는 전위를 단계적으로 변경하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제2 제어 수단으로부터의 전류 공급과 상기 제3 제어 수단으로부터의 전류 공급을 교대로 반복하고, 상기 제3 제어 수단으로부터의 전류 공급 중에 생기는 상기 비트선의 전위가 원하는 전위에 달했던 시점에서 제2 및 제3 제어 수단에 의한 전류 공급을 정지시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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