JP3920415B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを有するメモリセルトランジスタによって多値データの記憶を可能にする不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ(EEPROM:Electrically Erasable Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、データの読み出しが行われる。
【０００３】
図６は、フローティングゲートを有する不揮発性半導体メモリ装置のメモリセル部分の平面図で、図７は、そのＸ−Ｘ線の断面図である。この図においては、コントロールゲートの一部がフローティングゲートに並んで配置されるスプリットゲート構造を示している。
Ｐ型のシリコン基板１の表面領域に、選択的に厚く形成される酸化膜(LOCOS)よりなる複数の分離領域２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３を介し、隣り合う分離領域２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の酸化膜５は、フローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３を介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。コントロールゲート６の間の基板領域及びフローティングゲート４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡散層８が形成される。第１拡散層７は、コントロールゲート６の間で分離領域２に囲まれてそれぞれが独立し、第２拡散層８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、第１拡散層７及び第２拡散層８によりメモリセルトランジスタが構成される。そして、コントロールゲート６上に、酸化膜９を介して、アルミニウム配線１０がコントロールゲート６と交差する方向に配置される。このアルミニウム配線１０は、コンタクトホール１１を通して、第１拡散層７に接続される。
【０００４】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量に応じてソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を段階的に変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応付けるようにしている。例えば、フローティングゲート４への電荷の注入量を４段階で設定し、そのメモリセルトランジスタのオン抵抗値を同じく４段階で読み出すようにすることで、１つのメモリセルトランジスタに４値（２ビット分）のデータを記憶させることができるようになる。
【０００５】
図８は、図６に示したメモリセル部分の回路図である。この図においては、メモリセルを４行×４列に配置した場合を示している。
２重ゲート構造のメモリセルトランジスタ２０は、コントロールゲート６がワード線２１に接続され、第１拡散層７及び第２拡散層８がそれぞれビット線２２及びソース線２３に接続される。各ビット線２２は、それぞれ選択トランジスタ２４を介してデータ線２５に接続され、このデータ線２５が読み出し負荷抵抗２６に接続される。また、各ソース線２３は、それぞれ電力線２７に接続される。そして、電力線２７から各ソース線２３に対して書き込みクロックφWが印加され、読み出し負荷抵抗２６を介してデータ線２５から各ビット線２２に対して読み出しクロックφRが印加される。
【０００６】
通常は、各メモリセルトランジスタ２０で共通に形成されるコントロールゲート６自体がワード線２１として用いられ、第１拡散層７に接続されるアルミニウム配線１０がビット線２２として用いられる。また、コントロールゲート６と平行して延在する第２拡散層８がソース線２３として用いられる。
行選択信号ＬＳ１〜ＬＳ４は、ロウアドレス情報に基づいて生成されるものであり、ワード線２１の１本を選択することにより、メモリセルトランジスタ２０の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ４は、カラムアドレス情報に基づいて生成されるものであり、選択トランジスタ２４の１つをオンさせることにより、メモリセルトランジスタ２０の特定の列を活性化する。これにより、行列配置される複数のメモリセルトランジスタ２０の内の１つが、ロウアドレス情報及びカラムアドレス情報に従って指定され、データ線２５に接続される。
【０００７】
ここで、メモリセルトランジスタ２０に対する書き込み動作とは、メモリセルトランジスタ２０のフローティングゲート４に電荷を注入することであり、メモリセルトランジスタ２０にデータ線２５から接地電位（例えば０Ｖ）を印加し、電力線２７から書き込み用の電源電位（例えば１２Ｖ）を印加する。これにより、各選択信号ＬＳ１〜ＬＳ４、ＣＳ１〜ＣＳ４に従う選択動作によって活性化された特定のメモリセルトランジスタ２０において、データの書き込み、即ち、フローティングゲート４への電荷の注入が行われる。また、メモリセルトランジスタ２０の読み出し動作とは、メモリセルトランジスタ２０がオンしたときの抵抗値を検出することである。具体的には、メモリセルトランジスタ２０にデータ線２５から読み出し用の電源電位（例えば２Ｖ）を印加し、電力線２７から接地電位（例えば０Ｖ）を印加する。このとき、各ビット線２２に接続されるセンスアンプ（図示せず）により、メモリセルトランジスタ２０のオン抵抗値が検出される。
【０００８】
メモリセルトランジスタ２０に対して多値情報（またはアナログ情報）を書き込む場合、記録精度を高めるために、電荷の注入（書き込み）と注入量の確認（読み出し）とが短い周期で繰り返される。即ち、メモリセルトランジスタ２０への書き込みを少しずつ行いながら、その都度読み出しを行い、記憶させようとしているデータの内容に読み出し結果が一致した時点で書き込みを停止するように構成される。
【０００９】
書き込みクロックφWは、例えば、図９に示すように、一定の周期で一定の期間だけクロックが立ち上がるように生成される。この書き込みクロックφWは、電力線２７からソース線２３を介してメモリセルトランジスタ２０に印加される。このとき、データ線２５は、書き込みクロックφWに同期して、接地電位に引き下げられる。従って、書き込みクロックφWが立ち上がっている間は、選択されたメモリセルトランジスタ２０を通してソース線２３からビット線２２側へ電流が流れ、この電流によってフローティングゲート４への電荷の注入が行われる。
【００１０】
一方、読み出しクロックφRは、例えば、図９に示すように、書き込みクロックφWの間隙期間にパルスが立ち上がるように生成され、データ線２５からビット線２２を介してメモリセルトランジスタ２０に印加される。このとき、電力線２７は、読み出しクロックφRに同期して接地電位まで引き下げられる。従って、抵抗２６及び選択されたメモリセルトランジスタ２０を通してデータ線２５から電力線２７側へ電流が流れ、メモリセルトランジスタ２０のオン抵抗値と読み出し負荷抵抗２６の抵抗値との比に応じてビット線２２の電位が変化する。このときの電位が、ビット線２２に接続されるセンスアンプにより読み出され、その結果が書き込むべき情報に対応する値となるまで上述の書き込み及び読み出しのサイクルが繰り返される。
【００１１】
図１０は、各ビット線２２に接続されてメモリセルトランジスタ２０のオン抵抗値を検出するセンスアンプの構成を示すブロック図である。
センスアンプは、一対の負荷抵抗３１、３２、一対の電流アンプ３３、３４、基準トランジスタ３５、定電位発生回路３６、差動アンプ３７及び判定制御回路３８より構成される。一対の負荷抵抗３１、３２は、同一の抵抗値を有し、それぞれ電源に接続される。一対の電流アンプ３３、３４は、トランジスタ及びインバータからなり、電源に接続された一対の負荷抵抗３１、３２にそれぞれ接続される。一方の電流アンプ３３には、メモリセルトランジスタ２０が選択的に接続されるデータ線２５が接続され、他方の電流アンプ３４には、基準トランジスタ３５が接続される。基準トランジスタ３５は、電流アンプ３４と接地点との間に接続され、ゲートに印加される基準電位ＶRGに応答して抵抗値を変化させる。定電位発生回路３６は、メモリセルトランジスタ２０に記憶される多値情報に対応する基準電位ＶRCを発生し、基準トランジスタ３５のゲートに供給する。例えば、メモリセルトランジスタ２０が４値（２ビット分）の情報を記憶するときには、基準トランジスタ３５の抵抗値を３段階で変化させるように３種類のゲート電位ＶRGを順次発生する。
【００１２】
差動アンプ３７は、２つの入力が一対の負荷抵抗３１、３２と一対の電流アンプ３３、３４との接続点にそれぞれ接続され、各接続点の電位ＶBL、ＶRLを比較して、その比較出力ＣＯを判定制御回路３８に供給する。判定制御回路３８は、定電位発生回路３６の基準電位の発生を制御すると共に、差動アンプ３７の比較出力ＣＯを判別して多値情報に従う他ビットのデータを再生する。例えば、４値の情報を判定するときには、３段階の基準電位から先ず中間の電位を発生させて上位ビットを判定し、続いて、上位ビットの判定結果に応じて３段階の基準電位から高電位あるいは低電位を発生させて下位ビットを判定するように構成される。
【００１３】
メモリセルトランジスタ２０の情報を読み出す際には、メモリセルトランジスタ２０のソース側が接地されており、負荷抵抗３１及びメモリセルトランジスタ２０が電流アンプ３３を介して電源接地間に直列に接続されることになる。同様に、負荷抵抗３２及び基準トランジスタ３５も電流アンプ３４を介して電源接地間に直列に接続される。このとき、負荷抵抗３１と電流アンプ３３との接続点の電位ＶBLは、負荷抵抗３１とメモリセルトランジスタ２０との駆動能力の比によって決定される。同様に、負荷抵抗３２と電流アンプ３４との接続点の電位ＶRLは、負荷抵抗３２と基準トランジスタ３５との駆動能力の比によって決定される。従って、差動アンプ３７の比較出力ＣＯに基づいて、段階的に抵抗値が切り換えられる基準トランジスタ３５に対してメモりセルトランジスタ２０の抵抗値が何れの範囲にあるかを判定することができる。尚、このようなセンスアンプは、例えば、1995 IEEE/International Solid-State Circuit Conference/Session 7/Flash Memory/Paper TA 7.7に開示されている。
【００１４】
【発明が解決しようとする課題】
メモリセルトランジスタ２０と負荷抵抗３１との抵抗比及び基準トランジスタ３５と負荷抵抗３２との抵抗比を読み出すようにしている上述のセンスアンプにおいては、負荷抵抗３１、３２の抵抗値の設定が重要となる。この負荷抵抗３１、３２の抵抗値は、通常、メモリセルトランジスタ２０の抵抗値に応じて設定される。このとき、負荷抵抗３１、３２の抵抗値が、最適値に対して大きい場合または小さい場合には、メモリセルトランジスタ２０の抵抗値の変化に対する接続点の電位ＶBLの変化が小さくなる。従って、負荷抵抗３１、３２の抵抗値の設定がずれると、各接続点の電位ＶBL、ＶRLの変化を差動アンプ３７で正しく読み取れなくなるおそれがある。
【００１５】
また、基準トランジスタ３５及び基準電位発生回路３６では、その動作特性が差動アンプ３７の判定基準となる電位ＶRLに影響を与えるため、動作範囲の全ての電位に対して安定した動作を維持できるようにしなければならない。しかしながら、定電位発生回路３６は、回路を構成する素子の製造ばらつきによる影響を受け易いため、ゲート電位ＶRGを常に安定して供給できるようにするためには、細かい調整等が不可欠になる。従って、調整のために必要となる回路構成の増加によりセンスアンプの回路規模が増大し、結果的に製造コストの増加を招いている。
【００１６】
そこで本発明は、多値情報を記憶するメモリセルトランジスタから安定して正確に情報を読み出すようにすることを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、第１の特徴とするところは、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタと同一の構造を有し、同一行に配置される複数の基準トランジスタと、上記メモリセルトランジスタが接続されるビット線と、上記複数の基準トランジスタがそれぞれ接続される複数の基準ビット線と、上記メモリセルトランジスタ及び上記複数の基準トランジスタに所定の周期を有する書き込みクロックを供給し、上記メモリセルトランジスタ及び上記複数の基準トランジスタにそれぞれ書き込みを行う書き込み回路と、上記書き込みクロックの電荷注入動作の間隙で上記メモリセルトランジスタ及び上記複数の基準トランジスタのオン抵抗値を読み出し、上記メモリセルトランジスタのオン抵抗値が書き込み情報に対応する値となったときに上記書き込み回路から上記メモリセルトランジスタへの上記書き込みクロックの供給を停止すると共に、上記複数の基準トランジスタのオン抵抗値が段階的に設定される複数の基準値となったときに上記書き込み回路から上記複数の基準トランジスタへの上記書き込みクロックの供給を順次停止する制御回路と、を備えたことにある。
【００１８】
本発明によれば、書き込み情報に対応する値を参照してメモリセルトランジスタへの書き込みが行われると同時に、段階的に設定される複数の基準値を参照して複数の基準トランジスタへの書き込みが行われる。これにより、メモリセルトランジスタ及び複数の基準トランジスタの特性にばらつきが生じたとしても、そのばらつきの影響を受けることなく書き込み情報の判定を行うことができるようになる。
【００１９】
そして、第２の特徴とするところは、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させ、行列配置される複数のメモリセルトランジスタと、上記複数のメモリセルトランジスタと同一の構造を有し、メモリセルトランジスタの配列に対応して各行毎に所定の数だけ配置される複数の基準トランジスタと、上記複数のメモリセルトランジスタの各列に沿って配置され、各メモリセルトランジスタが接続される複数のビット線と、上記複数の基準トランジスタがそれぞれ接続される複数の基準ビット線と、上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタに所定の周期を有する書き込みクロックを供給し、上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタにそれぞれ書き込みを行う書き込み回路と、上記書き込みクロックの電荷注入動作の間隙で上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタのオン抵抗値を読み出し、上記複数のメモリセルトランジスタの各オン抵抗値が書き込み情報に対応する値となったときに上記書き込み回路から上記複数のメモリセルトランジスタへの上記書き込みクロックの供給をそれぞれ停止すると共に、上記複数の基準トランジスタのオン抵抗値が段階的に設定される複数の基準値となったときに上記書き込み回路から上記複数の基準トランジスタへの上記書き込みクロックの供給を順次停止する制御回路と、を備え、上記複数のメモリセルトランジスタを列単位で分割して個別に動作させると共に、上記複数のメモリセルトランジスタの分割に応じて上記複数の基準トランジスタ及び上記複数の基準ビット線を複数組配置し、上記メモリセルトランジスタの各分割単位と上記複数の基準トランジスタ及び上記複数の基準ビット線の１組とを対応させて動作させることにある。
【００２０】
本発明によれば、メモリセルトランジスタへの書き込みと基準トランジスタへの書き込みとを同時に行う際、メモリセルトランジスタの分割単位毎にそれぞれ独立に書き込みを行うようにすることができる。これにより、同一行に配置されたメモリセルトランジスタ及び基準トランジスタであっても、複数に分割してそれぞれを独立に動作させることができるようになる。そのとき、メモリセルトランジスタの特性のばらつきは、同時に書き込みが成される基準トランジスタから判定の基準値を得るようにすることで、打ち消される。
【００２１】
【発明の実施の形態】
図１は、本発明の不揮発性半導体メモリ装置の第１の実施形態を示す回路図である。この図においては、メモリセルトランジスタ４０が４値（２ビット分）の情報を記憶し、その情報を読み出すようにした場合を示す。尚、メモリセルトランジスタ４０は、４行×１列に配置し、列選択のための回路構成は省略してある。
【００２２】
メモリセルトランジスタ４０は、図８に示すメモリセルトランジスタ２０と同一構造であり、フローティングゲート及びコントロールゲートを有し、フローティングゲートに注入（蓄積）される電荷の量に応じてオン抵抗値を変動させる。ワード線４１は、メモリセルトランジスタ４０の各行毎に対応して配置され、各メモリセルトランジスタ４０のコントロールゲートがそれぞれ接続される。このワード線４１には、ロウアドレス情報を受けるロウデコーダ（図示せず）から供給される行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選択的に活性化される。ビット線４２は、メモリセルトランジスタ４０が配列された列方向に延在し、各メモリセルトランジスタ４０のドレイン側が接続される。ソース線４３は、ビット線４２と交差する方向に延在して配置され、各メモリセルトランジスタ４０のソース側が接続される。これにより、各メモリセルトランジスタ４０は、ビット線４２に対して並列に接続され、書き込み、読み出し及び消去の各動作毎にビット線４２及びソース線４３から所定の電位の供給を受ける。
【００２３】
基準トランジスタ５０は、メモリセルトランジスタ４０と同一の構造を有し、４値を区別するために、３つの基準値を得られるように各列毎に３つずつ並列に配置される。この実施形態においては、４行配置されるメモリセルトランジスタ４０に対応して、基準トランジスタ５０は、４行×３列に配置される。各基準トランジスタ５０は、コントロールゲートが同一行のメモリセルトランジスタ４０と共通のワード線４１にそれぞれ接続され、さらに、ソース側が、同一行のメモリセルトランジスタ４０と共通のソース線４３にそれぞれ接続される。第１〜第３の基準ビット線５１ａ〜５１ｃは、基準トランジスタ５０の各列に対応するように配置され、各基準トランジスタ５０のドレイン側が接続される。
【００２４】
書き込み制御回路５２は、各ソース線４３に接続され、一定の波高値及び一定の周期を有する書き込みクロックφWをソース線４３を介して各メモリセルトランジスタ４０及び各基準トランジスタ５０に供給する。また、書き込み制御回路５２は、後述する読み出しクロックφRに同期してソース線４３を接地する。読み出し制御回路５３は、ビット線４２及び各基準ビット線５１ａ〜５１ｃに接続され、書き込みクロックφWの間隙期間で電圧が立ち上げられる読み出しクロックφRをビット線４２及び各基準ビット線５１ａ〜５１ｃを介して各メモリセルトランジスタ４０及び各基準トランジスタ５０に供給する。この読み出し制御回路５３は、読み出し負荷抵抗を含み、読み出しクロックφRによる読み出し用の電位を読み出し負荷抵抗を介してビット線４２及び各基準ビット線５１ａ〜５１ｃに給する。また、読み出し制御回路５３は、判定回路６０からの判定信号Ｃ0〜Ｃ3が反転するまでの間に限って、書き込みクロックφWに同期してビット線４２及び各基準ビット線５１ａ〜５１ｃを接地する。即ち、読み出しクロックφRに従う読み出し動作において、ビット線４２または各基準ビット線５１ａ〜５１ｃの読み出し電位（ビット線電位ＶBL、基準電位ＶR1〜ＶR3）がそれぞれ所望の電位に達した時点で、ビット線４２及び各基準ビット線５１ａ〜５１ｃの電位をあげるようにしている。
【００２５】
判定回路６０は、４つの差動アンプ６１、６２ａ〜６２ｃ及び３つのセレクタ６３ａ〜６３ｃより構成される。差動アンプ６１は、反転入力にビット線４２の電位ＶBLが入力され、非反転入力に記憶情報に対応付けられる信号電位ＶSLが入力される。各差動アンプ６２ａ〜６２ｃの反転入力には、各基準ビット線５１ａ〜５１ｃの電位ＶR1〜ＶR3がそれぞれ入力され、非反転入力には、各セレクタ６３ａ〜６３ｃの選択出力が入力される。各セレクタ６３ａ〜６３ｃには、３種類の書き込み基準電位Ｖa〜Ｖcがそれぞれ入力されると共に、ビット線４２の電位ＶBLが共通に入力される。このセレクタ６３ａ〜６３ｃは、装置の動作モードに対応して選択制御され、書き込みモードでは各書き込み基準電位Ｖa〜Ｖcを選択し、読み出しモードではビット線電位ＶBLを選択する。尚、この読み出しモードとは、書き込み動作と交互に繰り返される読み出しクロックφRによる読み出し動作ではなく、メモリセルトランジスタ４０に対する情報の書き込みを完了した後、その情報を読み出して再生する場合を示す。
【００２６】
差動アンプ６１の出力Ｃ0は、ビット線４２の接地を中止するタイミングを決定する制御信号として用いられる。また、各差動アンプ６２ａ〜６２ｃの出力Ｃ1〜Ｃ3は、上述の書き込みモードにおいて、各基準ビット線５１ａ〜５１ｃの接地を中止するタイミングを決定する制御信号として用いられる。即ち、ビット線電位ＶBLが信号電位ＶSLに達したときに差動アンプ６１の出力が反転し、読み出し制御回路５３に対してビット線４２の電位を上げるように指示を与え、メモリセルトランジスタ４０に対する書き込み動作を停止させる。同様に、各基準ビット線電位ＶR1〜ＶR3がそれぞれの書き込み基準電位Ｖa〜Ｖcに達したきに各差動アンプ６２ａ〜６２ｃの出力が反転し、各基準ビット線５１ａ〜５１ｃの接地を中止するようにして基準トランジスタ５０に対する書き込み動作を停止させる。また、上述の読み出しモードにおいては、各差動アンプ６２ａ〜６２ｃの出力Ｃ1〜Ｃ3から、ビット線電位ＶBLの判定、即ち、メモリセルトランジスタ４０に記憶された多値情報の判定が行われる。
【００２７】
第１〜第３の基準ビット線５１ａ〜５１ｃの読み出し電位は、図２に示すように、書き込みクロックφWに応答して段階的に上昇する。そこで、この読み出し電位が、段階的に設定される書き込み基準電位Ｖａ〜Ｖcを超えると、それまでローレベルにあった出力Ｃ1〜Ｃ3は順次立ち上がる。メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶する場合、図３に示すように、記憶情報の４つの状態に対応する信号電位ＶSL1〜ＶSL4に対して、それぞれの中間値となる３つの判定電位ＶR1〜ＶR3が設定される。そこで、書き込み基準電位Ｖa〜Ｖcが３つの判定電位ＶR1〜ＶR3に対応するように設定される。一般的には、電源接地間の電位差を６等分し、第２の判定電位ＶR2を電源電位の１／２とし、第１及び第３の判定電位ＶR1、ＶR3をそれぞれ電源電位の２／３、１／３としている。
【００２８】
書き込み動作が完了したときに各基準ビット線５１ａ〜５１ｃから読み出される基準ビット線電位ＶR1〜ＶR3は、基本的には、書き込み基準電位Ｖa〜Ｖcに従うものであるが、各基準トランジスタ５０の特性のばらつきの分だけずれた値となる。製造ばらつき等によって基準トランジスタ５０やメモリセルトランジスタ４０の特性にばらつきが生じた場合、同一の過程を経て書き込まれる基準トランジスタ５０からの基準電位ＶR1〜ＶR3とメモリセルトランジスタ４０からの読み出し電位ＶBLとを対比することにより、特性のばらつきは無視できる。
【００２９】
図４は、本発明の不揮発性半導体メモリ装置の第２の実施形態を示す回路図である。この図においては、４行×４列に配置したメモリセルトランジスタ４０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各ブロックをそれぞれ個別に動作させる場合を示している。尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取り込む判定回路６０は、図１と同一構成であり、図示省略してある。
【００３０】
メモリセルトランジスタ４０は、各メモリセルブロックＭＣa、ＭＣb毎にそれぞれ４行×２列ずつ行列配置され、各行及び各列にそれぞれワード線４１及びビット線４２が対応付けられる。メモリセルトランジスタ４０の各行に対応付けられたワード線４１は、各メモリセルトランジスタ４０のコントロールゲートにそれぞれ接続される。このワード線４１には、ロウアドレス情報に基づいて生成される行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選択的に活性化される。メモリセルトランジスタ４０の各列に対応付けられたビット線４２は、各メモリセルトランジスタ４０のドレイン側が接続される。そして、ソース線４３は、ビット線４２と交差する方向に延在して配置され、各メモリセルトランジスタ４０のソース側が接続される。
【００３１】
また、各ビット線４２は、それぞれ選択トランジスタ４４を介してデータ線４５に接続される。判定回路６０（図示省略）には、このデータ線が４５が接続される。各選択トランジスタ４４には、列選択情報を受けるカラムデコーダ（図示せず）からの列選択信号ＣＳa１、ＣＳa２、ＣＳb１、ＣＳb２がそれぞれ印加される。ここで、２つのメモリセルブロックＭＣa、ＭＣbについては、別々のタイミングで活用されるものであり、活用すべきブロックに対応して列選択信号ＣＳa１、ＣＳa２、ＣＳb１、ＣＳb２が印加される。例えば、第１のメモリセルブロックＭＣaを活用し、第２のメモリセルブロックＭＣbを休止する場合には、列選択信号ＣＳa１、ＣＳa２が有効になり、列選択信号ＣＳb１、ＣＳb２については、常にロウレベルに固定される。
【００３２】
基準トランジスタブロックＲＣa、ＲＣbは、図１と同様に、それぞれ４行×３列の基準トランジスタ５０（図示省略）を含み、各メモリセルブロックＭＣa、ＭＣbに対応して２組が並列に配置される。各基準トランジスタブロックＲＣa、ＲＣbには、それぞれ基準ビット線５１ａ〜５１ｃが設けられ、この基準ビット線５１ａ〜５１ｃが読み出し制御回路５３とセレクタ５４とに接続される。セレクタ５４は、２つの基準トランジスタブロックＲＣa、ＲＣbの基準ビット線５１ａ〜５１ｃの内、何れか一方の組を選択し、その基準ビット線５１ａ〜５１ｃから得られる判定電位ＶR1〜ＶR3を判定回路６０に供給する。このセレクタ５４の選択動作は、メモリセルブロックＭＣa、ＭＣbの選択動作に同期するものであり、メモリセルブロックＭＣa、ＭＣbの一方と基準トランジスタブロックＲＣa、ＲＣbの一方とを対で動作させる。
【００３３】
２つのメモリセルブロックＭＣa、ＭＣbを選択的に活用する場合、それぞれの活用のタイミングにおいて動作環境が変化することがある。例えば、バッテリー駆動される携帯用のコンピュータ機器などにおいて、バッテリーの消費によって電源電位が低下すると、メモリセルブロックＭＣa、ＭＣbの一方を活用するときと、他方を活用するときとで各信号電位にずれが生じる。このような場合においても、メモリセルブロックＭＣa、ＭＣbと基準トランジスタブロックＲＣa、ＲＣbとを常に同時に動作させることにより、メモリセルトランジスタ４０に対する書き込みレベルのずれと基準トランジスタ５０に対する書き込みレベルのずれとが同じになる。従って、メモリセルブロックＭＣa、ＭＣbを２分割して活用しながらも、読み出し動作においてビット線電位ＶBLの判定を誤ることはなく、安定した動作を維持することができる。
【００３４】
図５は、本発明の不揮発性半導体メモリ装置の第３の実施形態を示す回路図である。この図においては、４行×４列に配置したメモリセルトランジスタ４０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各ブロック内で１列ずつ動作させる場合を示している。尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取り込む判定回路６０は、図１と同一構成であり、図示省略してある。
【００３５】
メモリセルブロックＭＣa、ＭＣbは、図４と同一であり、それぞれメモリセルトランジスタ４０が４行×２列に配置され、各行及び各列にワード線４１及びビット線４２が対応付けられる。各ビット線４２は、読み出し制御回路５３に接続されると共に、それぞれ選択トランジスタ４４を介してデータ線４５ａ、４５ｂに接続される。データ線４５ａ、４５ｂは、メモリセルブロックＭＣa、ＭＣbの１列目及び２列目に対応してそれぞれ個別に設けられる。そして、各メモリセルブロックＭＣa、ＭＣbのメモリセルトランジスタ４０の１列目に対応するビット線４２が第１のデータ線４５ａに接続され、２列目に対応するビット線４２が第２のデータ線４５ｂに接続される。判定回路６０には、このデータ線４５ａ、４５ｂの一方が選択的に接続される。また、各選択トランジスタ４４には、メモリセルブロックＭＣa、ＭＣbの何れか一方を選択するブロック選択信号ＢＳ1、ＢＳ2が印加される。
【００３６】
ここで、メモリセルブロックＭＣa、ＭＣbのメモリセルトランジスタ４０の各列は、別々のタイミングで活用されるものであり、活用すべき列に対応してデータ線４５ａ、４５ｂの一方が判定回路６０に接続される。例えば、各メモリセルブロックＭＣa、ＭＣbの１列目のメモリセルトランジスタ４０を活用し、２列目のメモリセルトランジスタ４０を休止する場合には、第１のデータ線４５ａを判定回路６０に接続して有効にし、第２のデータ線４５ｂを無効にする。
【００３７】
基準トランジスタブロックＲＣa、ＲＣbは、図４と同一であり、それぞれ基準トランジスタ５０が４行×３列に配置され、各行及び各列にワード線４１及び基準ビット線５１ａ〜５１ｃが対応付けられる。また、セレクタ５４も図４と同一であり、選択した判定電位ＶR1〜ＶR3を判定回路６０に供給する。このセレクタ５４の選択動作は、データ線４５ａ、４５ｂの選択動作、即ち、活用するメモリセルトランジスタ４０の列選択動作に同期するものであり、各メモリセルブロックＭＣa、ＭＣb内のメモリセルトランジスタ４０の列の一方と基準トランジスタブロックＲＣa、ＲＣbの一方とを対で動作させる。このような構成においても、図４の場合と同様に、メモリセルトランジスタ４０を列毎に独立で活用しながらも、読み出し動作においてビット線電位ＶBLの判定を誤ることはなく、安定した動作を維持することができる。
【００３８】
以上の実施形態においては、メモリセルトランジスタ４０に４値を記憶させる場合を例示したが、記憶情報は４値に限るものではなく、８値（３ビット分）、１６値（４ビット分）あるいはそれ以上でも可能である。その場合、基準トランジスタは、判定値の数に対応して各行毎に配置される。例えば、１つのメモリセルトランジスタ４０から、３ビットのデータを読み出すようにするときには、７列の基準トランジスタを配置し、８値の判定が可能なように構成すればよい。
【００３９】
また、メモリセルトランジスタの分割は、２分割に限るものではなく、３分割以上とすることも可能である。このとき、基準トランジスタブロックは、各ブロックをそれぞれ独立に動作させる場合には分割数に応じて配置する必要があり、各ブロック内でメモリセルトランジスタを列毎に動作させる場合にはメモリセルトランジスタ列の数に応じて配置する必要がある。
【００４０】
【発明の効果】
本発明によれば、メモリセルトランジスタと並列に配置した基準トランジスタから判定基準値を読み出すようにしたため、メモリセルトランジスタまたは基準トランジスタにおいて特性のばらつきが生じたとしても、記憶情報が誤って判定されることがなくなる。従って、読み出し動作のマージンを広くすることができ、１つのメモリセルトランジスタで記憶できるビット数を多くすることができ、結果的に、高速アクセスに対応することが容易になる。
【００４１】
また、同一行に多くのメモリセルトランジスタを配置した場合、そのメモリセルトランジスタを分割して動作させることができ、メモリセル領域の利用効率を向上することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の第１の実施形態を示す回路図である。
【図２】本発明の不揮発性半導体メモリ装置の動作を説明するタイミング図である。
【図３】読み出し動作の際の基準電位と書き込み動作の際の基準電位の関係図である。
【図４】本発明の不揮発性半導体メモリ装置の第２の実施形態を示す回路図である。
【図５】本発明の不揮発性半導体メモリ装置の第３の実施形態を示す回路図である。
【図６】従来の不揮発性半導体メモリ装置のメモリセルの構造を示す平面図である。
【図７】図６のＸ−Ｘ線の断面図である。
【図８】従来の不揮発性半導体メモリ装置の構成を示す回路図である。
【図９】書き込みクロック及び読み出しクロックの波形図である。
【図１０】センスアンプの構成を示す回路図である。
【符号の説明】
１ 半導体基板
２ 分離領域
３、５、９ 酸化膜
４ フローティングゲート
６ 制御ゲート
７ ドレイン領域
８ ソース領域
１０ アルミニウム配線
１１ コンタクトホール
２０ メモリセルトランジスタ
２１ ワード線
２２ ビット線
２３ ソース線
２４ 選択トランジスタ
２５ データ線
２６ 電力線
２７ ロウデコーダ
２８ カラムデコーダ
３１、３１ 抵抗
３３、３４ 電流アンプ
３５ 基準トランジスタ
３６ 基準電位発生回路
３７ 差動アンプ
３８ 判定制御回路
４０ メモリセルトランジスタ
４１ ワード線
４２ ビット線
４３ ソース線
４４ 選択トランジスタ
５０ 基準トランジスタ
５１ａ〜５１ｃ 基準ビット線
５２ 書き込み制御回路
５３ 読み出し制御回路
５４ セレクタ
６０ 判定回路
６１、６２ａ〜６２ｃ 差動アンプ
６３ａ〜６３ｃ セレクタ
ＭＣa、ＭＣb メモリセルブロック
ＲＣa、ＲＣb 基準トランジスタブロック
【発明の属する技術分野】
本発明は、フローティングゲートを有するメモリセルトランジスタによって多値データの記憶を可能にする不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ(EEPROM:Electrically Erasable Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、データの読み出しが行われる。
【０００３】
図６は、フローティングゲートを有する不揮発性半導体メモリ装置のメモリセル部分の平面図で、図７は、そのＸ−Ｘ線の断面図である。この図においては、コントロールゲートの一部がフローティングゲートに並んで配置されるスプリットゲート構造を示している。
Ｐ型のシリコン基板１の表面領域に、選択的に厚く形成される酸化膜(LOCOS)よりなる複数の分離領域２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３を介し、隣り合う分離領域２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の酸化膜５は、フローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３を介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。コントロールゲート６の間の基板領域及びフローティングゲート４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡散層８が形成される。第１拡散層７は、コントロールゲート６の間で分離領域２に囲まれてそれぞれが独立し、第２拡散層８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、第１拡散層７及び第２拡散層８によりメモリセルトランジスタが構成される。そして、コントロールゲート６上に、酸化膜９を介して、アルミニウム配線１０がコントロールゲート６と交差する方向に配置される。このアルミニウム配線１０は、コンタクトホール１１を通して、第１拡散層７に接続される。
【０００４】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量に応じてソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を段階的に変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応付けるようにしている。例えば、フローティングゲート４への電荷の注入量を４段階で設定し、そのメモリセルトランジスタのオン抵抗値を同じく４段階で読み出すようにすることで、１つのメモリセルトランジスタに４値（２ビット分）のデータを記憶させることができるようになる。
【０００５】
図８は、図６に示したメモリセル部分の回路図である。この図においては、メモリセルを４行×４列に配置した場合を示している。
２重ゲート構造のメモリセルトランジスタ２０は、コントロールゲート６がワード線２１に接続され、第１拡散層７及び第２拡散層８がそれぞれビット線２２及びソース線２３に接続される。各ビット線２２は、それぞれ選択トランジスタ２４を介してデータ線２５に接続され、このデータ線２５が読み出し負荷抵抗２６に接続される。また、各ソース線２３は、それぞれ電力線２７に接続される。そして、電力線２７から各ソース線２３に対して書き込みクロックφWが印加され、読み出し負荷抵抗２６を介してデータ線２５から各ビット線２２に対して読み出しクロックφRが印加される。
【０００６】
通常は、各メモリセルトランジスタ２０で共通に形成されるコントロールゲート６自体がワード線２１として用いられ、第１拡散層７に接続されるアルミニウム配線１０がビット線２２として用いられる。また、コントロールゲート６と平行して延在する第２拡散層８がソース線２３として用いられる。
行選択信号ＬＳ１〜ＬＳ４は、ロウアドレス情報に基づいて生成されるものであり、ワード線２１の１本を選択することにより、メモリセルトランジスタ２０の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ４は、カラムアドレス情報に基づいて生成されるものであり、選択トランジスタ２４の１つをオンさせることにより、メモリセルトランジスタ２０の特定の列を活性化する。これにより、行列配置される複数のメモリセルトランジスタ２０の内の１つが、ロウアドレス情報及びカラムアドレス情報に従って指定され、データ線２５に接続される。
【０００７】
ここで、メモリセルトランジスタ２０に対する書き込み動作とは、メモリセルトランジスタ２０のフローティングゲート４に電荷を注入することであり、メモリセルトランジスタ２０にデータ線２５から接地電位（例えば０Ｖ）を印加し、電力線２７から書き込み用の電源電位（例えば１２Ｖ）を印加する。これにより、各選択信号ＬＳ１〜ＬＳ４、ＣＳ１〜ＣＳ４に従う選択動作によって活性化された特定のメモリセルトランジスタ２０において、データの書き込み、即ち、フローティングゲート４への電荷の注入が行われる。また、メモリセルトランジスタ２０の読み出し動作とは、メモリセルトランジスタ２０がオンしたときの抵抗値を検出することである。具体的には、メモリセルトランジスタ２０にデータ線２５から読み出し用の電源電位（例えば２Ｖ）を印加し、電力線２７から接地電位（例えば０Ｖ）を印加する。このとき、各ビット線２２に接続されるセンスアンプ（図示せず）により、メモリセルトランジスタ２０のオン抵抗値が検出される。
【０００８】
メモリセルトランジスタ２０に対して多値情報（またはアナログ情報）を書き込む場合、記録精度を高めるために、電荷の注入（書き込み）と注入量の確認（読み出し）とが短い周期で繰り返される。即ち、メモリセルトランジスタ２０への書き込みを少しずつ行いながら、その都度読み出しを行い、記憶させようとしているデータの内容に読み出し結果が一致した時点で書き込みを停止するように構成される。
【０００９】
書き込みクロックφWは、例えば、図９に示すように、一定の周期で一定の期間だけクロックが立ち上がるように生成される。この書き込みクロックφWは、電力線２７からソース線２３を介してメモリセルトランジスタ２０に印加される。このとき、データ線２５は、書き込みクロックφWに同期して、接地電位に引き下げられる。従って、書き込みクロックφWが立ち上がっている間は、選択されたメモリセルトランジスタ２０を通してソース線２３からビット線２２側へ電流が流れ、この電流によってフローティングゲート４への電荷の注入が行われる。
【００１０】
一方、読み出しクロックφRは、例えば、図９に示すように、書き込みクロックφWの間隙期間にパルスが立ち上がるように生成され、データ線２５からビット線２２を介してメモリセルトランジスタ２０に印加される。このとき、電力線２７は、読み出しクロックφRに同期して接地電位まで引き下げられる。従って、抵抗２６及び選択されたメモリセルトランジスタ２０を通してデータ線２５から電力線２７側へ電流が流れ、メモリセルトランジスタ２０のオン抵抗値と読み出し負荷抵抗２６の抵抗値との比に応じてビット線２２の電位が変化する。このときの電位が、ビット線２２に接続されるセンスアンプにより読み出され、その結果が書き込むべき情報に対応する値となるまで上述の書き込み及び読み出しのサイクルが繰り返される。
【００１１】
図１０は、各ビット線２２に接続されてメモリセルトランジスタ２０のオン抵抗値を検出するセンスアンプの構成を示すブロック図である。
センスアンプは、一対の負荷抵抗３１、３２、一対の電流アンプ３３、３４、基準トランジスタ３５、定電位発生回路３６、差動アンプ３７及び判定制御回路３８より構成される。一対の負荷抵抗３１、３２は、同一の抵抗値を有し、それぞれ電源に接続される。一対の電流アンプ３３、３４は、トランジスタ及びインバータからなり、電源に接続された一対の負荷抵抗３１、３２にそれぞれ接続される。一方の電流アンプ３３には、メモリセルトランジスタ２０が選択的に接続されるデータ線２５が接続され、他方の電流アンプ３４には、基準トランジスタ３５が接続される。基準トランジスタ３５は、電流アンプ３４と接地点との間に接続され、ゲートに印加される基準電位ＶRGに応答して抵抗値を変化させる。定電位発生回路３６は、メモリセルトランジスタ２０に記憶される多値情報に対応する基準電位ＶRCを発生し、基準トランジスタ３５のゲートに供給する。例えば、メモリセルトランジスタ２０が４値（２ビット分）の情報を記憶するときには、基準トランジスタ３５の抵抗値を３段階で変化させるように３種類のゲート電位ＶRGを順次発生する。
【００１２】
差動アンプ３７は、２つの入力が一対の負荷抵抗３１、３２と一対の電流アンプ３３、３４との接続点にそれぞれ接続され、各接続点の電位ＶBL、ＶRLを比較して、その比較出力ＣＯを判定制御回路３８に供給する。判定制御回路３８は、定電位発生回路３６の基準電位の発生を制御すると共に、差動アンプ３７の比較出力ＣＯを判別して多値情報に従う他ビットのデータを再生する。例えば、４値の情報を判定するときには、３段階の基準電位から先ず中間の電位を発生させて上位ビットを判定し、続いて、上位ビットの判定結果に応じて３段階の基準電位から高電位あるいは低電位を発生させて下位ビットを判定するように構成される。
【００１３】
メモリセルトランジスタ２０の情報を読み出す際には、メモリセルトランジスタ２０のソース側が接地されており、負荷抵抗３１及びメモリセルトランジスタ２０が電流アンプ３３を介して電源接地間に直列に接続されることになる。同様に、負荷抵抗３２及び基準トランジスタ３５も電流アンプ３４を介して電源接地間に直列に接続される。このとき、負荷抵抗３１と電流アンプ３３との接続点の電位ＶBLは、負荷抵抗３１とメモリセルトランジスタ２０との駆動能力の比によって決定される。同様に、負荷抵抗３２と電流アンプ３４との接続点の電位ＶRLは、負荷抵抗３２と基準トランジスタ３５との駆動能力の比によって決定される。従って、差動アンプ３７の比較出力ＣＯに基づいて、段階的に抵抗値が切り換えられる基準トランジスタ３５に対してメモりセルトランジスタ２０の抵抗値が何れの範囲にあるかを判定することができる。尚、このようなセンスアンプは、例えば、1995 IEEE/International Solid-State Circuit Conference/Session 7/Flash Memory/Paper TA 7.7に開示されている。
【００１４】
【発明が解決しようとする課題】
メモリセルトランジスタ２０と負荷抵抗３１との抵抗比及び基準トランジスタ３５と負荷抵抗３２との抵抗比を読み出すようにしている上述のセンスアンプにおいては、負荷抵抗３１、３２の抵抗値の設定が重要となる。この負荷抵抗３１、３２の抵抗値は、通常、メモリセルトランジスタ２０の抵抗値に応じて設定される。このとき、負荷抵抗３１、３２の抵抗値が、最適値に対して大きい場合または小さい場合には、メモリセルトランジスタ２０の抵抗値の変化に対する接続点の電位ＶBLの変化が小さくなる。従って、負荷抵抗３１、３２の抵抗値の設定がずれると、各接続点の電位ＶBL、ＶRLの変化を差動アンプ３７で正しく読み取れなくなるおそれがある。
【００１５】
また、基準トランジスタ３５及び基準電位発生回路３６では、その動作特性が差動アンプ３７の判定基準となる電位ＶRLに影響を与えるため、動作範囲の全ての電位に対して安定した動作を維持できるようにしなければならない。しかしながら、定電位発生回路３６は、回路を構成する素子の製造ばらつきによる影響を受け易いため、ゲート電位ＶRGを常に安定して供給できるようにするためには、細かい調整等が不可欠になる。従って、調整のために必要となる回路構成の増加によりセンスアンプの回路規模が増大し、結果的に製造コストの増加を招いている。
【００１６】
そこで本発明は、多値情報を記憶するメモリセルトランジスタから安定して正確に情報を読み出すようにすることを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、第１の特徴とするところは、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタと同一の構造を有し、同一行に配置される複数の基準トランジスタと、上記メモリセルトランジスタが接続されるビット線と、上記複数の基準トランジスタがそれぞれ接続される複数の基準ビット線と、上記メモリセルトランジスタ及び上記複数の基準トランジスタに所定の周期を有する書き込みクロックを供給し、上記メモリセルトランジスタ及び上記複数の基準トランジスタにそれぞれ書き込みを行う書き込み回路と、上記書き込みクロックの電荷注入動作の間隙で上記メモリセルトランジスタ及び上記複数の基準トランジスタのオン抵抗値を読み出し、上記メモリセルトランジスタのオン抵抗値が書き込み情報に対応する値となったときに上記書き込み回路から上記メモリセルトランジスタへの上記書き込みクロックの供給を停止すると共に、上記複数の基準トランジスタのオン抵抗値が段階的に設定される複数の基準値となったときに上記書き込み回路から上記複数の基準トランジスタへの上記書き込みクロックの供給を順次停止する制御回路と、を備えたことにある。
【００１８】
本発明によれば、書き込み情報に対応する値を参照してメモリセルトランジスタへの書き込みが行われると同時に、段階的に設定される複数の基準値を参照して複数の基準トランジスタへの書き込みが行われる。これにより、メモリセルトランジスタ及び複数の基準トランジスタの特性にばらつきが生じたとしても、そのばらつきの影響を受けることなく書き込み情報の判定を行うことができるようになる。
【００１９】
そして、第２の特徴とするところは、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させ、行列配置される複数のメモリセルトランジスタと、上記複数のメモリセルトランジスタと同一の構造を有し、メモリセルトランジスタの配列に対応して各行毎に所定の数だけ配置される複数の基準トランジスタと、上記複数のメモリセルトランジスタの各列に沿って配置され、各メモリセルトランジスタが接続される複数のビット線と、上記複数の基準トランジスタがそれぞれ接続される複数の基準ビット線と、上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタに所定の周期を有する書き込みクロックを供給し、上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタにそれぞれ書き込みを行う書き込み回路と、上記書き込みクロックの電荷注入動作の間隙で上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタのオン抵抗値を読み出し、上記複数のメモリセルトランジスタの各オン抵抗値が書き込み情報に対応する値となったときに上記書き込み回路から上記複数のメモリセルトランジスタへの上記書き込みクロックの供給をそれぞれ停止すると共に、上記複数の基準トランジスタのオン抵抗値が段階的に設定される複数の基準値となったときに上記書き込み回路から上記複数の基準トランジスタへの上記書き込みクロックの供給を順次停止する制御回路と、を備え、上記複数のメモリセルトランジスタを列単位で分割して個別に動作させると共に、上記複数のメモリセルトランジスタの分割に応じて上記複数の基準トランジスタ及び上記複数の基準ビット線を複数組配置し、上記メモリセルトランジスタの各分割単位と上記複数の基準トランジスタ及び上記複数の基準ビット線の１組とを対応させて動作させることにある。
【００２０】
本発明によれば、メモリセルトランジスタへの書き込みと基準トランジスタへの書き込みとを同時に行う際、メモリセルトランジスタの分割単位毎にそれぞれ独立に書き込みを行うようにすることができる。これにより、同一行に配置されたメモリセルトランジスタ及び基準トランジスタであっても、複数に分割してそれぞれを独立に動作させることができるようになる。そのとき、メモリセルトランジスタの特性のばらつきは、同時に書き込みが成される基準トランジスタから判定の基準値を得るようにすることで、打ち消される。
【００２１】
【発明の実施の形態】
図１は、本発明の不揮発性半導体メモリ装置の第１の実施形態を示す回路図である。この図においては、メモリセルトランジスタ４０が４値（２ビット分）の情報を記憶し、その情報を読み出すようにした場合を示す。尚、メモリセルトランジスタ４０は、４行×１列に配置し、列選択のための回路構成は省略してある。
【００２２】
メモリセルトランジスタ４０は、図８に示すメモリセルトランジスタ２０と同一構造であり、フローティングゲート及びコントロールゲートを有し、フローティングゲートに注入（蓄積）される電荷の量に応じてオン抵抗値を変動させる。ワード線４１は、メモリセルトランジスタ４０の各行毎に対応して配置され、各メモリセルトランジスタ４０のコントロールゲートがそれぞれ接続される。このワード線４１には、ロウアドレス情報を受けるロウデコーダ（図示せず）から供給される行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選択的に活性化される。ビット線４２は、メモリセルトランジスタ４０が配列された列方向に延在し、各メモリセルトランジスタ４０のドレイン側が接続される。ソース線４３は、ビット線４２と交差する方向に延在して配置され、各メモリセルトランジスタ４０のソース側が接続される。これにより、各メモリセルトランジスタ４０は、ビット線４２に対して並列に接続され、書き込み、読み出し及び消去の各動作毎にビット線４２及びソース線４３から所定の電位の供給を受ける。
【００２３】
基準トランジスタ５０は、メモリセルトランジスタ４０と同一の構造を有し、４値を区別するために、３つの基準値を得られるように各列毎に３つずつ並列に配置される。この実施形態においては、４行配置されるメモリセルトランジスタ４０に対応して、基準トランジスタ５０は、４行×３列に配置される。各基準トランジスタ５０は、コントロールゲートが同一行のメモリセルトランジスタ４０と共通のワード線４１にそれぞれ接続され、さらに、ソース側が、同一行のメモリセルトランジスタ４０と共通のソース線４３にそれぞれ接続される。第１〜第３の基準ビット線５１ａ〜５１ｃは、基準トランジスタ５０の各列に対応するように配置され、各基準トランジスタ５０のドレイン側が接続される。
【００２４】
書き込み制御回路５２は、各ソース線４３に接続され、一定の波高値及び一定の周期を有する書き込みクロックφWをソース線４３を介して各メモリセルトランジスタ４０及び各基準トランジスタ５０に供給する。また、書き込み制御回路５２は、後述する読み出しクロックφRに同期してソース線４３を接地する。読み出し制御回路５３は、ビット線４２及び各基準ビット線５１ａ〜５１ｃに接続され、書き込みクロックφWの間隙期間で電圧が立ち上げられる読み出しクロックφRをビット線４２及び各基準ビット線５１ａ〜５１ｃを介して各メモリセルトランジスタ４０及び各基準トランジスタ５０に供給する。この読み出し制御回路５３は、読み出し負荷抵抗を含み、読み出しクロックφRによる読み出し用の電位を読み出し負荷抵抗を介してビット線４２及び各基準ビット線５１ａ〜５１ｃに給する。また、読み出し制御回路５３は、判定回路６０からの判定信号Ｃ0〜Ｃ3が反転するまでの間に限って、書き込みクロックφWに同期してビット線４２及び各基準ビット線５１ａ〜５１ｃを接地する。即ち、読み出しクロックφRに従う読み出し動作において、ビット線４２または各基準ビット線５１ａ〜５１ｃの読み出し電位（ビット線電位ＶBL、基準電位ＶR1〜ＶR3）がそれぞれ所望の電位に達した時点で、ビット線４２及び各基準ビット線５１ａ〜５１ｃの電位をあげるようにしている。
【００２５】
判定回路６０は、４つの差動アンプ６１、６２ａ〜６２ｃ及び３つのセレクタ６３ａ〜６３ｃより構成される。差動アンプ６１は、反転入力にビット線４２の電位ＶBLが入力され、非反転入力に記憶情報に対応付けられる信号電位ＶSLが入力される。各差動アンプ６２ａ〜６２ｃの反転入力には、各基準ビット線５１ａ〜５１ｃの電位ＶR1〜ＶR3がそれぞれ入力され、非反転入力には、各セレクタ６３ａ〜６３ｃの選択出力が入力される。各セレクタ６３ａ〜６３ｃには、３種類の書き込み基準電位Ｖa〜Ｖcがそれぞれ入力されると共に、ビット線４２の電位ＶBLが共通に入力される。このセレクタ６３ａ〜６３ｃは、装置の動作モードに対応して選択制御され、書き込みモードでは各書き込み基準電位Ｖa〜Ｖcを選択し、読み出しモードではビット線電位ＶBLを選択する。尚、この読み出しモードとは、書き込み動作と交互に繰り返される読み出しクロックφRによる読み出し動作ではなく、メモリセルトランジスタ４０に対する情報の書き込みを完了した後、その情報を読み出して再生する場合を示す。
【００２６】
差動アンプ６１の出力Ｃ0は、ビット線４２の接地を中止するタイミングを決定する制御信号として用いられる。また、各差動アンプ６２ａ〜６２ｃの出力Ｃ1〜Ｃ3は、上述の書き込みモードにおいて、各基準ビット線５１ａ〜５１ｃの接地を中止するタイミングを決定する制御信号として用いられる。即ち、ビット線電位ＶBLが信号電位ＶSLに達したときに差動アンプ６１の出力が反転し、読み出し制御回路５３に対してビット線４２の電位を上げるように指示を与え、メモリセルトランジスタ４０に対する書き込み動作を停止させる。同様に、各基準ビット線電位ＶR1〜ＶR3がそれぞれの書き込み基準電位Ｖa〜Ｖcに達したきに各差動アンプ６２ａ〜６２ｃの出力が反転し、各基準ビット線５１ａ〜５１ｃの接地を中止するようにして基準トランジスタ５０に対する書き込み動作を停止させる。また、上述の読み出しモードにおいては、各差動アンプ６２ａ〜６２ｃの出力Ｃ1〜Ｃ3から、ビット線電位ＶBLの判定、即ち、メモリセルトランジスタ４０に記憶された多値情報の判定が行われる。
【００２７】
第１〜第３の基準ビット線５１ａ〜５１ｃの読み出し電位は、図２に示すように、書き込みクロックφWに応答して段階的に上昇する。そこで、この読み出し電位が、段階的に設定される書き込み基準電位Ｖａ〜Ｖcを超えると、それまでローレベルにあった出力Ｃ1〜Ｃ3は順次立ち上がる。メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶する場合、図３に示すように、記憶情報の４つの状態に対応する信号電位ＶSL1〜ＶSL4に対して、それぞれの中間値となる３つの判定電位ＶR1〜ＶR3が設定される。そこで、書き込み基準電位Ｖa〜Ｖcが３つの判定電位ＶR1〜ＶR3に対応するように設定される。一般的には、電源接地間の電位差を６等分し、第２の判定電位ＶR2を電源電位の１／２とし、第１及び第３の判定電位ＶR1、ＶR3をそれぞれ電源電位の２／３、１／３としている。
【００２８】
書き込み動作が完了したときに各基準ビット線５１ａ〜５１ｃから読み出される基準ビット線電位ＶR1〜ＶR3は、基本的には、書き込み基準電位Ｖa〜Ｖcに従うものであるが、各基準トランジスタ５０の特性のばらつきの分だけずれた値となる。製造ばらつき等によって基準トランジスタ５０やメモリセルトランジスタ４０の特性にばらつきが生じた場合、同一の過程を経て書き込まれる基準トランジスタ５０からの基準電位ＶR1〜ＶR3とメモリセルトランジスタ４０からの読み出し電位ＶBLとを対比することにより、特性のばらつきは無視できる。
【００２９】
図４は、本発明の不揮発性半導体メモリ装置の第２の実施形態を示す回路図である。この図においては、４行×４列に配置したメモリセルトランジスタ４０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各ブロックをそれぞれ個別に動作させる場合を示している。尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取り込む判定回路６０は、図１と同一構成であり、図示省略してある。
【００３０】
メモリセルトランジスタ４０は、各メモリセルブロックＭＣa、ＭＣb毎にそれぞれ４行×２列ずつ行列配置され、各行及び各列にそれぞれワード線４１及びビット線４２が対応付けられる。メモリセルトランジスタ４０の各行に対応付けられたワード線４１は、各メモリセルトランジスタ４０のコントロールゲートにそれぞれ接続される。このワード線４１には、ロウアドレス情報に基づいて生成される行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選択的に活性化される。メモリセルトランジスタ４０の各列に対応付けられたビット線４２は、各メモリセルトランジスタ４０のドレイン側が接続される。そして、ソース線４３は、ビット線４２と交差する方向に延在して配置され、各メモリセルトランジスタ４０のソース側が接続される。
【００３１】
また、各ビット線４２は、それぞれ選択トランジスタ４４を介してデータ線４５に接続される。判定回路６０（図示省略）には、このデータ線が４５が接続される。各選択トランジスタ４４には、列選択情報を受けるカラムデコーダ（図示せず）からの列選択信号ＣＳa１、ＣＳa２、ＣＳb１、ＣＳb２がそれぞれ印加される。ここで、２つのメモリセルブロックＭＣa、ＭＣbについては、別々のタイミングで活用されるものであり、活用すべきブロックに対応して列選択信号ＣＳa１、ＣＳa２、ＣＳb１、ＣＳb２が印加される。例えば、第１のメモリセルブロックＭＣaを活用し、第２のメモリセルブロックＭＣbを休止する場合には、列選択信号ＣＳa１、ＣＳa２が有効になり、列選択信号ＣＳb１、ＣＳb２については、常にロウレベルに固定される。
【００３２】
基準トランジスタブロックＲＣa、ＲＣbは、図１と同様に、それぞれ４行×３列の基準トランジスタ５０（図示省略）を含み、各メモリセルブロックＭＣa、ＭＣbに対応して２組が並列に配置される。各基準トランジスタブロックＲＣa、ＲＣbには、それぞれ基準ビット線５１ａ〜５１ｃが設けられ、この基準ビット線５１ａ〜５１ｃが読み出し制御回路５３とセレクタ５４とに接続される。セレクタ５４は、２つの基準トランジスタブロックＲＣa、ＲＣbの基準ビット線５１ａ〜５１ｃの内、何れか一方の組を選択し、その基準ビット線５１ａ〜５１ｃから得られる判定電位ＶR1〜ＶR3を判定回路６０に供給する。このセレクタ５４の選択動作は、メモリセルブロックＭＣa、ＭＣbの選択動作に同期するものであり、メモリセルブロックＭＣa、ＭＣbの一方と基準トランジスタブロックＲＣa、ＲＣbの一方とを対で動作させる。
【００３３】
２つのメモリセルブロックＭＣa、ＭＣbを選択的に活用する場合、それぞれの活用のタイミングにおいて動作環境が変化することがある。例えば、バッテリー駆動される携帯用のコンピュータ機器などにおいて、バッテリーの消費によって電源電位が低下すると、メモリセルブロックＭＣa、ＭＣbの一方を活用するときと、他方を活用するときとで各信号電位にずれが生じる。このような場合においても、メモリセルブロックＭＣa、ＭＣbと基準トランジスタブロックＲＣa、ＲＣbとを常に同時に動作させることにより、メモリセルトランジスタ４０に対する書き込みレベルのずれと基準トランジスタ５０に対する書き込みレベルのずれとが同じになる。従って、メモリセルブロックＭＣa、ＭＣbを２分割して活用しながらも、読み出し動作においてビット線電位ＶBLの判定を誤ることはなく、安定した動作を維持することができる。
【００３４】
図５は、本発明の不揮発性半導体メモリ装置の第３の実施形態を示す回路図である。この図においては、４行×４列に配置したメモリセルトランジスタ４０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各ブロック内で１列ずつ動作させる場合を示している。尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取り込む判定回路６０は、図１と同一構成であり、図示省略してある。
【００３５】
メモリセルブロックＭＣa、ＭＣbは、図４と同一であり、それぞれメモリセルトランジスタ４０が４行×２列に配置され、各行及び各列にワード線４１及びビット線４２が対応付けられる。各ビット線４２は、読み出し制御回路５３に接続されると共に、それぞれ選択トランジスタ４４を介してデータ線４５ａ、４５ｂに接続される。データ線４５ａ、４５ｂは、メモリセルブロックＭＣa、ＭＣbの１列目及び２列目に対応してそれぞれ個別に設けられる。そして、各メモリセルブロックＭＣa、ＭＣbのメモリセルトランジスタ４０の１列目に対応するビット線４２が第１のデータ線４５ａに接続され、２列目に対応するビット線４２が第２のデータ線４５ｂに接続される。判定回路６０には、このデータ線４５ａ、４５ｂの一方が選択的に接続される。また、各選択トランジスタ４４には、メモリセルブロックＭＣa、ＭＣbの何れか一方を選択するブロック選択信号ＢＳ1、ＢＳ2が印加される。
【００３６】
ここで、メモリセルブロックＭＣa、ＭＣbのメモリセルトランジスタ４０の各列は、別々のタイミングで活用されるものであり、活用すべき列に対応してデータ線４５ａ、４５ｂの一方が判定回路６０に接続される。例えば、各メモリセルブロックＭＣa、ＭＣbの１列目のメモリセルトランジスタ４０を活用し、２列目のメモリセルトランジスタ４０を休止する場合には、第１のデータ線４５ａを判定回路６０に接続して有効にし、第２のデータ線４５ｂを無効にする。
【００３７】
基準トランジスタブロックＲＣa、ＲＣbは、図４と同一であり、それぞれ基準トランジスタ５０が４行×３列に配置され、各行及び各列にワード線４１及び基準ビット線５１ａ〜５１ｃが対応付けられる。また、セレクタ５４も図４と同一であり、選択した判定電位ＶR1〜ＶR3を判定回路６０に供給する。このセレクタ５４の選択動作は、データ線４５ａ、４５ｂの選択動作、即ち、活用するメモリセルトランジスタ４０の列選択動作に同期するものであり、各メモリセルブロックＭＣa、ＭＣb内のメモリセルトランジスタ４０の列の一方と基準トランジスタブロックＲＣa、ＲＣbの一方とを対で動作させる。このような構成においても、図４の場合と同様に、メモリセルトランジスタ４０を列毎に独立で活用しながらも、読み出し動作においてビット線電位ＶBLの判定を誤ることはなく、安定した動作を維持することができる。
【００３８】
以上の実施形態においては、メモリセルトランジスタ４０に４値を記憶させる場合を例示したが、記憶情報は４値に限るものではなく、８値（３ビット分）、１６値（４ビット分）あるいはそれ以上でも可能である。その場合、基準トランジスタは、判定値の数に対応して各行毎に配置される。例えば、１つのメモリセルトランジスタ４０から、３ビットのデータを読み出すようにするときには、７列の基準トランジスタを配置し、８値の判定が可能なように構成すればよい。
【００３９】
また、メモリセルトランジスタの分割は、２分割に限るものではなく、３分割以上とすることも可能である。このとき、基準トランジスタブロックは、各ブロックをそれぞれ独立に動作させる場合には分割数に応じて配置する必要があり、各ブロック内でメモリセルトランジスタを列毎に動作させる場合にはメモリセルトランジスタ列の数に応じて配置する必要がある。
【００４０】
【発明の効果】
本発明によれば、メモリセルトランジスタと並列に配置した基準トランジスタから判定基準値を読み出すようにしたため、メモリセルトランジスタまたは基準トランジスタにおいて特性のばらつきが生じたとしても、記憶情報が誤って判定されることがなくなる。従って、読み出し動作のマージンを広くすることができ、１つのメモリセルトランジスタで記憶できるビット数を多くすることができ、結果的に、高速アクセスに対応することが容易になる。
【００４１】
また、同一行に多くのメモリセルトランジスタを配置した場合、そのメモリセルトランジスタを分割して動作させることができ、メモリセル領域の利用効率を向上することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の第１の実施形態を示す回路図である。
【図２】本発明の不揮発性半導体メモリ装置の動作を説明するタイミング図である。
【図３】読み出し動作の際の基準電位と書き込み動作の際の基準電位の関係図である。
【図４】本発明の不揮発性半導体メモリ装置の第２の実施形態を示す回路図である。
【図５】本発明の不揮発性半導体メモリ装置の第３の実施形態を示す回路図である。
【図６】従来の不揮発性半導体メモリ装置のメモリセルの構造を示す平面図である。
【図７】図６のＸ−Ｘ線の断面図である。
【図８】従来の不揮発性半導体メモリ装置の構成を示す回路図である。
【図９】書き込みクロック及び読み出しクロックの波形図である。
【図１０】センスアンプの構成を示す回路図である。
【符号の説明】
１ 半導体基板
２ 分離領域
３、５、９ 酸化膜
４ フローティングゲート
６ 制御ゲート
７ ドレイン領域
８ ソース領域
１０ アルミニウム配線
１１ コンタクトホール
２０ メモリセルトランジスタ
２１ ワード線
２２ ビット線
２３ ソース線
２４ 選択トランジスタ
２５ データ線
２６ 電力線
２７ ロウデコーダ
２８ カラムデコーダ
３１、３１ 抵抗
３３、３４ 電流アンプ
３５ 基準トランジスタ
３６ 基準電位発生回路
３７ 差動アンプ
３８ 判定制御回路
４０ メモリセルトランジスタ
４１ ワード線
４２ ビット線
４３ ソース線
４４ 選択トランジスタ
５０ 基準トランジスタ
５１ａ〜５１ｃ 基準ビット線
５２ 書き込み制御回路
５３ 読み出し制御回路
５４ セレクタ
６０ 判定回路
６１、６２ａ〜６２ｃ 差動アンプ
６３ａ〜６３ｃ セレクタ
ＭＣa、ＭＣb メモリセルブロック
ＲＣa、ＲＣb 基準トランジスタブロック
Claims (5)
- 電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタと同一の構造を有し、同一行に配置される複数の基準トランジスタと、上記メモリセルトランジスタが接続されるビット線と、上記複数の基準トランジスタがそれぞれ接続される複数の基準ビット線と、上記メモリセルトランジスタ及び上記複数の基準トランジスタに繰り返し書き込みクロックを供給し、上記メモリセルトランジスタ及び上記複数の基準トランジスタにそれぞれ書き込みを同時に行う書き込み回路と、上記書き込みクロックの電荷注入動作の間隙で上記メモリセルトランジスタ及び上記複数の基準トランジスタのオン抵抗値を読み出し、上記メモリセルトランジスタのオン抵抗値が複数の書き込み情報の１つに対応する値となったときに上記書き込み回路から上記メモリセルトランジスタへの上記書き込みクロックの供給を停止すると共に、上記複数の基準トランジスタのオン抵抗値が段階的に設定される、前記複数の書き込み情報を判定する複数の基準値となったときに上記書き込み回路から上記複数の基準トランジスタへの上記書き込みクロックの供給を順次停止する制御回路と、を備えたことを特徴とする不揮発性半導体メモリ装置。
- 上記ビット線に上記メモリセルトランジスタが複数個並列に接続されてメモリセルトランジスタ列を成すと共に、上記複数の基準ビット線に上記基準トランジスタがそれぞれ複数個並列に接続されて複数の基準トランジスタ列を成し、各列で同一行のメモリセルトランジスタ及び複数の基準トランジスタを同時に選択可能としたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
- 電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させ、行列配置される複数のメモリセルトランジスタと、上記複数のメモリセルトランジスタと同一の構造を有し、メモリセルトランジスタの配列に対応して各行毎に所定の数だけ配置される複数の基準トランジスタと、上記複数のメモリセルトランジスタの各列に沿って配置され、各メモリセルトランジスタが接続される複数のビット線と、上記複数の基準トランジスタがそれぞれ接続される複数の基準ビット線と、上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタに繰り返し書き込みクロックを供給し、上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタにそれぞれ書き込みを同時に行う書き込み回路と、上記書き込みクロックの電荷注入動作の間隙で上記複数のメモリセルトランジスタ及び上記複数の基準トランジスタのオン抵抗値を読み出し、上記複数のメモリセルトランジスタの各オン抵抗値が複数の書き込み情報の１つに対応する値となったときに上記書き込み回路から上記複数のメモリセルトランジスタへの上記書き込みクロックの供給をそれぞれ停止すると共に、上記複数の基準トランジスタのオン抵抗値が段階的に設定される、前記複数の書き込み情報を判定する複数の基準値となったときに上記書き込み回路から上記複数の基準トランジスタへの上記書き込みクロックの供給を順次停止する制御回路と、を備え、上記複数のメモリセルトランジスタを列単位で分割して個別に動作させると共に、上記複数のメモリセルトランジスタの分割に応じて上記複数の基準トランジスタ及び上記複数の基準ビット線を複数組配置し、上記メモリセルトランジスタの各分割単位と上記複数の基準トランジスタ及び上記複数の基準ビット線の１組とを対応させて動作させることを特徴とする不揮発性半導体メモリ装置。
- 上記複数のメモリセルトランジスタを所定の列数からなる複数のブロックに分割し、各ブロックを上記複数の基準トランジスタ及び上記複数の基準ビット線の１組に対応させることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
- 上記複数のメモリセルトランジスタを所定の列数からなる複数のブロックに分割し、各ブロック内で上記複数のメモリセルトランジスタを１列ずつ上記複数の基準トランジスタ及び上記複数の基準ビット線の１組に対応させることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
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